KR20010080426A - 결합기 - Google Patents

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KR20010080426A
KR20010080426A KR1020017005984A KR20017005984A KR20010080426A KR 20010080426 A KR20010080426 A KR 20010080426A KR 1020017005984 A KR1020017005984 A KR 1020017005984A KR 20017005984 A KR20017005984 A KR 20017005984A KR 20010080426 A KR20010080426 A KR 20010080426A
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니에겔마이클
쿡라랄프
노우르바크흐스세이에드-하미
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클라스 노린, 쿨트 헬스트룀
텔레폰악티에볼라겟엘엠에릭슨(펍)
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Abstract

본 발명은 하드 웨어 요구 사항을 줄이면서, 전기 통신 시스템에서 다수의 디지털 통신 채널을 결합시키기 위한 회로에 관한 것이다. 본 회로는 가산기를 사용하여 레지스터에서 입력 통신 채널의 샘플을 누산하게 한다. 레지스터와 가산기 사이의 접속 라인 비트 폭은 입력 통신 채널의 비트 폭 및 수를 고려하여 선택될 수 있어 최소 비트 폭이 제공된다.

Description

결합기{COMBINER}
전기 통신 시스템에서, 음성 또는 데이터 신호를 포함하는 다수의 통신 채널은 무선 주파수 대역과 같은 동일한 전송 매체를 통하여 같이 전송될 수 있다. 전송 매체 상에 통신 채널을 놓기 위한 다수의 접근 체계가 공지되어 있다. 어떤 전송 체계는, 예를 들어 무선 주파수 대역에서 다수의 서로 다른 통신 채널을 동시에 전송하는데, 이러한 방식에서 상기 통신 채널은 주파수 영역 및 시간 영역에서 오버랩된다. 이러한 종류 중 잘-알려진 접근 체계는 CDMA(코드 분할 다중 접근 방식)이다.
각 통신 채널 신호와 다른 통신 채널 신호를 구별하기 위하여, 각각의 통신 채널 신호는 하나 이상의 고유 확산 코드(unique spreading code)로 인코드되는데, 이는 본 기술 분야에 잘-알려져 있다. 예를 들어, CDMA를 사용하여 전송하기 위한 특정 통신 채널을 확산시키기 위하여, 예를 들면 논리 값 0 또는 1를 갖는 채널의 입 데이터 스트림(incoming data stream)의 각각의 기호는 코드 시퀀스를 사용하여 표시된다. 예를 들어, 기호가 논리 값 1을 갖는 다면, 코드 시퀀스는 그대로 전송되고, 데이터 비트가 논리 값 0을 갖는다면 역 코드 시퀀스가 전송되고, 그 역도 성립된다.
확산 후에, 확산 통신 채널은, 예를 들어 전파 특성 및/또는 수신국 위치에 따라서 개별적으로 가중(weigh)된다. 그 후, 확산 및 가중된 통신 채널은 결합되어, 즉, 중첩되어 CDMA 전송 신호와 같은 단일 전송 신호를 형성한 후, 상기 신호는 무선 주파수 대역을 통해서 전송될 수 있다.
통상적으로, 결합 단계는 확산 및 가중 통신 채널 신호의 모든 데이터 스트림의 개별 샘플 값을 더함으로서 수행된다. 그러므로, CDMA 신호의 한 샘플 값은 모든 개별 통신 채널 신호의 각각의 샘플을 더함으로서 획득된다.
본 기술 분야의 숙련자는 도 3에 도시된 바와 같이 가산기를 종속 배치하여 다수의 개별 채널내지을 가산하는 것을 생각할 수 있다. 여기에서, 각각 2개의 입력 채널은 가산기(300)에 의해 결합되고, 종속 배치에서 각각 가산기 한쌍의 출력부는 또 다른 가산기(300)에 의해 결합된다. 도시된 예에서, 3레벨로 종속된 가산기는 CDMA 신호와 같은 전송 신호를 발생시킨다.
이러한 진행 과정은 적은 수의 채널에서는 양호하게 동작할 수 있지만, 채널이 더 많은 경우, 상당히 많은 수의 가산기가 필요할 수 있다. 하드웨어의 가격을 낮추기 위해서는, 다수의 채널에 적합한 대안 해결책이 바람직할 수 있다.
본 발명은 다수의 디지털 통신 채널을 결합시키기 위한 디바이스에 관한 것이다.
본 발명은 첨부된 도면과 함께 읽으면 가장 잘 이해할 수 있다:
도 1은 다수의 통신 신호를 단일 전송 신호로 결합하기 위한 본 발명의 바람직한 실시예를 도시;
도 2는 다수의 통신 채널을 결합시키기 위하여 종속 배치된 도 1의 수개의 장치를 포함하는 본 발명의 실시예를 도시; 그리고
도 3은 통신 채널을 결합시키기 위한 공지된 가산기의 배치를 도시한다.
그러므로, 본 발명의 목적은 하드웨어의 수고(effort)를 줄이고 가격을 낮추면서 다수의 디지털 통신 채널을 결합시키기 위한 디바이스를 제공하는 것이다.
본 발명의 이 목적은 제 1 청구항의 특성을 갖는 장치로 해결된다.
본 발명에 따라서, 다수의 사이클에서 다수의 디지털 통신 채널은 다수의 디지털 통신 채널을 다중화된 디지털 신호로 다중화 하기 위한 다중화 장치, 중간 결과를 저장하기 위한 레지스터 및 디지털 통신 채널의 샘플과 레지스터에 저장된 중간 결과를 가산하기 위한 가산기를 사용하여 결합되고, 각 디지털 통신 채널은 제 1 비트 폭을 갖는 샘플로 표시되고, 가산기 입력부 중 하나는 제 1 비트 폭을 갖는 접속 라인을 통해서 다중화 장치에 접속되고, 가산기의 다른 입력부는 제 2 비트 폭을 갖는 접속 라인을 통해서 레지스터의 출력부에 접속되고, 레지스터의 입력부는 제 2 비트 폭을 갖는 접속 라인을 통해서 가산기의 출력부에 접속되고, 디지털 통신 채널 수에 대응하는 다수의 사이클에서 하나의 결합된 출력 샘플은 각각 매 사이클마다 한 통신 채널 중 하나의 샘플을 이전에 획득되어 레지스터에 저장되어 있는 중간 결과에 연속하여 더하므로서 발생된다.
본 발명에 따라서, 예를 들어 디지털 CDMA 전송 신호를 형성하기 위하여 다수의 디지털 통신을 합산하는데 필요한 다수의 가산기는 유익하게도 줄어들 수 있다.
유익하게도, 제 2 비트 폭은 (lg2·(채널 수 ·(2제 1 비트 폭-1)))로 한정된 제 1 한계값(limit) 이상인 최소 정수가 될 수 있다. 그러므로, 제 2, 제 3 및 제 4 접속 라인의 비트 폭은 통신 채널의 통신 라인 비트 폭에 대하여 최소가 될 수 있다.
게다가, 제 2 비트 폭은 (lg2·(채널 수 ·(2평균 신호 비트 폭-1)))로 한정된 제 2 한계값 이상인 최소 정수가 될 수 있어, 제 2, 제 3 및 제 4 접속 라인의 비트 폭은 통신 신호를 표시하는데 필요한 평균 비트 폭에 대하여 최소가 될 수 있다.
또한, 제 2 비트 폭은 제 1 한계값 이하, 그리고 제 2 한계값 이상인 정수가 될 수 있다.
게다가, 본 발명에 따라서 결합 회로의 종속 배치가 제공될 수 있다. 또한, 본 발명의 실시예의 또 다른 이점은 또 다른 종속 청구항에서 기술된다.
이하에서, 본 발명의 바람직한 실시예는 도 1 및 도 2와 관련하여 기술된다.
도 1은 다수의 확산 및 가중된 통신 채널 신호를 결합시키기 위한 본 발명의 회로(100)의 일 예를 도시한다. 대략적으로 전술된 바와 같이, 각각의 통신 채널신호는 개별적으로 확산되고, 즉, 예를 들면 논리 값 1 또는 0을 갖는 통신 채널에서 입 데이터 스트림의 각각의 기호는 특정 코드 시퀀스를 사용하여 표시된다. 예를 들어, 기호가 논리 값 1을 갖는다면, 코드 시퀀스는 그대로 전송되고, 데이터 비트가 논리 값 0을 갖는다면, 역 코드 시퀀스가 전송되고, 그 역도 성립된다. 확산 후에, 모든 통신 채널 신호는 동일한 데이터 속도를 갖고, 데이터 속도를 통상적으로 칩 속도라고도 한다.
게다가, 각각의 통신 채널 신호는 개별적으로 가중된다. 가중은 수신국에 전송된 무선 신호(결합 후)의 전파 특성에 따라서 수행된다. 그러므로, 멀리 떨어져 있거나 빌딩 등에 의해 그늘진 곳에 위치한 수신국의 통신 신호는 더 큰 가중 요소로 가중되고, 수신국 부근의 통신 채널 신호는 더 작은 가중 요소로 가중된다. 따라서, 가중 요소는 통신 채널 신호의 진폭(magnitude)을 결정한다.
그러나, 기술적인 이유로 가중 및 가중 후 통신 신호의 최대 진폭은 제한된다. 그러므로, 모든 통신 채널 신호의 최대 진폭은 소정의 한계값 이하여서, 통신 채널 신호는 손실 없이 미리 결정된 비트 폭을 가진 라인을 통해서 전송될 수 있다.
특히, 미리 결정된 비트 폭을 가진 전송 라인을 통해서 전송된 어떤 신호는 본 발명의 회로에 의해 계속하여 진행될 수 있지만, 바람직하게도 CDMA 통신 네트워크의 통신 채널은 전송 신호로 결합된다.
이하에 도 1에 따른 회로가 자세하게 기술된다. 다중화 장치 회로(110)는 미리 결정된 비트 폭 w을 가진 라인을 통해서 입력값으로서 n개의 통신 채널 신호내지을 수신한다. 다중화 회로(110)는 제 1 접속 라인(101)상의 디지털 통신 채널 신호의 샘플을 가산기(120)에 연속하여 놓도록 배치되고, 상기 가산기는 디지털 통신 채널의 샘플과 제 1 레지스터(130)에 저장된 중간 결과를 가산하기 위한 것이다. 또한, 비록 신호의 진폭이 증가되는 것이지만, 다중화 장치를 사용하여 전송되는 데이터 속도가 증가되기 때문에, 제 1 접속 라인(101)은 바람직하게도 비트 폭 w를 가진다. 예를 들어, n = 8 이고, 확산 후에 각각의 통신 채널이 512 ksps(kilo samples/second)의 칩 속도를 갖는다면 다중화 장치는 4096ksps의 속도로 출력한다.
가산기(120)의 출력부는 제 2 접속 라인(102)을 통해서 전송된 중간 결과를 저장하기 위한 제 1 레지스터(130)에 접속된다. 제 1 레지스터(130)의 출력부는 제 3 접속 라인(103)을 통해서 가산기(120)의 제 2 입력부에 다시 접속된다. 또한, 제 1 레지스터(130)의 출력부는 제 4 접속 라인(104)을 통해서 제 2 레지스터(135)에 접속된다. 각 통신 채널에 대해서 하나의 샘플을 누산한 후, 즉 n 클록 사이클 후에, 제 1 레지스터(130)에 저장된 값은 CDMA 신호와 같은 결합 신호의 한 샘플을 나타낸다. 그 후, 이 값은 또 다른 진행 과정을 위해 제 2 레지스터(135)에 전송된다.
다중화 장치(110), 제 1 레지스터(130) 및 제 2 레지스터(135)의 동작을 제어하기 위해 제어 수단(140)이 제공될 수 있다. 제어 수단에는 통신 채널의 샘플 속도에 대응하는 외부 클록 속도 fc가 제공된다. n개의 통신 채널이 동작하기 때문에, 제어 수단은 다중화 장치(110)를 n배 빠른 내부 속도, 즉 n·fc로 동작시킨다. 게다가, 한 동작에 대해서 채널 당 하나의 샘플(one sample/channel)을 누산하기 위하여, 제 1 레지스터도 n·fc의 속도로 클록된다. 그러나, 제 2 레지스터(135)는 결합된 신호 속도인, 통신 채널의 외부 클록 속도 fc로 다시 동작된다.
그러므로, 양호하게도 가산기, 제 1 레지스터 및 다중화 장치는 채널의 칩 속도와 결합된 채널수의 곱과 동일한 주파수에서 동작된다.
이하에서, W-CDMA 신호의 단일 샘플을 획득하기 위한 회로 동작이 기술된다. 한 동작은 속도 fc인 하나의 외부 클록에 대응한다.
레지스터(130)는 초기에 0으로 설정된다. 제 1 내부 클록 사이클에서, 다중화 장치는 제 1 접속 라인(101)을 통해서 제 1 통신 채널의 샘플 하나를 가산기(120)에 공급한다. 전술된 바와 같이 내부 클록 사이클의 속도는 n·fc이고, 한번 동작할 동안 n번 내부 클록 사이클이 발생된다. 제 1 레지스터(130)가 초기에 0으로 설정되기 때문에, 제 1 통신 채널의 샘플 값은 가산기에 의해 제 2 접속 라인(102)을 통해서 공급되어 제 1 레지스터(130)에 저장된다.
제 2 내부 사이클에서, 다중화 장치(110)는 제 1 접속 라인(101)을 통해서 제 2 통신 채널의 샘플 하나를 가산기(120)에 공급한다. 동시에, 가산기는 제 3 접속 라인(103)을 통해서 제 1 레지스터(130)의 내용을 제 2 입력 신호로서 수신하고, 이 때 제 1 레지스터(130)는 제 1 샘플을 포함한다. 결과적으로, 제 2 가산 동작 후에, 즉, 제 2 내부 사이클 후에, 통신 채널및의 샘플은 누산된다. 제 2 사이클의 일 부분으로서 누산 동작의 결과는 제 2 접속 라인(102)을 통해서 제 1 레지스터(130)에 공급되고 저장되어 이전에 저장된 값을 겹쳐 쓴다.
제 3 내부 사이클에서, 다중화 장치(110)은 제 1 접속 라인(101)을 통해서 제 3 통신 채널의 샘플 하나를 가산기(120)에 공급하고, 가산기는 연속하여 상기 샘플과 채널및의 합을 포함하는 제 1 레지스터(130)로 부터 공급된 값을 가산한다. 결과는 다시 제 1 레지스터(130)에 저장되어, 현제 제 1 레지스터(130)는 3개의 통신 채널,,및의 제 1 합을 나타내게 된다.
각각의 내부 사이클에 대해서 이러한 과정은 반복되고, 즉 모든 남아 있는 통신 채널의 샘플에 대해서 반복된다. 그러므로, 모든 남아 있는 채널의 각각 하나의 기호는 누산되어, n번 가산 동작 후에 결합 신호의 제 1 샘플은 가산기의 출력이나, n번째 동작 후에 제 2 레지스터(135)에서 획득된다. 그러므로, n번의 사이클 마다 결합 신호의 샘플 하나가 획득될 수 있다.
결합된 신호의 속도는 디지털 통신 채널 속도와 같아야 하므로, 한 내부 사이클은 n-번째 동작 주기 동안 지속되어야 한다.
각각의 통신 신호는 비트 폭 w를 갖는 샘플로 표시되기 때문에, 누산 결과, 즉 결합된 신호의 샘플은 w보다 넓은 비트 폭을 갖을 수 있다. 특히, 회로의 매 누산 사이클마다, 가산기(120)에서 부터 제 1 레지스터(130)까지의 제 2 접속 라인(102)과 거꾸로 레지스터에서 부터 가산기(120)의 제 2 입력부 까지의 제 3 접속 라인(103)에 필요한 비트 폭은 더욱 더 넓은 비트 폭을 요구할 수 있다. 이러한 것이 제 4 접속 라인(104)에 적용된다는 것은 명백하다. 그러므로, 잘못된 결합 결과를 회피하기 위하여, 제 2, 제 3 및 제 4 접속 라인(102, 103 및 104)은 w보다 큰 비트 폭을 필요로 한다.
각각 w 비트인 비트 폭을 갖는 n개의 서로 다른 통신 채널 신호가 결합된다면, 제 2, 제 3 및 제 4 접속 라인(102, 103 및 104)에는 충분히 큰 비트 폭이 결정될 수 있다. 마지막 누산 결과, 즉, 결합된 신호 샘플은 다음 등식으로 결정된 최대 비트 폭 r1을 갖는다:
...식 (1)
여기에서, lg2n은 로그 2의 디지털 통신 채널 수 n이고,는 x 이상인 최소 정수 값을 선택하는 실링 동작을 정의한다. 접속 라인의 비트 폭이 확실히 정수 값만 된다고 가정할 수 있기 때문에, 이 연산이 필요하다.
따라서, 제 2, 제 3 및 제 4 접속 라인(102, 103 및 104)의 비트 폭이 적어도 r1이 되도록 설계된다면, n개의 통신 채널의 결합은 정확하게 수행될 수 있다.
전술된 조건을 만족시키면서, 본 발명 회로의 하드웨어 요구 사항이 줄어들수 있어 다수의 통신 채널을 결합시키기 위한 결합기 회로의 비용도 절감된다.
하드웨어 요구 사항을 더 줄이기 위하여, 통신 채널 샘플을 나타내기 위해 모든 통신 채널이 항상 모든 w 비트를 사용하는 것은 아니라고 생각할 수 있다. 통신 시스템의 동작 동안, 필요한 평균 비트 폭 또는 평균 신호 비트 폭 wavg은 결합되는 다수의 통신 채널의 샘플을 나타내는데 필요한 평균 비트 수로서 결정되어 결합될 수 있다. 그러므로, 대안 실시예에서 제 2, 제 3 및 제 4 통신 라인(102, 103 및 104)의 비트 폭은 다음 관계식에 의해 결정될 수 있다:
... 식(2)
그러므로, 가중 후에 통신 채널 신호의 평균 진폭을 고려하므로서, 하드웨어의 요구 사항은 더 감소될 수 있다.
바람직하게, 본 발명의 실시예에 따라서, 제 2, 제 3 및 제 4 통신 라인(102, 103 및 104)의 비트 폭은 r1및 r2로 구분된(delimited) 범위 내에 있을 수 있다. 즉, 제 2, 제 3 및 제 4 통신 라인의 비트 폭은 간격[r1; r2]내에 있을 수 있다.
이하에서 도 2와 관련하여 본 발명의 또 다른 실시예가 기술된다. 도 2는 도1과 관련하여 기술된 바와 같은 결합기 회로(100) 여러 개가 종속적으로 접속되어 서로 다른 수의 통신 채널에 적응되는 방법을 기술한다.
제 1 상태 S1에서 m개의 다수의 결합기 회로(100a, 100b, ..., 100m)가 도시되고, 각각의 결합기 회로는 n개의 통신 채널,...,;,...,;,...,을 결합시킨다. 게다가, 제 2 단계 S2일 때, 제 1 단계에서 m개의 출력 신호를 결합시키기 위한 결합기 회로(210)가 도시된다.
도 1과 관련하여 전술된 바와 같이, 각 통신 채널의 전송 라인의 비트 폭은 w이고, 또한, 도 1의 전술된 설명에 따라서, 각각의 결합기 회로(100a, 100b,..., 100m)의 출력 라인은 등식 (1)에 따라서 각각 비트 폭 r1을 갖는다.
그러므로, 결합기 회로(210)는 입력으서 각각 비트 폭 r1을 갖는 제 1 단계의 결합기 회로(100a, 100b,..., 100m)로 부터의 출력 신호를 수신한다. 그러므로, 전술된 바와 같이, 제 2 단계 S2 의 결합기 회로(210)는 등식(3)과 같은 출력 비트 폭을 가져, 손실 없이 모든 입력 통신 채널을 결합시킨다.
...식(3)
게다가, 결합기 회로 종속 장치의 동작을 제어하기 위하여 제어 수단(220)이 제공된다. 제 1 실시예에서, 제어 수단은 통신 채널의 샘플 속도에 대응하는 속도fc로 외부 클록을 수신한다. 따라서, 전술된 바와 같이, 제 1 단계의 회로(100a, 100b,..., 100m)는 속도 fc인 외부 클록 및 속도 n·fc인 내부 클록으로 제어된다.
게다가, 제 2 단계의 결합기 회로(210)는 제 1 단계의 결합기 회로 속도 보다 m배 빠른 속도로 동작된다. 그러므로, 제 2 단계 결합기 회로(210)의 제 1 레지스터 및 다중화 장치는 m·fc속도인 클록을 사용하여 제어된다. 제 2 단계 회로(210)의 제 2 레지스터는 결합 신호의 속도에 대응하는 속도 fc로 동작된다.
전술된 바와 같이, 다수의 단계가 제공되면, 종속 배치된 특정 단계의 각 결합기 회로는 다음 등식과 같은 출력 비트 폭을 갖고,
...식(4)
ni = 특정 단계에서 결합기 회로의 입력 신호 수,
wi = 입력 신호의 비트 폭,
그리고,는 x 이상인 최소 정수를 선택하는 실링 동작을 다시 정의한다.

Claims (7)

  1. 각각의 디지털 통신 채널이 제 1 비트 폭을 가진 통신 라인을 경유하여 전송되는 다수의 디지털 통신 채널을 결합시키기 위한 장치에 있어서,
    다수의 디지털 통신 채널을 다중화된 디지털 신호로 다중화 시키기 위한 다중화 장치(110),
    중간 결과를 저장하기 위한 제 1 레지스터(130),
    상기 디지털 통신 채널의 샘플과 상기 제 1 레지스터(130)에 저장된 중간 결과를 더하기 위한 가산기(120)를 포함하고,
    상기 가산기(120)의 입력부는 제 1 비트 폭을 가진 제 1 접속 라인(101)을 경유하여 상기 다중화 장치(110)에 접속되고, 상기 가산기(120)의 출력부는 제 1 비트 폭 보다 큰 제 2 비트 폭을 가진 제 2 접속 라인(102)을 경유하여 상기 제 1 레지스터(130)의 입력부에 접속되고, 상기 제 1 레지스터(130)의 출력부는 상기 제 2 비트 폭을 가진 제 3 접속 라인(103)을 경유하여 상기 가산기(120)의 다른 입력부에 접속되고,
    통신 채널 수에 대응하는 다수의 사이클에서, 각각 하나의 사이클에서 상기 통신 채널 하나 중 하나의 샘플을 상기 제 1 레지스터(130)에 저장되어 있는 이전에 획득된 중간 결과에 연속하여 더함으로서 하나의 결합 출력 샘플이 발생되는 것을 특징으로 하는 다수의 디지털 통신 채널을 결합시키기 위한 장치.
  2. 제 1 항에 있어서,
    상기 제 2 비트 폭은
    lg2(n(2w-1))
    (여기에서, n = 통신 채널 수, 그리고, w = 상기 제 1 비트 폭)
    로 한정된 제 1 제한 값 이상인 최소 정수인 것을 특징으로 하는 다수의 디지털 통신 채널을 결합시키기 위한 장치.
  3. 제 1 항에 있어서,
    상기 제 2 비트 폭은
    (여기에서, n = 통신 채널 수, 그리고, wavg= 평균 신호 비트 폭)
    로 한정된 상기 제 2 제한 값 이상인 최소 정수인 것을 특징으로 하는 다수의 디지털 통신 채널을 결합시키기 위한 장치.
  4. 제 2 항 및 제 3 항에 있어서,
    상기 제 2 비트 폭은 상기 제 1 제한 값 이하이고, 상기 제 2 제한 값 이상인 정수인 것을 특징으로 다수의 디지털 통신 채널을 결합시키기 위한 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    결합 출력 기호는 또 다른 처리를 위하여 상기 제 2 비트 폭을 갖는 라인을 통해서 제 2 레지스터에 전송되는 것을 특징으로 하는 다수의 디지털 통신 채널을 결합시키기 위한 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    결합된 상기 통신 채널 신호은 CDMA 전기 통신 시스템에 전송된 신호인 것을 특징으로 하는 다수의 디지털 통신 채널을 결합시키기 위한 장치.
  7. 종속 배치된 제 1 항 내지 제 6 항 중 어느 한 항에 따른 다수의 장치를 포함하는 디바이스로서,
    상기 종속 배치의 특정 단계에서 출력 비트 폭은
    (여기에서, n = 특정 단계에서 결합기 회로의 입력 신호 수,
    wi= 입력 신호의 비트 수)
    로 한정되는 것을 특징으로 하는 종속 배치된 다수의 장치를 포함하는 디바이스.
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