KR100848193B1 - 칩 소자 - Google Patents
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Abstract
고속 데이터 전송을 행하는 데이터 라인간의 신호 간섭을 제거하고 유입되거나 내부에서 발생된 ESD 또는 서지를 제거할 수 있도록 한 어레이 구조를 갖는 칩 소자를 제시한다. 소체의 횡방향 양측면 중앙에 접지 단자를 형성하고 접지 단자를 중심으로 좌우의 데이터 입출력 단자가 상호 대칭되게 구성된다. 소체 내부에는 각각의 데이터 입출력 단자와 연결된 내부 전극 패턴 및 접지 단자와 연결된 공통 접지 패턴이 형성되고, 내부 전극 패턴과 공통 접지 패턴간에는 서로 중첩되는 영역이 형성된다. 이러한 칩 소자는 고속 데이터 전송을 행하는 시리얼 타입의 데이터 라인에 설치되어 데이터 라인에 유입되거나 내부에서 발생된 ESD 또는 서지를 신속하게 제거해 준다. 두 개의 데이터 라인 사이에 연결되는 외부 단자 사이에 접지용 외부 단자를 형성시킴으로써 두 개의 데이터 라인간의 신호 간섭을 최소화할 수 있다.
Description
도 1은 종래의 차동 회로를 설명하기 위한 도면이다.
도 2는 본 발명에 따른 칩 소자의 외관 사시도이다.
도 3은 본 발명의 제 1실시예에 따른 칩 소자의 내부 전극 패턴의 형상 및 제조과정을 설명하기 위한 도면이다.
도 4는 도 3의 A-A선의 단면도이다.
도 5는 도 3의 칩 소자가 도 1의 데이터 라인에 설치되었을 경우의 등가회로도이다.
도 6은 도 3의 내부 전극 패턴의 변형예를 나타낸 도면이다.
도 7은 도 3의 내부 전극 패턴의 다른 변형예를 나타낸 도면이다.
도 8은 도 7의 내부 전극 패턴을 갖춘 칩 소자가 도 1의 데이터 라인에 설치되었을 경우의 등가회로도이다.
도 9는 본 발명의 제 2실시예에 따른 칩 소자의 내부 전극 패턴의 형상 및 제조과정을 설명하기 위한 도면이다.
도 10은 도 9의 A-A선의 단면도이다.
도 11은 도 9의 내부 전극 패턴의 변형예를 나타낸 도면이다.
< 도면의 주요부분에 대한 부호의 설명 >
22, 50 : 제 1시트 24, 52 : 제 2시트
26, 56 : 커버 시트 30, 60 : 소체
54 : 제 3시트
본 발명은 어레이 구조의 칩 소자에 관한 것으로, 보다 상세하게는 HDTV, HDMI(High-Definition Multimedia Interface), DVI(Digital Visual Interface), USB 등에서의 데이터 라인에서 발생되는 신호간섭을 제거하도록 한 칩 소자에 관한 것이다.
통상적으로, 이동통신 단말기, HDTV, HDMI, DVI, USB 등은 차동 회로를 이용하여 소오스와 부하 사이의 신호 전송을 행한다.
도 1에서와 같이, 이동통신 단말기, HDTV, HDMI, DVI, USB 등에 갖추어진 소오스(source)(10)와 부하(load)(20)는 디퍼런셜 타입(Differential Type : 포지티브(positive) 단자 및 네가티브(negative) 단자가 모두 있는 타입)의 차동 회로를 구비한다. 즉, 소오스(10)와 부하(20)는 차동 회로를 갖추고서 고속의 데이터 신호전송을 행한다. 소오스(10)와 부하(20)는 각각 전원 단자(Vcc), 데이터 단자(D+, D_), 접지 단자(GND)를 갖춘다.
이러한 이동통신 단말기, HDTV, HDMI, DVI, USB 등에 채용된 차동 회로는 일반 회로에 비해 전송 속도가 빠른 고속 전송에 주로 채용된다.
데이터를 송수신하는 데이터 단자(D+, D+; D_, D_)에 연결된 라인(11, 12)의 길이가 길어질 경우에는 데이터 라인(11)과 데이터 라인(12)간에 신호 간섭(cross talk)이 발생된다. 이러한 신호 간섭을 줄이기 위해서, 데이터 라인(11)과 데이터 라인(12) 사이에 접지 라인을 연결시켜 신호 간섭을 줄이는 것이 일반적이다.
그리고, 외부에서 인입되거나 고속 데이터 처리부(즉, 소오스(10), 부하(20)) 내부에서 발생된 ESD 또는 서지로부터의 영향을 줄이기 위해 각각의 데이터 라인(11, 12)에 바리스터 및 고가의 TVS(Transient Voltage Suppression) 다이오드가 설치된다.
종래에는 각각의 데이터 라인(11, 12)에 단일 소자 형태의 바리스터 및 고가의 TVS 다이오드를 연결시켜야 ESD 또는 서지 성분을 제거할 수 있었다. 이와 같이 단일 소자 형태의 바리스터 및 고가의 TVS 다이오드를 사용하는 경우에는 비용 부담이 커질 뿐만 아니라 회로 설계 면적 역시 커지는 문제점이 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 고속 데이터 전송을 행하는 데이터 라인간의 신호 간섭을 제거하고 유입되거나 내부에서 발생된 ESD 또는 서지를 제거할 수 있도록 한 어레이 구조를 갖는 칩 소자를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 칩 소자는, 소체의 횡방향 제 1면의 복수의 제 1외부 단자에 연결되게 형성되되, 상기 제 1외부 단자와 동일 개수로 형성된 제 1내부 전극 패턴; 상기 제 1면과 반대되는 소체의 제 2면의 복수의 제 2외부 단자에 연결되게 형성되되, 상기 제 2외부 단자와 동일 개수로 형성된 제 2내부 전극 패턴; 및 상기 복수의 제 1외부 단자 사이와 상기 복수의 제 2외부 단자 사이중 적어도 하나에 설치된 제 3외부 단자에 연결되게 형성된 공통 접지 패턴을 포함하고,
상기 제 1 및 제 2내부 전극 패턴은 제 1시트에 형성되고, 상기 공통 접지 패턴은 제 2시트에 형성되며, 상기 제 1시트와 제 2시트와의 적층시 상기 제 1 및 제 2내부 전극 패턴과 상기 공통 접지 패턴간에는 서로 중첩되는 영역이 형성된다.
본 발명의 다른 실시예에 따른 칩 소자는, 소체의 횡방향 제 1면의 제 1외부 단자 및 상기 제 1면과 반대되는 소체의 제 2면의 제 3외부 단자에 연결되게 종방향으로 형성된 제 1내부 전극 패턴; 상기 제 1외부 단자와 별개로 상기 제 1면에 형성된 제 2외부 단자 및 상기 제 3외부 단자와 별개로 상기 제 2면에 형성된 제 4외부 단자에 연결되게 종방향으로 형성된 제 2내부 전극 패턴; 및 상기 제 1 및 제 2외부 단자 사이와 상기 제 3 및 제 4외부 단자 사이중 적어도 하나에 설치된 제 5외부 단자에 연결되게 형성된 공통 접지 패턴을 포함하고,
상기 제 1 및 제 2내부 전극 패턴은 제 1시트에 형성되고, 상기 공통 접지 패턴은 제 2시트에 형성되며, 상기 제 1시트와 제 2시트와의 적층시 상기 제 1 및 제 2내부 전극 패턴과 상기 공통 접지 패턴간에는 서로 중첩되는 영역이 형성된다.
여기서, 상기 제 1내부 전극 패턴이 복수개로 이루어지되 각각의 제 1내부 전극 패턴의 양단은 상기 제 1내부 전극 패턴과 동일 개수의 제 1외부 단자와 제 3외부 단자에 연결되고, 상기 제 2내부 전극 패턴이 상기 제 1내부 전극 패턴과 동 일 개수로 이루어지되 각각의 제 2내부 전극 패턴의 양단은 상기 제 2내부 전극 패턴과 동일 개수의 제 2외부 단자와 제 4외부 단자에 연결된다.
상기 제 1 및 제 2시트는 바리스터 재질로 이루어짐이 바람직하다.
본 발명의 또 다른 실시예에 따른 칩 소자는, 소체의 횡방향 제 1면의 복수의 제 1외부 단자에 연결되게 형성되되, 상기 제 1외부 단자와 동일 개수로 형성된 제 1내부 전극 패턴; 상기 제 1면과 반대되는 소체의 제 2면의 복수의 제 2외부 단자에 연결되게 형성되되, 상기 제 2외부 단자와 동일 개수로 형성된 제 2내부 전극 패턴; 및 상기 복수의 제 1외부 단자 사이와 상기 복수의 제 2외부 단자 사이중 적어도 하나에 설치된 제 3외부 단자에 연결되게 형성된 공통 접지 패턴을 포함하고,
상기 복수의 제 1내부 전극 패턴은 제 1시트에 형성되고, 상기 복수의 제 2내부 전극 패턴은 제 2시트에 형성되며, 상기 공통 접지 패턴은 제 3시트에 형성되고,
상기 제 3시트를 중심으로 상기 제 1 및 제 2시트가 서로 반대의 위치에 적층되어, 상기 복수의 제 1내부 전극 패턴과 상기 공통 접지 패턴간에는 서로 중첩되는 영역이 형성되고, 상기 복수의 제 2내부 전극 패턴과 상기 공통 접지 패턴간에는 서로 중첩되는 영역이 형성된다.
상기 제 1 내지 제 3시트는 바리스터 재질로 이루어짐이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 칩 소자에 대하여 설명하면 다음과 같다.
도 2는 본 발명에 따른 칩 소자의 외관 사시도이다. 제 1외부 단자(32)와 제 2외부 단자(34)가 소체(30)의 횡방향 일측에 서로 이격되게 형성된다. 제 3외부 단자(36)와 제 4외부 단자(38)가 소체(30)의 횡방향 타측(즉, 제 1 및 제 2외부 단자(32, 34)의 반대편)에 서로 이격되게 형성된다.
제 5외부 단자(40)가 소체(30)의 횡방향 일측에 형성되되, 제 1외부 단자(32)와 제 2외부 단자(34) 사이에서 그 제 1 및 제 2외부 단자(32, 34)와 이격되게 형성된다. 제 6외부 단자(42)가 소체(30)의 횡방향 타측에 형성되되, 제 3외부 단자(36)와 제 4외부 단자(38) 사이에서 그 제 3 및 제 4외부 단자(36, 38)와 이격되게 형성된다. 그 제 1 내지 제 6외부 단자(32, 34, 36, 38, 40, 42)의 일단은 소체(30)의 상면으로 소정치 연장된다.
여기서, 제 1 내지 제 4외부 단자(32, 34, 36, 38)는 데이터 입출력 단자가 되고, 제 5 및 제 6외부 단자(40, 42)는 공통 접지 단자가 된다. 예를 들어, 제 1외부 단자(32)를 도 1의 소오스(10)의 데이터 단자(D+)와 연결시키고 제 2외부 단자(34)를 도 1의 소오스(10)의 데이터 단자(D_)와 연결시키며 제 3외부 단자(36)를 도 1의 부하(20)의 데이터 단자(D+)와 연결시키고 제 4외부 단자(38)를 도 1의 부하(20)의 데이터 단자(D_)와 연결시킬 수 있다. 이러한 경우에는 도 1의 데이터 라인(11)과 데이터 라인(12)이 서로 인접해 있는 것이 아니라 접지 라인(13)을 사이에 두고 서로 대칭되게 형성된 것으로 한다. 물론, 제 1 및 제 2외부 단자(32, 34)를 부하(20)의 데이터 단자(D+, D_)에 연결시키고 제 3 및 제 4외부 단자(36, 38)를 소오스(10)의 데이터 단자(D+, D_)에 연결시켜도 된다. 상황에 따라서는 제 1 및 제 3외부 단자(32, 36)가 데이터 단자(D_)에 연결되고 제 2 및 제 4외부 단자(34, 38)가 데이터 단자(D+)에 연결될 수도 있다.
도 2에서는 공통 접지 단자가 되는 외부 단자를 두 개로 하였는데, 하나만 있는 것으로 하여도 무방하다.
도 2에서는 공통 접지 단자인 제 5 및 제 6외부 단자(40, 42)를 중심으로 좌측 및 우측에 각각 하나씩의 데이터 입출력용 외부 단자를 형성시켰으나, 그 데이터 입출력용 외부 단자의 수는 더 늘려도 무방하다. 그 데이터 입출력용 외부 단자의 수를 더 늘렸을 경우 그에 상응한 외부 단자와 내부 전극 패턴의 형태 및 시트 제조 공정 등은 당업자라면 이하의 설명으로 충분히 이해가능하다.
도 3은 본 발명의 제 1실시예에 따른 칩 소자의 내부 전극 패턴의 형상 및 제조과정을 설명하기 위한 도면이고, 도 4는 도 3의 A-A선의 단면도이며, 도 5는 도 3의 칩 소자가 도 1의 데이터 라인에 설치되었을 경우의 등가회로도이다.
먼저, 원하는 소자용 성형 시트를 제조한다. 바리스터 소자를 제조한다면, 공업용으로 시판하고 있는 바리스터 소자의 원료 분말을 이용하거나 ZnO 분말에 Bi2O3, CoO, MnO 등의 첨가제를 넣은 원하는 조성에 물 또는 알코올 등을 용매로 24시간 볼밀(ball mill)하여 원료분말을 준비한다. 성형 시트를 준비하기 위해 상기 준비된 바리스터용 분말에 첨가제로 PVB계 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한 후 소형 볼밀로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한다. 상기에서 예시된 수치들은 하나의 예일 뿐 제조환경 및 필요에 따라 달라질 수 있다. 이러한 슬러리를 닥터 블레이드(doctor blade) 등의 방법으로 원하는 두께의 성형 시트를 제조한다. 이때 캐패시터 소자용 조성의 원료 분말, PTC(positive temperature coefficient) 서미스터 소자용 조성의 원료 분말, 또는 NTC(negative temperature coefficient) 서미스터 소자용 조성의 원료 분말도 상기와 같은 방법으로 원하는 두께의 성형 시트로 제조할 수 있다.
제조된 성형 시트 위에 스크린 프린팅 등의 후막 제조법 혹은 스퍼터링법, 증발법, 기상화학증착법, 졸겔 코팅법 등의 박막제조법으로 Ag, Pt, Pd 등의 도전성 페이스트를 형성시켜 내부 전극 패턴이 형성된 도 3의 (a)의 시트들을 제조한다. 제 1시트(22)에는 제 1 및 제 2내부 전극 패턴(22a, 22b)이 횡방향 일측 단부에서 타측 단부측으로 소정 길이로 연장된다. 제 1시트(22)에는 제 3 및 제 4내부 전극 패턴(22c, 22d)이 횡방향 타측(즉, 횡방향 일측과 반대되는 측) 단부에서 일측 단부측으로 소정 길이로 연장된다. 제 1내부 전극 패턴(22a)과 제 3내부 전극 패턴(22c)이 서로 이격된 채로 대향되고, 제 2내부 전극 패턴(22b)과 제 4내부 전극 패턴(22d)이 서로 이격된 채로 대향된다. 제 2시트(24)에는 제 1 내지 제 4내부 전극 패턴(22a, 22b, 22c, 22d)과 교차하는 방향으로 양 대향 단부에 근접하게 제 5내부 전극 패턴(24a)이 형성된다. 제 5내부 전극 패턴(24a)을 공통 접지 패턴이라고도 한다. 제 5내부 전극 패턴(24a)은 횡방향의 양측 중앙부가 해당 시트(24)의 횡방향의 양측 중앙단부로 노출된다.
이후, 제 1시트(22)를 최하층으로 하여 그 위에 제 2시트(24)를 적층하고 나서 그 위에 커버 시트(26)를 적층한다. 그 이후에, 이를 압착하고 나서 절단, 베이크 아웃, 소성 공정을 순차적으로 실시하여 원하는 소체(30; 도 3의 (b)참조)를 형성한다. 제 1실시예에서는 패턴이 형성된 시트의 수를 2개로 하였으나 그 시트의 수는 2개 이상이어도 무방하다. 즉, 제조된 제 1 및 제 2시트(22, 24)를 다양한 조합으로 2개 이상으로 적층하여 단일 칩을 이루어 캐패시턴스값을 조절할 수도 있다.
이어, 통상적인 터미네이션 시스템을 이용하여 소체(30) 내부에 형성된 내부 전극 패턴(22a, 22b, 22c, 22d, 24a)과 연결되는 제 1 내지 제 6외부 단자를 소체(30)의 측면부에 형성한다(도 3의 (c)참조). 제 1외부 단자(32)는 소체(30)의 횡방향 일측면부의 좌측에 형성되되 해당 부위로 노출된 제 1내부 전극 패턴(22a)과 연결되고 일단이 소체(30)의 상면으로 연장된다. 제 2외부 단자(34)는 소체(30)의 횡방향 일측면부의 우측에 형성되되 해당 부위로 노출된 제 2내부 전극 패턴(22b)과 연결되고 일단이 소체(30)의 상면으로 연장된다. 제 3외부 단자(36)는 소체(30)의 횡방향 타측면부(즉, 횡방향 일측면부와 반대되는 부분)의 좌측에 형성되되 해당 부위로 노출된 제 3내부 전극 패턴(22c)과 연결되고 일단이 소체(30)의 상면으로 연장된다. 제 4외부 단자(38)는 소체(30)의 횡방향 타측면부의 우측에 형성되되 해당 부위로 노출된 제 4내부 전극 패턴(22d)과 연결되고 일단이 소체(30)의 상면으로 연장된다. 제 5외부 단자(40)는 소체(30)의 횡방향 일측면부의 중앙에 형성되 되 해당 부위로 노출된 제 5내부 전극 패턴(24a)과 연결되고 일단이 소체(30)의 상면으로 연장된다. 제 6외부 단자(42)는 소체(30)의 횡방향 타측면부의 중앙에 형성되되 해당 부위로 노출된 제 5내부 전극 패턴(24a)과 연결되고 일단이 소체(30)의 상면으로 연장된다. 여기서, 제 1외부 단자(32)와 제 2외부 단자(34) 및 제 5외부 단자(40)가 동시에 터미네이션되고, 제 3외부 단자(36)와 제 4외부 단자(38) 및 제 6외부 단자(42)가 동시에 터미네이션된다. 이러한 터미네이션 동작은 기존의 터미네이션 시스템의 구조중 일부분을 약간만 변형시키면 충분히 가능하다. 이와 같이 외부 단자 형성을 위한 터미네이션 공정이 기존에 비해 훨씬 간단해지게 된다. 다시 말해서, 예를 들어 종래의 어레이 구조의 칩 소자는 접지용 외부 단자가 칩 소자의 종방향의 양측면부에 형성되기 때문에 제 1 및 제 2외부 단자(32, 34)를 터미네이션하고 나서 제 3 및 제 4외부 단자(36, 38)를 터미네이션한 후에 접지 단자인 제 5 및 제 6외부 단자(40, 42)를 각각 터미네이션하였으나, 제 1실시예에서는 제 1 및 제 2외부 단자(32, 34)와 제 5외부 단자(40)를 동시에 터미네이션하고 나서 제 3 및 제 4외부 단자(36, 38)와 제 6외부 단자(42)를 동시에 터미네이션하면 되므로 터미네이션 공정이 훨씬 쉬워진다.
이어, 제 1 내지 제 6외부 단자(32, 34, 36, 38, 40, 42)를 세라믹 재질의 소체(30)와 결합시키기 위해 대략 500℃ 내지 850℃ 정도의 온도에서 열처리를 행한다.
이와 같이 하면 제 1실시예의 칩 소자가 완성된다. 제 1내부 전극 패턴(22a)과 제 5내부 전극 패턴(24a)간의 중첩 영역에서 캐패시턴스가 형성되고, 제 2내부 전극 패턴(22b)과 제 5내부 전극 패턴(24a)간의 중첩 영역에서 캐패시턴스가 형성되며, 제 3내부 전극 패턴(22c)과 제 5내부 전극 패턴(24a)간의 중첩 영역에서 캐패시턴스가 형성되고, 제 4내부 전극 패턴(22d)과 제 5내부 전극 패턴(24a)간의 중첩 영역에서 캐패시턴스가 형성된다.
따라서, 도 1의 데이터 라인(11, 12)이 접지 라인(13)을 중심으로 서로 대칭되게 형성된 것으로 하고서, 그러한 라인 구조에 제 1실시예의 칩 소자를 설치하게 되면 도 5의 등가회로도와 같이 된다. 도 5에서, 캐패시터(C1)는 예를 들어 제 1내부 전극 패턴(22a)과 제 5내부 전극 패턴(24a)간의 중첩 영역에 형성되는 캐패시턴스를 갖고, 캐패시터(C2)는 예를 들어 제 2내부 전극 패턴(22b)과 제 5내부 전극 패턴(24a)간의 중첩 영역에 형성되는 캐패시턴스를 가지며, 캐패시터(C3)는 예를 들어 제 3내부 전극 패턴(22c)과 제 5내부 전극 패턴(24a)간의 중첩 영역에 형성되는 캐패시턴스를 갖고, 캐패시터(C4)는 예를 들어 제 4내부 전극 패턴(22d)과 제 5내부 전극 패턴(24a)간의 중첩 영역에 형성되는 캐패시턴스를 갖는다. 상술한 캐패시터(C1, C2, C3, C4)의 캐패시턴스에 대한 설명은 칩 소자의 배치 방향을 어떻게 하였느냐에 따라 달라진다.
도 5에서, 좌측의 D+, D_ 부위를 소오스(10)의 데이터 단자(D+, D_)와 연결된 부위라고 하고, 우측의 D+, D_부위를 부하(20)의 데이터 단자(D+, D_)와 연결된 부위라고 하면, 캐패시터(C1, C2, C3, C4)는 평상시에는 캐패시터로 동작하다가 외부 단자를 통해 소정 전압이상의 과전압이 유입되거나 내부에서 ESD 또는 서지가 발생되면 바리스터로 동작하게 된다. 따라서, 외부에서 인입되거나 내부에서 발생된 ESD 또는 서지를 제거할 수 있게 된다.
제 1실시예에 의하면, 고속 데이터 전송을 행하는 시리얼 형태의 두 데이터 라인 사이에 설치되어 두 개의 데이터 라인에 유입되거나 내부에서 발생된 ESD 또는 서지를 신속하게 제거해 준다.
특히, 두 개의 데이터 라인에 연결되는 외부 단자 사이에 접지용 외부 단자를 형성시킴으로써 두 개의 데이터 라인간의 신호 간섭을 최소화할 수 있다.
그리고, 접지를 중심으로 대칭된 어레이 구조를 갖게 됨으로써 제조공정을 보다 단순화하게 된다. 즉, 접지 전극이 칩 소자의 양측면에 있는 기존의 경우와 비교하여 볼 때 터미네이션 공정이 보다 단순화된다. 다시 말해서, 예를 들어 종래에는 제 1 및 제 2외부 단자를 터미네이션하고 나서 제 3 및 제 4외부 단자를 터미네이션한 후에 접지 단자인 양측면의 제 5 및 제 6외부 단자를 각각 터미네이션하였으나, 제 1실시예에서는 제 1 및 제 2외부 단자와 제 5외부 단자를 동시에 터미네이션하고 나서 제 3 및 제 4외부 단자와 제 6외부 단자를 동시에 터미네이션하면 된다.
또한, 종래에는 ESD 또는 서지를 제거하기 위해 각 데이터 라인에 바리스터 및 고가의 TVS 다이오드를 설치하여야 했지만, 제 1실시예에서는 어레이 구조의 단일화된 칩 소자 한 개를 두 개의 데이터 라인 사이에 설치하면 되므로 종래에 비해 부품수를 줄일 수 있어서 PCB의 회로설계를 더욱 간단하게 할 수 있게 해 준다.
제 1실시예의 적층 타입의 칩 소자는 고가의 TVS 다이오드에 비해 제조 비용 이 저렴할 뿐만 아니라 세라믹 제조공정을 취하므로 보다 작은 사이즈로의 구현이 가능하다. 칩 소자의 측면부에 외부 단자를 형성하여 볼 형상의 접속단자(외부단자)를 갖는 BGA타입의 TVS 다이오드에 비해 높은 부착 강도를 가지며 리드 와이어 타입의 TVS 다이오드에 비해서는 적은 면적에서의 사용이 가능하다.
도 6은 도 3의 내부 전극 패턴의 변형예를 나타낸 도면이다. 도 3에서는 제 2시트(24)에 형성된 제 5내부 전극 패턴(24a)이 제 1 내지 제 4내부 전극 패턴(22a, 22b, 22c, 22d)과 교차하는 방향으로 양 대향 단부에 근접하게 형성되되 횡방향의 양측 중앙부가 해당 시트(24)의 횡방향의 양측 중앙단부로 노출되었다.
여기서, 제 5내부 전극 패턴(24a)의 노출부위는 도 6에서와 같이 횡방향의 양측 중앙부중에서 어느 한 부분만이어도 된다.
도 7은 도 3의 내부 전극 패턴의 다른 변형예를 나타낸 도면이다. 도 8은 도 7의 내부 전극 패턴을 갖춘 칩 소자가 도 1의 데이터 라인에 설치되었을 경우의 등가회로도이다.
도 3과 비교하여 보면, 제 1시트(22)에 형성된 내부 전극 패턴의 형상에서 차이난다. 도 3에서는 제 1시트(22)에 4개의 내부 전극 패턴을 형성시켰다.
그런데, 도 7에서는 제 1시트(22)에 2개의 내부 전극 패턴(22e, 22f)을 형성시켰다. 즉, 제 1시트(22)의 상면 좌측부에 종방향으로 제 1내부 전극 패턴(22e)을 형성시키고, 제 1시트(22)의 상면 우측부에 종방향으로 제 2내부 전극 패턴(22f)을 형성시켰다. 제 1내부 전극 패턴(22e)의 일단은 소체(30)의 횡방향 일측면의 제 1외부 단자(32)와 접속되고 제 1내부 전극 패턴(22e)의 타단은 소체(30)의 횡방향 타측면의 제 3외부 단자(36)와 접속된다. 제 2내부 전극 패턴(22f)의 일단은 소체(30)의 횡방향 일측면의 제 2외부 단자(34)와 접속되고 제 2내부 전극 패턴(22f)의 타단은 소체(30)의 횡방향 타측면의 제 4외부 단자(38)와 접속된다.
도 7과 같이 변형시킨 내부 전극 패턴을 갖는 시트를 이용하여 제조된 칩 소자를 데이터 라인에 설치하게 되면 도 8과 같은 등가회로도를 구성한다. 도 8의 등가회로도를 보게 되면, 도 7과 같은 내부 전극 패턴을 갖는 칩 소자는 각 데이터 라인마다 피드스루(feedthrough)형태의 캐패시터(또는 바리스터)를 형성함을 알 수 있다.
이와 같이, 제 1실시예의 칩 소자는 바리스터 재료의 특성을 이용하면 피드스루 형태의 필터로의 변환이 얼마든지 가능하다. 피드스루 형태로 할 경우에는 회로의 일부분을 절단하여 그 위에 바로 적용할 수 있으므로 배선상 추가 라인을 구성하지 않아도 된다. 부품과 부품 사이의 추가 라인을 구성하지 않아도 되므로, 추가 라인 구성시 배선의 길이가 길어져서 추가적으로 발생될 수 있는 기생 성분 발생을 방지하게 된다.
상술한 변형예들에 의해서도 제 1실시예에서와 같은 효과를 얻게 된다.
도 9는 본 발명의 제 2실시예에 따른 칩 소자의 내부 전극 패턴의 형상 및 제조과정을 설명하기 위한 도면이고, 도 10은 도 9의 A-A선의 단면도이다.
먼저, 원하는 소자용 성형 시트를 제조한다. 바리스터 소자를 제조한다면, 공업용으로 시판하고 있는 바리스터 소자의 원료 분말을 이용하거나 ZnO 분말에 Bi2O3, CoO, MnO 등의 첨가제를 넣은 원하는 조성에 물 또는 알코올 등을 용매로 24시간 볼밀(ball mill)하여 원료분말을 준비한다. 성형 시트를 준비하기 위해 상기 준비된 바리스터용 분말에 첨가제로 PVB계 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한 후 소형 볼밀로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한다. 상기에서 예시된 수치들은 하나의 예일 뿐 제조환경 및 필요에 따라 달라질 수 있다. 이러한 슬러리를 닥터 블레이드(doctor blade) 등의 방법으로 원하는 두께의 성형 시트를 제조한다. 이때 캐패시터 소자용 조성의 원료 분말, PTC(positive temperature coefficient) 서미스터 소자용 조성의 원료 분말, 또는 NTC(negative temperature coefficient) 서미스터 소자용 조성의 원료 분말도 상기와 같은 방법으로 원하는 두께의 성형 시트로 제조할 수 있다.
제조된 성형 시트 위에 스크린 프린팅 등의 후막 제조법 혹은 스퍼터링법, 증발법, 기상화학증착법, 졸겔 코팅법 등의 박막제조법으로 Ag, Pt, Pd 등의 도전성 페이스트를 형성시켜 내부 전극 패턴이 형성된 도 9의 (a)의 시트들을 제조한다. 제 1시트(50)에는 상호 이격된 제 1 및 제 2내부 전극 패턴(50a, 50b)이 횡방향 일측 단부에서 타측 단부측으로 소정 길이로 연장된다. 제 2시트(52)에는 상호 이격된 제 3 및 제 4내부 전극 패턴(52a, 52b)이 횡방향 타측(즉, 횡방향 일측과 반대되는 측) 단부에서 일측 단부측으로 소정 길이로 연장된다. 제 3시트(54)에는 제 1 내지 제 4내부 전극 패턴(50a, 50b, 52a, 52b)과 교차하는 방향으로 양 대향 단부에 근접하게 제 5내부 전극 패턴(54a)이 형성된다. 제 5내부 전극 패턴(54a)을 공통 접지 패턴이라고도 한다. 제 5내부 전극 패턴(54a)은 횡방향의 양측 중앙부가 해당 시트(54)의 횡방향의 양측 중앙단부로 노출된다.
이후, 제 2시트(52)를 최하층으로 하여 그 위에 제 3시트(54)를 적층하고 나서 그 위에 제 1시트(50)를 적층한 후에 그 위에 커버 시트(56)를 적층한다. 그 이후에, 이를 압착하고 나서 절단, 베이크 아웃, 소성 공정을 순차적으로 실시하여 원하는 소체(60; 도 9의 (b)참조)를 형성한다. 제 2실시예에서는 패턴이 형성된 시트의 수를 3개로 하였으나 그 시트의 수는 3개 이상이어도 무방하다. 즉, 제조된 제 1 내지 제 3시트(50, 52, 54)를 다양한 조합으로 3개 이상으로 적층하여 단일 칩을 이루어 캐패시턴스값을 조절할 수도 있다.
이어, 통상적인 터미네이션 시스템을 이용하여 소체(60) 내부에 형성된 내부 전극 패턴(50a, 50b, 52a, 52b, 54a)과 연결되는 제 1 내지 제 6외부 단자를 소체(60)의 측면부에 형성한다(도 9의 (c)참조). 제 1외부 단자(32)는 소체(60)의 횡방향 일측면부의 좌측에 형성되되 해당 부위로 노출된 제 1내부 전극 패턴(50a)과 연결되고 일단이 소체(60)의 상면으로 연장된다. 제 2외부 단자(34)는 소체(60)의 횡방향 일측면부의 우측에 형성되되 해당 부위로 노출된 제 2내부 전극 패턴(50b)과 연결되고 일단이 소체(60)의 상면으로 연장된다. 제 3외부 단자(36)는 소체(60)의 횡방향 타측면부(즉, 횡방향 일측면부와 반대되는 부분)의 좌측에 형성되되 해 당 부위로 노출된 제 3내부 전극 패턴(52a)과 연결되고 일단이 소체(60)의 상면으로 연장된다. 제 4외부 단자(38)는 소체(60)의 횡방향 타측면부의 우측에 형성되되 해당 부위로 노출된 제 4내부 전극 패턴(52b)과 연결되고 일단이 소체(60)의 상면으로 연장된다. 제 5외부 단자(40)는 소체(60)의 횡방향 일측면부의 중앙에 형성되되 해당 부위로 노출된 제 5내부 전극 패턴(54a)과 연결되고 일단이 소체(60)의 상면으로 연장된다. 제 6외부 단자(42)는 소체(60)의 횡방향 타측면부의 중앙에 형성되되 해당 부위로 노출된 제 5내부 전극 패턴(54a)과 연결되고 일단이 소체(60)의 상면으로 연장된다. 여기서, 제 1외부 단자(32)와 제 2외부 단자(34) 및 제 5외부 단자(40)가 동시에 터미네이션되고, 제 3외부 단자(36)와 제 4외부 단자(38) 및 제 6외부 단자(42)가 동시에 터미네이션된다. 이러한 터미네이션 동작은 기존의 터미네이션 시스템의 구조중 일부분을 약간만 변형시키면 충분히 가능하다. 이와 같이 외부 단자 형성을 위한 터미네이션 공정이 기존에 비해 훨씬 간단해지게 된다. 다시 말해서, 예를 들어 종래의 어레이 구조의 칩 소자는 접지용 외부 단자가 칩 소자의 종방향의 양측면부에 형성되기 때문에 제 1 및 제 2외부 단자(32, 34)를 터미네이션하고 나서 제 3 및 제 4외부 단자(36, 38)를 터미네이션한 후에 접지 단자인 제 5 및 제 6외부 단자(40, 42)를 각각 터미네이션하였으나, 제 1실시예에서는 제 1 및 제 2외부 단자(32, 34)와 제 5외부 단자(40)를 동시에 터미네이션하고 나서 제 3 및 제 4외부 단자(36, 38)와 제 6외부 단자(42)를 동시에 터미네이션하면 되므로 터미네이션 공정이 훨씬 쉬워진다.
이어, 제 1 내지 제 6외부 단자(32, 34, 36, 38, 40, 42)를 세라믹 재질의 소체(60)와 결합시키기 위해 대략 500℃ 내지 850℃ 정도의 온도에서 열처리를 행한다.
이와 같이 하면 제 2실시예의 칩 소자가 완성된다. 제 1내부 전극 패턴(50a)과 제 5내부 전극 패턴(54a)간의 중첩 영역에서 캐패시턴스가 형성되고, 제 2내부 전극 패턴(50b)과 제 5내부 전극 패턴(54a)간의 중첩 영역에서 캐패시턴스가 형성되며, 제 3내부 전극 패턴(52a)과 제 5내부 전극 패턴(54a)간의 중첩 영역에서 캐패시턴스가 형성되고, 제 4내부 전극 패턴(52b)과 제 5내부 전극 패턴(54a)간의 중첩 영역에서 캐패시턴스가 형성된다.
제 2실시예의 칩 소자에 대한 등가회로도는 상술한 제 1실시예의 칩 소자에 대한 등가회로도와 동일하다.
제 2실시예의 칩 소자는 피드스루 형태의 필터로의 변환이 안될 뿐, 상술한 제 1실시예에서와 동일한 효과를 얻게 된다.
도 11은 도 9의 내부 전극 패턴의 변형예를 나타낸 도면이다. 도 9에서는 제 3시트(54)에 형성된 제 5내부 전극 패턴(54a)이 제 1 내지 제 4내부 전극 패턴(50a, 50b, 52a, 52b)과 교차하는 방향으로 양 대향 단부에 근접하게 형성되되 횡방향의 양측 중앙부가 해당 시트(54)의 횡방향의 양측 중앙단부로 노출되었다.
여기서, 제 5내부 전극 패턴(54a)의 노출부위는 도 11에서와 같이 횡방향의 양측 중앙부중에서 어느 한 부분만이어도 된다.
한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.
이상 상세히 설명한 바와 같이 본 발명에 따르면, 고속 데이터 전송을 행하는 시리얼 타입의 데이터 라인에 설치되어 외부에서 유입되거나 고속 데이터 신호 처리부 내부에서 발생된 ESD 또는 서지를 신속하게 제거해 준다.
두 개의 데이터 라인 사이에 연결되는 외부 단자 사이에 접지용 외부 단자를 형성시킴으로써 두 개의 데이터 라인간의 신호 간섭을 최소화할 수 있다.
접지를 중심으로 대칭된 어레이 구조를 취함으로써 제조공정을 보다 단순화하게 된다. 즉, 접지 전극이 칩 소자의 양측면에 있는 기존의 경우와 비교하여 볼 때 터미네이션 공정이 훨씬 단순화된다.
종래에는 ESD 또는 서지를 제거하기 위해 각 데이터 라인에 바리스터 및 고가의 TVS 다이오드를 설치하여야 했지만, 어레이 구조의 단일화된 칩 소자 한 개를 두 개의 데이터 라인 사이에 설치하면 되므로 종래에 비해 부품수를 줄일 수 있어서 PCB의 회로설계를 더욱 간단하게 할 수 있게 해 준다.
Claims (6)
- 데이터 전송을 행하는 직렬 통신 방식의 데이터 라인 사이에 설치되는 칩 소자로서,소체의 횡방향 제 1면의 복수의 제 1외부 단자에 연결되게 형성되되, 상기 제 1외부 단자와 동일 개수로 형성된 제 1내부 전극 패턴;상기 제 1면과 반대되는 소체의 제 2면의 복수의 제 2외부 단자에 연결되게 형성되되, 상기 제 2외부 단자와 동일 개수로 형성된 제 2내부 전극 패턴; 및상기 복수의 제 1외부 단자 사이와 상기 복수의 제 2외부 단자 사이중 적어도 하나에 설치된 제 3외부 단자에 연결되게 형성된 공통 접지 패턴을 포함하고,상기 제 1 및 제 2내부 전극 패턴은 제 1시트에 형성되고, 상기 공통 접지 패턴은 제 2시트에 형성되며,상기 제 1시트와 제 2시트와의 적층시 상기 제 1 및 제 2내부 전극 패턴과 상기 공통 접지 패턴간에는 서로 중첩되는 영역이 형성되는 것을 특징으로 하는 칩 소자.
- 데이터 전송을 행하는 직렬 통신 방식의 데이터 라인 사이에 설치되는 칩 소자로서,소체의 횡방향 제 1면의 제 1외부 단자 및 상기 제 1면과 반대되는 소체의 제 2면의 제 3외부 단자에 연결되게 종방향으로 형성된 제 1내부 전극 패턴;상기 제 1외부 단자와 별개로 상기 제 1면에 형성된 제 2외부 단자 및 상기 제 3외부 단자와 별개로 상기 제 2면에 형성된 제 4외부 단자에 연결되게 종방향으로 형성된 제 2내부 전극 패턴; 및상기 제 1 및 제 2외부 단자 사이와 상기 제 3 및 제 4외부 단자 사이중 적어도 하나에 설치된 제 5외부 단자에 연결되게 형성된 공통 접지 패턴을 포함하고,상기 제 1 및 제 2내부 전극 패턴은 제 1시트에 형성되고, 상기 공통 접지 패턴은 제 2시트에 형성되며,상기 제 1시트와 제 2시트와의 적층시 상기 제 1 및 제 2내부 전극 패턴과 상기 공통 접지 패턴간에는 서로 중첩되는 영역이 형성되는 것을 특징으로 하는 칩 소자.
- 청구항 1 또는 청구항 2에 있어서,상기 제 1 및 제 2시트는 바리스터 재질로 이루어진 것을 특징으로 하는 칩 소자.
- 청구항 2에 있어서,상기 제 1내부 전극 패턴이 복수개로 이루어지되 각각의 제 1내부 전극 패턴의 양단은 상기 제 1내부 전극 패턴과 동일 개수의 제 1외부 단자와 제 3외부 단자에 연결되고,상기 제 2내부 전극 패턴이 상기 제 1내부 전극 패턴과 동일 개수로 이루어지되 각각의 제 2내부 전극 패턴의 양단은 상기 제 2내부 전극 패턴과 동일 개수의 제 2외부 단자와 제 4외부 단자에 연결된 것을 특징으로 하는 칩 소자.
- 데이터 전송을 행하는 직렬 통신 방식의 데이터 라인 사이에 설치되는 칩 소자로서,소체의 횡방향 제 1면의 복수의 제 1외부 단자에 연결되게 형성되되, 상기 제 1외부 단자와 동일 개수로 형성된 제 1내부 전극 패턴;상기 제 1면과 반대되는 소체의 제 2면의 복수의 제 2외부 단자에 연결되게 형성되되, 상기 제 2외부 단자와 동일 개수로 형성된 제 2내부 전극 패턴; 및상기 복수의 제 1외부 단자 사이와 상기 복수의 제 2외부 단자 사이중 적어도 하나에 설치된 제 3외부 단자에 연결되게 형성된 공통 접지 패턴을 포함하고,상기 복수의 제 1내부 전극 패턴은 제 1시트에 형성되고, 상기 복수의 제 2내부 전극 패턴은 제 2시트에 형성되며, 상기 공통 접지 패턴은 제 3시트에 형성되고,상기 제 3시트를 중심으로 상기 제 1 및 제 2시트가 서로 반대의 위치에 적층되어, 상기 복수의 제 1내부 전극 패턴과 상기 공통 접지 패턴간에는 서로 중첩되는 영역이 형성되고, 상기 복수의 제 2내부 전극 패턴과 상기 공통 접지 패턴간에는 서로 중첩되는 영역이 형성되는 것을 특징으로 하는 칩 소자.
- 청구항 5에 있어서,상기 제 1 내지 제 3시트는 바리스터 재질로 이루어진 것을 특징으로 하는 칩 소자.
Priority Applications (1)
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|---|---|---|---|
| KR1020060115058A KR100848193B1 (ko) | 2006-11-21 | 2006-11-21 | 칩 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060115058A KR100848193B1 (ko) | 2006-11-21 | 2006-11-21 | 칩 소자 |
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|---|---|
| KR20080045857A KR20080045857A (ko) | 2008-05-26 |
| KR100848193B1 true KR100848193B1 (ko) | 2008-07-24 |
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8921993B2 (en) | 2013-05-02 | 2014-12-30 | Samsung Electronics Co., Ltd. | Semiconductor package having EMI shielding function and heat dissipation function |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06164289A (ja) * | 1992-11-27 | 1994-06-10 | Tdk Corp | 誘導結合型ハイブリッドカプラ |
| JPH11204314A (ja) | 1998-01-09 | 1999-07-30 | Murata Mfg Co Ltd | 積層型電子部品アレイ |
| KR20020009181A (ko) * | 2000-07-25 | 2002-02-01 | 이형도 | 적층 칩부품 |
| JP2004014961A (ja) | 2002-06-11 | 2004-01-15 | Tdk Corp | 積層貫通型コンデンサ |
-
2006
- 2006-11-21 KR KR1020060115058A patent/KR100848193B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06164289A (ja) * | 1992-11-27 | 1994-06-10 | Tdk Corp | 誘導結合型ハイブリッドカプラ |
| JPH11204314A (ja) | 1998-01-09 | 1999-07-30 | Murata Mfg Co Ltd | 積層型電子部品アレイ |
| KR20020009181A (ko) * | 2000-07-25 | 2002-02-01 | 이형도 | 적층 칩부품 |
| JP2004014961A (ja) | 2002-06-11 | 2004-01-15 | Tdk Corp | 積層貫通型コンデンサ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8921993B2 (en) | 2013-05-02 | 2014-12-30 | Samsung Electronics Co., Ltd. | Semiconductor package having EMI shielding function and heat dissipation function |
Also Published As
| Publication number | Publication date |
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