KR100831576B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 베벨 식각(Bevel etching)을 이용하여 웨이퍼의 에지부를 식각하여 소자의 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
본 발명에 따른 반도체 소자의 제조 방법은, 에지부와 셀 형성영역이 정의된 반도체 기판 상에 금속막을 증착하는 단계; 상기 금속막 상에 질화막을 증착하는 단계; 상기 질화막 상에 산화막을 증착하는 단계; 상기 반도체 기판을 장착할 수 있는 하부 지지 부재, 상기 반도체 기판과 마주하는 상부 절연 부재를 구비하는 플라즈마 식각 장비의 챔버로 로딩되는 단계; 상기 챔버 압력은 1200mtorr, 상부 절연 부재와 상기 반도체 기판의 간격은 0.3mm , 반응 가스는 90SF6, 90CF4, 20O2 를 포함하는 혼합가스이며 각 수치는 오차 범위가 ±30%이내에서 10초~20초 동안 진행하는 안정화 단계; 상기 챔버 압력은 1200mtorr, 상부 절연 부재와 상기 반도체 기판의 간격은 0.3mm, RF전원은 700Watt, 반응 가스는 90SF6, 90CF4, 20O2 를 포함하는 혼합가스이며 각 수치는 오차 범위가 ±30%이내에서 20초~80초 동안 진행하는 것이다. 이로써, 웨이퍼의 써클 디펙트가 획기적으로 개선되고 제품의 품질이 향상된다.
베벨 식각, 웨이퍼 에지부

Description

반도체 소자의 제조 방법{method for fabricating a semiconductor device}
도 1은 종래 웨이퍼를 보여주는 평면도이고, 도 2는 도 1의 'A'영역을 확대하여 보여주는 단면도.
도 3a 내지 도 3c는 종래 웨이퍼의 어닐링 공정 진행 후 에지부를 보여주는 사진들.
도 4는 종래 웨이퍼의 에지부의 막질의 성분을 분석하여 그 과를 보여주는 그래프.
도 5a는 종래 하나의 웨이퍼에서 발생되는 디펙트들의 개수를 보여주는 그래프와 웨이퍼의 평면도.
도 5b는 종래 웨이퍼의 셀 형성부에 형성된 써클 디펙트들을 확대하여 보여주는 확대 이미지.
도 6은 본 발명에 따른 공정 조건을 이용하여 웨이퍼의 에지부를 식각하는 베벨 식각 장치를 보여주는 단면도.
도 7은 도 6의 베벨 식각 장치를 이용하여 에지부의 물질막을 제거한, 본 발명에 따른 웨이퍼의 에지부를 보여주는 단면도.
도 8은 본 발명에 따른 반도체 소자의 제조 방법을 보여주는 순서도.
도 9a 내지 도 9h는 도 8의 순서도의 순서에 따른 반도체 소자의 에지부 및 셀 형성부를 보여주는 단면도들.
도 10a 내지 도 10b는 본 발명에 따른 웨이퍼의 어닐링 공정 진행 후 에지부를 보여주는 사진들.
도 11는 본 발명에 따른 웨이퍼의 에지부의 막질의 성분을 분석하여 그 결과를 보여주는 그래프.
도 12a는 본 발명에 따른 웨이퍼에서 발생되는 디펙트들의 개수를 보여주는 그래프와 웨이퍼의 평면도.
도 12b는 본 발명에 따른 웨이퍼의 셀 형성부에 형성된 써클 디펙트들을 확대하여 보여주는 확대 이미지.
본 발명은 베벨 식각(Bevel etching)을 이용하여 웨이퍼의 에지부를 식각하여 소자의 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
반도체 제조공정 중에는 여러 단계의 증착공정에 의해 반도체 웨이퍼의 에지부(edge)에서 원하지 않는 오염이 발생될 수 있으며, 이러한 오염은 후속공정에서 기판에 악영항을 미칠 수 있다.
특히, 각 증착 공정에서 사용하는 장비가 다르고, 증착 마진이 다르기 때문에 웨이퍼의 에지부에는 예측할 수 없는 막질이 형성될 수 있다.
도 1은 종래 웨이퍼를 보여주는 평면도이고, 도 2는 도 1의 'A'영역을 확대하여 보여주는 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 종래 웨이퍼(100)는 셀 형성부(C)와 실제로 셀이 형성되지 않는 에지부(E)를 포함한다.
상기 셀 형성부(C)에는 각종 트랜지스터들과 배선 구조 및 막들이 형성되어 다수의 칩 다이를 형성하게 된다.
상기와 같은 셀 형성부(C)를 형성하기 위해서 상기 웨이퍼는 여러 번의 증착 공정 및 식각 공정 등을 거치게 된다.
예를 들어, 반도체 기판(101) 상에 절연막(102), 산화막(103), 금속막(104), 질화막(105), 산화막(106), 금속막(107) 등이 증착되거나 식각된다.
이때 상기 증착 공정 및 식각 공정은 증착되는 물질, 식각되는 물질 등에 따라, 장비 회사에 따라, 공정 조건에 따라 상기 웨이퍼의 에지부에 증착 또는 식각이 이루질 수도 있고, 이루어지지 않을 수도 있다.
이에 따라, 상기 웨이퍼(100)의 에지부(E)에 형성된 막질은 셀 형성부(C)에 형성된 막질과는 적층 순서와 막질 특성이 다를 수 있다.
도 3a 내지 도 3c는 종래 웨이퍼의 어닐링 공정 진행 후 에지부를 보여주는 사진들이다.
도 3a는 웨이퍼 에지부의 광학 사진이고, 도 3b는 웨이퍼 에지로부터 300㎛영역의 막질을 보여주는 사진이고, 도 3c는 웨이퍼 에지로부터 700㎛영역의 막질을 보여주는 사진이다.
상기와 같은 웨이퍼(100)의 에지부(E)에 형성된 막질은 400℃ 이상의 어닐링 공정에서 막질 간의 스트레스가 발생하여 부풀어오르는 버블 현상이 발생된다.
도 3a을 보면, 사진의 오른쪽은 장비 바닥(120)이고, 웨이퍼(100) 에지부(E)에서, 웨이퍼 에지로부터 300㎛, 700㎛ 지점에 두개의 세로 띠를 볼 수 있으며 이 띠는 버블 디펙트(131)들이 형성한 것이다.
도 3b를 보면, 상기 웨이퍼 에지부(E)의 하부 막질로부터 부풀어 오른 듯한 버블 디펙트(131)들을 볼 수 있다.
도 3c를 보면, 상기 웨이퍼 에지부(E)의 하부 막질로부터 부풀어 오른 듯한 버블 디펙트(131)들이 뜯겨져 나온 것을 관찰할 수 있다.
상기와 같은 웨이퍼의 에지부(E)에 형성된 막질은 400℃ 이상의 어닐링 공정에서 막질 간의 스트레스가 발생하여 부풀어오르는 버블 현상이 발생된다.
이러한 버블 현상에 의해 부풀어오른 막질은 공정 중에 뜯겨져 상기 웨이퍼의 셀 형성부로 이동하여 써클 디펙트(circle defect)를 발생시키는 문제점이 있다.
도 4는 종래 웨이퍼의 에지부의 막질의 성분을 분석하여 그 과를 보여주는 그래프이다.
도 4에 나타난 바와 같이, 상기 웨이퍼(100)의 에지부(E) 막질은 실리콘 뿐만 아니라, 코발트와 같은 금속 성분, 나트륨 등의 절연막 성분 등으로 이루어진다.
상기 웨이퍼(100)의 에지부(E)는 실제 셀을 형성하지 않으므로 실리콘 기판 이 노출된 상태가 공정에 있어서 가장 안정적인 상태가 될 수 있으나, 여러 막이 증착됨으로써 원치 않는 특성의 막질이 형성되게 된다.
도 5a는 종래 하나의 웨이퍼에서 발생되는 디펙트들의 개수를 보여주는 그래프와 웨이퍼의 평면도이고, 도 5b는 종래 웨이퍼의 셀 형성부에 형성된 써클 디펙트들을 확대하여 보여주는 확대 이미지이다.
도 5a를 참조하면, 웨이퍼(100)에 발생되는 디펙트들의 개수를 측정하는 장비인 KLA 장비를 이용하여 종래 웨이퍼의 디펙트들을 측정한 결과 큰 파티클(large particle)이 30개 이상이 발견되었으며, 도 5b에 도시된 바와 같이, 이 큰 파티클(132)들을 확대하여 본 결과 웨이퍼의 에지부에서 발생하여 셀 영역으로 이동한 써클 디펙트들로 판정되었다.
보여지는 바와 같이, 상기 써클 디펙트들은 웨이퍼의 콘택홀(112)들보다도 훨씬 큰 사이즈를 가지고 있어 후속 공정에서 불량을 일으키게 된다.
또한, 상기 웨이퍼에 써클 디펙트가 일정 수준 이상으로 발생하게 되면 이 웨이퍼를 불량으로 판정하므로 수율이 저하되고 불량이 증가하는 문제점이 있다.
또한, 상기 웨이퍼의 디펙트는 소자에 대한 신뢰성이 떨어뜨리고 후속 공정에 악영향을 끼치는 문제점이 있다.
본 발명은 웨이퍼의 에지부 막질을 베벨 식각하여 써클 디펙트의 개수를 획기적으로 개선하고 제품의 품질을 향상시키는 반도체 소자 제조 방법을 제공하는 데 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 제조 방법은, 에지부와 셀 형성부를 정의하는 반도체 기판을 준비하는 단계; 상기 반도체 기판 전면에 절연막을 증착하는 단계; 상기 반도체 기판을 장착할 수 있는 하부 지지 부재, 상기 반도체 기판과 마주하는 상부 절연 부재를 구비하는 플라즈마 식각 장비의 챔버 내에서 상기 반도체 기판의 상기 에지부에 증착된 절연막을 선택적으로 식각하는 에지 식각 공정 단계; 및 상기 반도체 기판의 절연막을 어닐링 처리하는 단계를 포함하며, 상기 에지 식각 공정 단계는, 챔버 압력은 1200mtorr, 상부 절연 부재와 상기 반도체 기판의 간격은 0.3mm, RF전원은 700Watt, 반응 가스는 90SF6, 90CF4, 20O2 를 포함하는 혼합가스이며 각 수치는 오차 범위가 ±30%이내인 것을 특징으로 한다.
상기 에지 식각 공정 단계는 안정화 단계와 식각 단계를 포함하며, 상기 안정화 단계는, 챔버 압력은 1200mtorr, 상부 절연 부재와 상기 반도체 기판의 간격은 0.3mm, 반응 가스는 90SF6, 90CF4, 20O2 를 포함하는 혼합가스이며 각 수치는 오차 범위가 ±30%이내에서 10초~20초 동안 진행하고, 상기 식각 단계는, 챔버 압력은 1200mtorr, 상부 절연 부재와 상기 반도체 기판의 간격은 0.3mm, RF전원은 700Watt, 반응 가스는 90SF6, 90CF4, 20O2 를 포함하는 혼합가스이며 각 수치는 오차 범위가 ±30%이내에서 20초~80초 동안 진행하는 것을 특징으로 한다.
상기 에지부의 상기 반도체 기판 상에 코발트, 질화막, 산화막 중 적어도 하나는 적층된 것을 특징으로 한다.
상기 에지 식각 공정 단계에 있어서, 상기 반도체 기판의 에지로부터 식각되는 폭은 0.5mm 내지 3mm 영역이 식각되는 것을 특징으로 한다.
상기 식각되는 폭은 식각 시간에 의해 조절되는 것을 특징으로 한다.
상기 식각되는 폭은 상기 상부 절연 부재의 크기에 의해 조절되는 것을 특징으로 한다.
상기 절연막을 어닐링 처리하는 단계 이전에, 상기 반도체 기판의 상기 셀 형성부에 증착된 절연막에 홀을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 절연막을 어닐링 처리하는 단계에 있어서, 상기 어닐링 온도는 400℃ 내지 700℃인 것을 특징으로 한다.
상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 제조 방법은, 에지부와 셀 형성영역이 정의된 반도체 기판 상에 금속막을 증착하는 단계; 상기 금속막 상에 질화막을 증착하는 단계; 상기 질화막 상에 산화막을 증착하는 단계; 상기 반도체 기판을 장착할 수 있는 하부 지지 부재, 상기 반도체 기판과 마주하는 상부 절연 부재를 구비하는 플라즈마 식각 장비의 챔버로 로딩되는 단계; 상기 챔버 압력은 1200mtorr, 상부 절연 부재와 상기 반도체 기판의 간격은 0.3mm, 반응 가스는 90SF6, 90CF4, 20O2 를 포함하는 혼합가스이며 각 수치는 오차 범위가 ±30%이내에서 10초~20초 동안 진행하는 안정화 단계; 상기 챔버 압력은 1200mtorr, 상부 절연 부재와 상기 반도체 기판의 간격은 0.3mm, RF전원은 700Watt, 반응 가스는 90SF6, 90CF4, 20O2 를 포함하는 혼합가스이며 각 수치는 오차 범위가 ±30%이내에서 20초~80초 동안 진행하는 상기 에지부의 상기 반도체 기판 상에 적층된 금속막, 질화막, 산화막 중 적어도 하나를 식각하는 식각 단계; 및 상기 반도체 기판을 상기 플라즈마 식각 장비에서 언로딩되는 단계를 포함하는 것을 특징으로 한다.
상기 플라즈마 식각 장비에서 언로딩되는 단계 이후에, 상기 반도체 기판의 상기 셀 형성부에 증착된 질화막 및 산화막에 홀을 형성하는 단계; 및 상기 반도체 기판을 400℃ 내지 700℃의 온도로 어닐링 처리하는 단계를 포함하는 것을 특징으로 한다.
상기 식각 단계에 있어서, 상기 반도체 기판의 에지로부터 식각되는 폭은 0.5mm 내지 3mm 영역이 식각되는 것을 특징으로 한다.
상기 식각되는 폭은 식각 시간에 의해 조절되는 것을 특징으로 한다.
상기 식각되는 폭은 상기 상부 절연 부재의 크기에 의해 조절되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조로 하여 본 발명에 따른 반도체 소자의 제조 방법에 대해서 구체적으로 설명한다.
도 6은 본 발명에 따른 공정 조건을 이용하여 웨이퍼의 에지부를 식각하는 베벨 식각 장치를 보여주는 단면도이다.
도 6에 도시된 바와 같이, 베벨 식각 장치(250)는 셀 형성부(C)와 에지부(E) 를 갖는 웨이퍼(200)의 배면이 장착되는 하부 척(Bottom chuck, 253), 상기 웨이퍼(200) 상으로 반응가스(261)를 주입하기 위한 가스주입구(257)를 가지며 상기 웨이퍼(100)의 상면과 소정 간격을 두고 웨이퍼(100)의 에지 영역(베벨 식각 영역)을 노출시키는 상부 척(Top chuck, 255)으로 구성된다.
상기 하부 척(253) 회전이 가능하도록 하는 회전축(251)과 연결되어 있다.
상기 노출되는 웨이퍼(200)의 베벨 식각 영역의 폭(d)은 상기 상부 척(255)의 사이즈에 따라 결정되며, 상기 에지 영역의 폭과 상기 베벨 식각 영역의 폭은 일치할 수도 있고, 상기 베벨 식각 영역의 폭(d)은 상기 에지 영역의 폭보다 작을 수도 있다.
상기 베벨 식각 영역의 폭(d)은 0.5 ~ 3mm일 수 있다.
도시되지 않았으나, 플라즈마(263)를 발생시키도록 RF 전원을 공급받는 상부전극과, 상기 하부 척(253)에 배치된 하부 전극이 더 형성될 수 있다.
상기 베벨 식각 장치(250)를 이용한 베벨 식각 공정 조건은 다음과 같다.
상기 베벨 식각 공정은 안정화 단계와 식각 단계로 이루어질 수 있다.
또한, 상기 베벨 식각 공정은 안정화 단계와 식각 단계 이후에 안정화 단계를 더 포함할 수 있다.
상기 베벨 식각 공정에서 안정화 단계의 공정 조건은, 챔버 압력은 1200mtorr, 상부 척과 웨이퍼 간격은 0.3mm, 반응 가스는 90SF6, 90CF4, 20O2, 공정시간은 15 sec로 한다.
상기 안정화 단계는 베벨 식각을 위한 준비 단계로,RF 전원이 인가되지 않았 으므로 플라즈마가 형성되지는 않는다.
상기 식각 단계의 공정 조건은, 챔버 압력은 1200mtorr, 상부 척과 웨이퍼 간격은 0.3mm, RF전원은 700Watt, 반응 가스는 90SF6, 90CF4, 20O2, 공정시간은 30 ~ 50 sec로 한다.
상기 식각 단계는 웨이퍼(200) 에지부(E)의 베벨 영역 식각이 실질적으로 이루어지는 단계이다.
상기 안정화 단계와 상기 식각 단계의 공정 조건의 오차 범위는 ±30%이며, 상기 오차 범위 안의 조건들은 본 발명의 목적을 달성하는 범위에서 본원 발명에 포함된다.
베벨 식각 공정을 간단히 살펴보면 다음과 같다.
먼저, 가스주입구를 통해 본 발명에 따른 조건으로 혼합된 반응가스(261)를 흘려주면서 동시에 상부전극과 하부전극에 본 발명에 따른 조건으로 RF 전원을 인가하면 베벨 식각 장치(250) 내에 플라즈마(263)가 형성된다.
이때, 일정한 타겟의 웨이퍼(200)의 에지 영역만을 상부척(255)으로 노출시킨 상태이므로, 발생한 플라즈마와 웨이퍼(200)의 에지영역의 패턴들이 반응하여 본 발명에 따른 공정시간 동안 식각이 진행된다.
상기 반도체 기판의 에지로부터 식각되는 폭(d)은 0.5mm 내지 3mm 영역이 식각된다.
상기 식각되는 폭(d)은 식각 시간에 의해 조절될 수 있다.
상기 식각되는 폭(d)은 상기 상부 절연 부재의 크기에 의해 플라즈마의 작용 범위를 조절함으로써 0.5mm 내지 3mm 영역에서 원하는 만큼 식각될 수 있다..
본 발명에 따라 제조된 웨이퍼(200)는 써클 디펙트들이 개선될 뿐만 아니라, 웨이퍼의 에지부와 백사이드(back side)에서 유발될 수 있는 디펙트들도 효과적으로 제거될 수 있으므로 제품의 품질 향상에 큰 효과가 있으며 소자 및 공정에 대한 신뢰성이 향상된다.
도 7은 도 6의 베벨 식각 장치를 이용하여 에지부의 물질막을 제거한, 본 발명에 따른 웨이퍼의 에지부를 보여주는 단면도이다.
도 7에 도시된 바와 같이, 본 발명에 따른 웨이퍼(200)는 셀 형성부(C)와 실제로 셀이 형성되지 않는 에지부(E)를 포함한다.
상기 셀 형성부(C)에는 각종 트랜지스터들과 배선 구조 및 막들이 형성되어 다수의 칩 다이를 형성하게 된다.
상기와 같은 셀 형성부(C)를 형성하기 위해서 상기 웨이퍼(200)는 여러 번의 증착 공정 및 식각 공정 등을 거치게 된다.
예를 들어, 반도체 기판(201) 상에 절연막(202), 산화막(203), 금속막(204), 질화막(205), 산화막(206), 금속막(207) 등이 증착되거나 식각된다.
이때 상기 증착 공정 및 식각 공정은 증착되는 물질, 식각되는 물질 등에 따라, 장비 회사에 따라, 공정 조건에 따라 상기 웨이퍼(200)의 에지부(E)에 원치않는 물질이 형성된다.
본 발명에 따른 웨이퍼(200)의 에지부(E)에는 상기 물질막(225)이 대부분 식각되어 제거됨으로써 반도체 기판(201)이 드러나 있다.
상기 웨이퍼(200)의 에지부(E)의 물질막(225)은 도 6에 도시된 바와 같은 베벨 식각 공정으로 제거된다.
본 발명에 따라 제조된 웨이퍼는 써클 디펙트들이 개선될 뿐만 아니라, 웨이퍼의 에지부와 백사이드(back side)에서 유발될 수 있는 디펙트들도 효과적으로 제거될 수 있으므로 제품의 품질 향상에 큰 효과가 있으며 소자 및 공정에 대한 신뢰성이 향상된다.
도 8은 본 발명에 따른 반도체 소자의 제조 방법을 보여주는 순서도이고, 도 9a 내지 도 9h는 도 8의 순서도의 순서에 따른 반도체 소자의 에지부 및 셀 형성부를 보여주는 단면도들이다.
여기서, 반도체 제조 공정의 수많은 공정들 중에서 한번의 층간 절연막 형성 공정을 예로 들어 설명하였으므로, 아래와 같은 공정은 여러 번 반복될 수 있다.
반도체 기판은 에지부(E)와 셀 형성부(C)가 정의되어 있다.
제 1 단계 및 도 9a에 도시된 바와 같이, 하부 구조물이 형성된 반도체 기판(201) 상에 질화막(243)을 증착한다.
상기 질화막(243)은 상기 에지부(E)와 상기 셀 형성부(C) 상에 모두 증착된다.
선택적으로, 상기 질화막(243) 증착 전에 상기 반도체 기판(201) 상에 금속막을 증착할 수 있다.
예를 들어, 상기 금속막은 코발트(Co)/타이타늄(Ti)/질화타이타늄(TiN)막일 수 있다.
상기 금속막은 단일 막일 수도 있고, 다중 증착된 막일 수도 있다.
제 2 단계 및 도 9b에 도시된 바와 같이, 상기 질화막(243) 상에 산화막(245)을 증착한다.
상기 산화막(245)은 TEOS, FSG, USG 중 적어도 어느 하나를 포함할 수 있다.
상기 산화막(245)은 상기 반도체 기판(201) 상에 형성된 하부 구조물에 의하여 상면이 굴곡질 수 있다.
상기 산화막(245)은 상기 에지부(E)와 상기 셀 형성부(C) 상에 모두 증착된다.
제 3 단계 및 도 9c에 도시된 바와 같이, 상기 산화막(245)은 CMP(Chemical Mechanical Polishing) 공정으로 연마되어 평탄화된다.
제 4 단계 빛 도 9d에 도시된 바와 같이, 상기 에지부(E)에 형성된 산화막(245)과 질화막(243)의 물질막은 본 발명에 따른 베벨 식각 공정에 의해 제거되어 반도체 기판(201)이 드러난다.
상기 베벨 식각 공정의 조건 및 베벨 식각 장치에 대해서는 앞서 도 6에 도시하여 설명하였으므로 구체적인 설명은 생략한다.
제 5 단계는 상기 셀 형성 영역(C)에 콘택홀(249)을 형성하는 공정이며, 도 9e 내지도 9g에 도시하였다.
도 9e에 도시한 바와 같이, 상기 산화막(245) 상에 포토 레지스트 패턴(247)을 형성하고 상기 콘택홀(249)이 형성될 부분은 상기 포토 레지스트 패턴(247)이 형성되어 있지 않는다.
도 9f에 도시한 바와 같이, 상기 포토 레지스트 패턴(247)을 식각 마스크로 상기 산화막(245) 및 질화막(243)을 식각하여 상기 산화막(245) 및 질화막(243)에 콘택홀(249)을 형성한다.
상기 콘택홀(249)을 통하여 상기 반도체 기판(201)이 노출될 수도 있고, 상기 반도체 기판(201) 상에 형성된 하부 구조물 예를 들어, 금속 배선이 노출될 수도 있다.
도 9g에 도시한 바와 같이, 상기 식각 마스크로 사용된 포토 레지스트 패턴(247)은 제거된다.
제 6 단계 및 도 9h에 도시된 바와 같이, 상기 콘택홀(249)이 형성된 산화막(245), 질화막(243)은 막질 특성을 향상시키기 위하여 어닐링 공정을 필연적으로 거치게 된다.
상기 어닐링 공정은 400℃ ~ 700℃ 온도에서 이루어진다.
이때, 상기와 같은 공정에 따라 제조된 웨이퍼(200)의 에지부(E)에는 물질막이 형성되어 있지 않으므로 상기 어닐링 공정에 의해 고온에서 열처리가 되어도 상기 에지부(E)에서는 디펙트가 발생되지 않는다.
도 10a 내지 도 10b는 본 발명에 따른 웨이퍼의 어닐링 공정 진행 후 에지부를 보여주는 사진들이다.
도 10a는 웨이퍼 에지부(E)의 광학 사진이고, 도 10b는 도 10a에서 'B'영역을 확대하여 보여주는 사진이다.
도 10a 내지 도 10b를 보면, 웨이퍼(200)의 에지부(E)는 버블 현상이 관찰되 지 않으며, 실리콘 기판이 노출되어 있으므로 깨끗한 것을 볼 수 있다.
도 10a을 보면, 사진의 오른쪽은 장비 바닥(220)이고, 왼쪽의 웨이퍼 에지부(E)에 버블 현상이 관찰되지 않고 매끈한 것을 볼 수 있다.
도 11는 본 발명에 따른 웨이퍼의 에지부의 막질의 성분을 분석하여 그 결과를 보여주는 그래프이다.
도 11에 나타난 바와 같이, 본 발명에 따른 웨이퍼(200)의 에지부(E)는 반도체 기판이 노출되어 있으므로 성분 분석 결과에서 실리콘(Si)만이 메인 피크(main peak)로 검출된다.
따라서, 상기 웨이퍼(200)의 에지부(E)에는 물질막이 형성되어 있지 않아 어닐링 공정에 의해서 디펙트들이 발생되지 않으므로 웨이퍼 불량의 소스(source)가 되지 않는다.
도 12a는 본 발명에 따른 웨이퍼에서 발생되는 디펙트들의 개수를 보여주는 그래프와 웨이퍼의 평면도이고, 도 12b는 본 발명에 따른 웨이퍼의 셀 형성부에 형성된 써클 디펙트들을 확대하여 보여주는 확대 이미지이다.
도 12a를 참조하면, 웨이퍼(200)에 발생되는 디펙트들의 개수를 측정하는 장비인 KLA 장비를 이용하여 본 발명에 따라 제조된 웨이퍼의 디펙트들을 측정한 결과 큰 파티클(large particle)(232)이 5개 이하로 발견되었으며, 도 12b에 도시된 바와 같이, 써클 디펙트들은 완전히 제거되었고 디펙트들의 사이즈도 웨이퍼(200)의 콘택홀(212)들보다도 작은 것을 알 수 있다.
따라서, 본 발명에 따라 제조된 웨이퍼는 써클 디펙트들이 개선될 뿐만 아니 라, 웨이퍼의 에지부와 백사이드(back side)에서 유발될 수 있는 디펙트들도 효과적으로 제거될 수 있으므로 제품의 품질 향상에 큰 효과가 있으며 소자 및 공정에 대한 신뢰성이 향상된다.
본 발명은 반도체 소자에서 베벨 식각을 이용하여 써클 디펙트들이 제거될 뿐만 아니라, 웨이퍼의 에지부와 백사이드(back side)에서 유발될 수 있는 디펙트들도 효과적으로 제거할 수 있으므로 제품의 품질이 크게 향상되는 제 1의 효과가 있다.
또한 본 발명은 반도체 소자 제조 공정에서 불량이 크게 감소되고 수율이 향상되는 제 2의 효과가 있다.

Claims (13)

  1. 에지부와 셀 형성부를 정의하는 반도체 기판을 준비하는 단계;
    상기 반도체 기판 전면에 절연막을 증착하는 단계;
    상기 반도체 기판을 장착할 수 있는 하부 지지 부재, 상기 반도체 기판과 마주하는 상부 절연 부재를 구비하는 플라즈마 식각 장비의 챔버 내에서 상기 반도체 기판의 상기 에지부에 증착된 절연막을 선택적으로 식각하는 에지 식각 공정 단계; 및
    상기 반도체 기판의 절연막을 어닐링 처리하는 단계를 포함하며,
    상기 에지 식각 공정 단계는, 챔버 압력은 1200mtorr, 상부 절연 부재와 상기 반도체 기판의 간격은 0.3mm, RF전원은 700Watt, 반응 가스는 90SF6, 90CF4, 20O2 를 포함하는 혼합가스이며 각 수치는 오차 범위가 ±30%이내인 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 에지 식각 공정 단계는 안정화 단계와 식각 단계를 포함하며,
    상기 안정화 단계는, 챔버 압력은 1200mtorr, 상부 절연 부재와 상기 반도체 기판의 간격은 0.3mm, 반응 가스는 90SF6, 90CF4, 20O2 를 포함하는 혼합가스이며 각 수치는 오차 범위가 ±30%이내에서 10초~20초 동안 진행하고,
    상기 식각 단계는, 챔버 압력은 1200mtorr, 상부 절연 부재와 상기 반도체 기판의 간격은 0.3mm, RF전원은 700Watt, 반응 가스는 90SF6, 90CF4, 20O2 를 포함하는 혼합가스이며 각 수치는 오차 범위가 ±30%이내에서 20초~80초 동안 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 에지부의 상기 반도체 기판 상에 코발트, 질화막, 산화막 중 적어도 하나는 적층된 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 에지 식각 공정 단계에 있어서,
    상기 반도체 기판의 에지로부터 식각되는 폭은 0.5mm 내지 3mm 영역이 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 식각되는 폭은 식각 시간에 의해 조절되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 4항에 있어서,
    상기 식각되는 폭은 상기 상부 절연 부재의 크기에 의해 조절되는 것을 특징 으로 하는 반도체 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 절연막을 어닐링 처리하는 단계 이전에,
    상기 반도체 기판의 상기 셀 형성부에 증착된 절연막에 홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1항에 있어서,
    상기 절연막을 어닐링 처리하는 단계에 있어서,
    상기 어닐링 온도는 400℃ 내지 700℃인 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 에지부와 셀 형성영역이 정의된 반도체 기판 상에 금속막을 증착하는 단계;
    상기 금속막 상에 질화막을 증착하는 단계;
    상기 질화막 상에 산화막을 증착하는 단계;
    상기 반도체 기판을 장착할 수 있는 하부 지지 부재, 상기 반도체 기판과 마주하는 상부 절연 부재를 구비하는 플라즈마 식각 장비의 챔버로 로딩되는 단계;
    상기 챔버 압력은 1200mtorr, 상부 절연 부재와 상기 반도체 기판의 간격은 0.3mm, 반응 가스는 90SF6, 90CF4, 20O2 를 포함하는 혼합가스이며 각 수치는 오차 범위가 ±30%이내에서 10초~20초 동안 진행하는 안정화 단계;
    상기 챔버 압력은 1200mtorr, 상부 절연 부재와 상기 반도체 기판의 간격은 0.3mm, RF전원은 700Watt, 반응 가스는 90SF6, 90CF4, 20O2 를 포함하는 혼합가스이며 각 수치는 오차 범위가 ±30%이내에서 20초~80초 동안 진행하는 상기 에지부의 상기 반도체 기판 상에 적층된 금속막, 질화막, 산화막 중 적어도 하나를 식각하는 식각 단계; 및
    상기 반도체 기판을 상기 플라즈마 식각 장비에서 언로딩되는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9항에 있어서,
    상기 플라즈마 식각 장비에서 언로딩되는 단계 이후에,
    상기 반도체 기판의 상기 셀 형성부에 증착된 질화막 및 산화막에 홀을 형성하는 단계; 및
    상기 반도체 기판을 400℃ 내지 700℃의 온도로 어닐링 처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 9항에 있어서,
    상기 식각 단계에 있어서,
    상기 반도체 기판의 에지로부터 식각되는 폭은 0.5mm 내지 3mm 영역이 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11항에 있어서,
    상기 식각되는 폭은 식각 시간에 의해 조절되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 11항에 있어서,
    상기 식각되는 폭은 상기 상부 절연 부재의 크기에 의해 조절되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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