KR100827475B1 - Method for forming metal line of semiconductor device - Google Patents

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Abstract

본 발명은 각기 다른 레시피(recipe)별로 식각 공정을 조절하여 금속배선을 형성하기 위한 것으로, 이를 위한 본 발명은, 기판 상에 제1절연막과 콘택홀 및 콘택 플러그를 순차적으로 형성하는 과정과, 콘택 플러그 상에 제2절연막과 실리콘산화막(SiO2) 및 BARC를 순차적으로 형성하는 과정과, BARC막 상부에 금속 배선 영역을 정의하기 위한 PR 패턴을 형성하는 과정과, 형성된 PR 패턴을 마스크로 1st스텝(step) BARC 식각을 진행하여 실리콘산화막의 일부가 노출되도록 하는 과정과, 1st스텝 BARC 식각에 의해 잔재하는 PR 패턴을 마스크로 2st스텝 실리콘산화막 식각을 진행하여 제2절연막의 일부가 노출되도록 하는 과정과, 2st스텝 실리콘산화막 식각에 의해 잔재하는 PR 패턴을 마스크로 3st스텝 제2절연막을 진행하여 제1절연막의 일부 및 콘택 플러그가 노출되는 금속 배선 영역을 형성하는 과정과, 금속 배선 영역 및 식각된 BARC 상부에 금속 박막을 증착하고, 평탄화 공정을 진행하여 금속 배선을 형성하는 과정을 포함한다. 따라서, 기존에서와 같이 발생된 패턴 불량을 사전에 방지할 수 있어 후속 공정인 배리어 메탈 증착 시 단계 적용 범위(Step coverage)를 증가시켜 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 효과가 있다.The present invention is to form a metal wiring by adjusting the etching process for each different recipe (recipe), the present invention for this, the process of sequentially forming a first insulating film, a contact hole and a contact plug on the substrate, and Forming a second insulating film, a silicon oxide film (SiO 2), and a BARC sequentially on the plug; forming a PR pattern to define a metal wiring region on the BARC film; and forming a PR pattern on the plug by 1 st step. (step) BARC etching is performed to expose a portion of the silicon oxide film, and a 2 st step silicon oxide film is etched using a PR pattern remaining by 1 st step BARC etching to expose a portion of the second insulating film. process and, 2 st part and the contact plug is exposed to the first insulating film by the PR pattern remnants by a silicon oxide etching step proceeding the 3 st step the second insulating film as a mask to Includes the step of forming a metal wiring by an ongoing process and depositing a metal thin film on the BARC top metal wiring region and etching, and planarization step of forming a metal interconnection region. Therefore, the pattern defect generated as in the past can be prevented in advance, thereby increasing the step coverage during the barrier metal deposition, which is a subsequent process, thereby improving the yield and reliability of the semiconductor device.

절연막, 금속, 배선, TEOS, BARC Insulation, Metal, Wiring, TEOS, BARC

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 각 공정별 단면도,1A to 1G are cross-sectional views of respective processes for explaining a method for forming metal wirings of a semiconductor device according to the prior art;

도 2a는 종래 식각 조건에 의한 Bowing profile의 패턴 불량 도면, Figure 2a is a bad pattern of the bowing profile by the conventional etching conditions,

도 2b는 종래 식각 조건에 의한 마이크로 트랜치 프로파일(Micro Trench profile)의 패턴 불량 도면, FIG. 2B is a view of a pattern failure of a micro trench profile according to a conventional etching condition; FIG.

도 3a 내지 도 3i는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 각 공정별 단면도,3A to 3I are cross-sectional views of respective processes for explaining a method for forming metal wirings of a semiconductor device according to an embodiment of the present invention;

도 4a는 본 발명에서의 식각 조건에 의한 Bowing profile의 패턴 불량이 방지된 도면,Figure 4a is a view preventing the pattern defect of the bowing profile by the etching conditions in the present invention,

도 4b의 본 발명에서의 식각 조건에 의한 마이크로 트랜치 프로파일 등과 같이 패턴 불량이 방지된 도면, 4B is a view in which a pattern defect is prevented such as a micro trench profile due to an etching condition in the present invention;

도 5a 및 도 5b는 본 발명에서의 식각 비율 변화 추이가 다름을 확인할 수 있는 도면. 5a and 5b is a view that can confirm the difference in the etching rate change trend in the present invention.

본 발명은 반도체 소자의 제조공정에 관한 것으로, 보다 상세하게는 각기 다른 레시피(recipe)별로 식각 공정을 조절하여 금속배선을 형성할 수 있는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing process of a semiconductor device, and more particularly, to a method of forming a metal wiring by adjusting an etching process for each different recipe.

주지된 바와 같이, 반도체 소자의 금속 배선층은 구리(Cu), 텡스텐(W), 알루미늄(Al) 또는 그 합금으로 이루어져 있으며, 소자와의 접촉, 상호연결, 칩과 외부회로와의 연결 등의 기능을 가지고 있다. 또한, 반도체 소자의 집적도가 높아짐에 따라 다층 배선 구조를 가지는 금속 배선층이 필요하게 되며, 또한 금속배선 사이의 간격이 점차 좁아지게 되었다. As is well known, the metal wiring layer of a semiconductor device is made of copper (Cu), tungsten (W), aluminum (Al) or an alloy thereof, and may be used for contacting, interconnecting, connecting chips and external circuits, and the like. It has a function. In addition, as the degree of integration of semiconductor devices increases, a metal wiring layer having a multilayer wiring structure is required, and the gap between the metal wirings is gradually narrowed.

이러한 금속 배선층 형성은 산화막 등의 절연막에 의해 격리된 소자 전극 및 패드를 연결하기 위하여 절연막을 선택적으로 식각하여 접촉홀을 형성하고, 텅스텐을 이용하여 접촉홀을 통한 금속 플러그를 형성한다. 그리고, 상부에 절연막과 TEOS(Tetra Ethyl Ortho Silicate), 그리고 BARC(Bottom Anti-Reflective Coating, BARC)를 순차적으로 형성하고 패터닝한 다음에 패터닝된 금속 플러그와 연결하기 위한 금속 박막을 매립하여 소자 전극 및 패드를 접속하기 위한 금속 배선층을 형성한다.The metal wiring layer is formed by selectively etching the insulating film to connect the device electrode and the pad separated by the insulating film such as an oxide film, and forming a contact hole using tungsten to form a metal plug through the contact hole. Then, an insulating film, TEOS (Tetra Ethyl Ortho Silicate), and BARC (Bottom Anti-Reflective Coating, BARC) are sequentially formed and patterned on the top, and then a metal thin film for connecting with the patterned metal plug is embedded. A metal wiring layer for connecting the pads is formed.

즉, 도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 각 공정별 단면도로서 이를 설명하면 다음과 같다.That is, FIGS. 1A to 1G are cross-sectional views for each process for explaining a method for forming metal wirings of a semiconductor device according to the prior art.

먼저, 스핀 코팅 등의 도포 공정을 실시하여 기판(101) 상에 절연막(103)을 전면 증착한 후, 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공 정과 현상 공정을 실시하여 전면 증착된 감광막(Photo Resist, PR)의 일부를 선택적으로 제거함으로써, 절연막(103) 상부에 콘택홀 영역을 정의하기 위한 PR 패턴을 형성하고, 이 형성된 PR 패턴을 마스크로 공지의 포토리소그라피 공정으로 식각하여 일 예로, 도 1a에 도시된 바와 같이 기판(101)의 소정 부분을 노출시키는 콘택홀(105)을 형성한다.First, the entire surface of the insulating film 103 is deposited on the substrate 101 by spin coating or the like, followed by an exposure process and a developing process using a reticle designed in a desired pattern. By selectively removing a portion of (Photo Resist, PR), a PR pattern for defining a contact hole region is formed on the insulating film 103, and the formed PR pattern is etched by a known photolithography process using a mask as an example. 1A, a contact hole 105 exposing a predetermined portion of the substrate 101 is formed.

다음에, 콘택홀(105)의 내면 및 절연막(103) 상에 콘택홀(105)이 완전히 매립되도록 텅스텐막(107)을 일 예로, 도 1b에 도시된 바와 같이 증착한다. Next, a tungsten film 107 is deposited as an example, as shown in FIG. 1B, so that the contact hole 105 is completely filled on the inner surface of the contact hole 105 and the insulating film 103.

그 다음에, 절연막(103)이 노출될 때까지 텅스텐막(107)을 에치백, 혹은 연마해서 콘택 플러그(107a)를 형성하고, 이어서, 스퍼터링 공정을 통해 일 예로, 도 1c에 도시된 바와 같이 콘택 플러그(105a) 및 절연막(103) 상에 절연막으로 사용될 SiOCH(109)와 실리콘산화막(SiO2)의 TEOS(111)와 BARC(113)를 순차적으로 증착한다.Then, the tungsten film 107 is etched back or polished until the insulating film 103 is exposed to form the contact plug 107a, and then, as shown in FIG. 1C, for example, through a sputtering process. On the contact plug 105a and the insulating film 103, TEOS 111 and BARC 113 of SiOCH 109 and silicon oxide film SiO2 to be used as insulating films are sequentially deposited.

이어서, 노광 공정과 현상 공정을 실시하여 전면 증착된 PR의 일부를 선택적으로 제거함으로써, 순차적으로 증착된 절연막으로 사용될 SiOCH(109)와 SiO2의 TEOS(111)와 BARC(113) 상부에 금속 배선 영역을 정의하기 위한 PR 패턴(115)을 도 1d에 도시된 바와 같이 형성한다. Subsequently, an exposure process and a development process are performed to selectively remove a part of the entire surface deposited PR, so that the metal wiring region on the SiOCH 109 and the SiOOS TEOS 111 and BARC 113 to be used as the sequentially deposited insulating film. A PR pattern 115 for defining the shape is formed as shown in FIG. 1D.

다음에, PR 패턴(115)을 마스크로 카본(Carbon)과 hydrogen 가스가 도핑된 상태로 식각 공정을 진행함으로써, 일 예로서 도 1e에 도시된 바와 같이 패터닝(Patterning)된 절연막으로 사용될 SiOCH(109a)와 SiO2의 TEOS(111a)와 BARC(113a)의 금속 배선 영역(116)을 형성한다. Next, the etching process is performed using the PR pattern 115 as a mask and doped with carbon and hydrogen gas, and as an example, SiOCH 109a to be used as a patterned insulating film as shown in FIG. 1E. ) And the metal wiring region 116 of TEOS 111a of BA2 and BARC 113a.

이어서, 금속 배선 영역(116) 및 BARC(113a) 상부에 금속 박막인 구 리(Cu)(117)를 도 1f에 도시된 바와 같이 증착한다.Next, a copper thin film (Cu) 117 is deposited on the metal wiring region 116 and the BARC 113a as shown in FIG. 1F.

마지막으로, BARC(113a)가 노출될 때까지 구리(117)를 에치백, 혹은 연마해서 금속 배선(117a)을 도 1g에 도시된 바와 같이 콘택 플러그(107a) 상에 형성한다. Finally, the copper 117 is etched back or polished until the BARC 113a is exposed to form the metal wiring 117a on the contact plug 107a as shown in FIG. 1G.

그러나, 상술한 바와 같이 금속 배선을 형성함에 있어서, 카본(Carbon)과 수소(hydrogen) 가스가 도핑된 상태로 식각 공정을 진행함으로써 식각 radical과 반응하여 CxFy 계열의 많은 양의 반응 부산물을 형성하게 되어 도 2a의 Bowing profile과, 그리고 도 2b의 마이크로 트랜치 프로파일(Micro Trench profile) 등의 패턴 불량이 유발됨에 따라 후속 공정인 배리어 메탈 증착 시 단계 적용 범위(Step coverage)를 악화시켜 반도체 소자의 수율 및 신뢰성을 저하시키게 되는 문제점을 갖는다. However, in the formation of the metal wiring as described above, the etching process is performed in a state in which carbon and hydrogen gas are doped to react with the etching radicals to form a large amount of reaction byproducts of the CxFy series. As pattern defects such as the bowing profile of FIG. 2A and the micro trench profile of FIG. 2B are induced, the yield and reliability of semiconductor devices are deteriorated by deteriorating the step coverage in the deposition of the barrier metal, which is a subsequent process There is a problem to lower the.

따라서, 본 발명은 상술한 문제점을 해결하기 위해 안출한 것으로, 그 목적은 각기 다른 레시피(recipe)별로 식각 공정을 조절하여 금속배선을 형성할 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 있다. Accordingly, the present invention has been made to solve the above-described problems, an object of the present invention is to provide a method for forming a metal wiring of a semiconductor device capable of forming a metal wiring by adjusting the etching process for each different recipe (recipe).

상술한 목적을 달성하기 위한 본 발명에서 반도체 소자의 금속배선 형성방법은 기판 상에 제1절연막과 콘택홀 및 콘택 플러그를 순차적으로 형성하는 과정과, 콘택 플러그 상에 제2절연막과 실리콘산화막(SiO2) 및 BARC를 순차적으로 형성하는 과정과, BARC막 상부에 금속 배선 영역을 정의하기 위한 PR 패턴을 형성하는 과정과, 형성된 PR 패턴을 마스크로 1st스텝(step) BARC 식각을 진행하여 실리콘산화막의 일부가 노출되도록 하는 과정과, 1st스텝 BARC 식각에 의해 잔재하는 PR 패턴을 마스크로 2st스텝 실리콘산화막 식각을 진행하여 제2절연막의 일부가 노출되도록 하는 과정과, 2st스텝 실리콘산화막 식각에 의해 잔재하는 PR 패턴을 마스크로 3st스텝 제2절연막을 진행하여 제1절연막의 일부 및 콘택 플러그가 노출되는 금속 배선 영역을 형성하는 과정과, 금속 배선 영역 및 식각된 BARC 상부에 금속 박막을 증착하고, 평탄화 공정을 진행하여 금속 배선을 형성하는 과정을 포함하는 것을 특징으로 한다. In the present invention for achieving the above object, a method for forming a metal wiring of a semiconductor device is a step of sequentially forming a first insulating film, a contact hole and a contact plug on a substrate, a second insulating film and a silicon oxide film (SiO2) on the contact plug ) And the formation of the BARC sequentially, the formation of the PR pattern for defining the metal wiring region on the BARC film, and the 1 st step BARC etching using the formed PR pattern as a mask. the process and, 1 st process and, second st step the silicon oxide film is etched such that a portion of the second insulating layer exposed by the PR pattern remnants by a step BARC etch proceeds the 2 st step the silicon oxide film is etched with a mask such that a part is exposed And performing a 3 st step second insulating film using the remaining PR pattern as a mask to form a metal wiring region in which a part of the first insulating film and the contact plug are exposed. And depositing a metal thin film on the metal wiring region and the etched BARC and forming a metal wiring by performing a planarization process.

이하, 본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해하게 될 것이다. Hereinafter, a plurality of embodiments of the present invention may exist, and a preferred embodiment will be described in detail with reference to the accompanying drawings. Those skilled in the art will appreciate the objects, features and advantages of the present invention through this embodiment.

본 발명의 핵심 기술요지를 살펴보면, 기판(301) 상에 절연막을 전면 증착한 후, 절연막(303) 상부에 콘택홀 영역을 정의하기 위한 PR 패턴이 형성되고, 이 형성된 PR 패턴을 마스크로 기판(301)의 소정 부분을 노출시키는 콘택홀(305)을 형성한다.Referring to the core technical aspect of the present invention, after the entire surface of the insulating film is deposited on the substrate 301, a PR pattern for defining a contact hole region is formed on the insulating film 303, and the substrate is formed by using the formed PR pattern as a mask. A contact hole 305 exposing a predetermined portion of the 301 is formed.

다음에, 콘택홀(305)의 내면 및 절연막(303) 상에 콘택홀(305)이 완전히 매립되도록 텅스텐막(307)을 증착한다. Next, a tungsten film 307 is deposited so as to completely fill the contact hole 305 on the inner surface of the contact hole 305 and the insulating film 303.

그 다음에, 절연막(303)이 노출될 때까지 텅스텐막(307)을 에치백, 혹은 연 마해서 콘택 플러그(307a)를 형성하고, 이어서, 절연막(예컨대, 산화막(Oxide))의 SiOCH(309)와 SiO2의 TEOS(311)와 BARC(313)를 순차적으로 증착한다. Then, the tungsten film 307 is etched back or polished until the insulating film 303 is exposed to form the contact plug 307a, and then the SiOCH 309 of the insulating film (for example, oxide) is formed. ) And TEOS 311 and BARC 313 of SiO 2 are sequentially deposited.

이어서, BARC(313) 상부에 금속 배선 영역을 정의하기 위한 PR 패턴(315)을 형성한 다음에, PR 패턴(315)을 마스크로 1st스텝(step) BARC 식각, 즉 SiO2의 TEOS(311)의 일부가 노출되도록 BARC(313a)를 식각한다.Subsequently, a PR pattern 315 for defining a metal wiring region is formed on the BARC 313, and then a 1 st step BARC etching using the PR pattern 315 as a mask, that is, the TEOS 311 of SiO 2 is performed. The BARC 313a is etched to expose a portion of the.

이어서, 1st스텝 BARC 식각에 의해 잔재하는 PR 패턴(315a)을 마스크로 2st스텝 SiO2의 TEOS 식각, 즉 절연막의 SiOCH(309)의 일부가 노출되도록 SiO2의 TEOS(311a)를 식각한다.Subsequently, the TEOS etch of the 2 st step SiO2, that is, the part of the SiOCH 309 of the insulating film is exposed using the PR pattern 315a remaining after the 1 st step BARC etching, to expose the TEOS 311a of the SiO2.

다음에, 2st스텝 SiO2의 TEOS 식각에 의해 잔재하는 PR 패턴(315b)을 마스크로 3st스텝 절연막의 SiOCH 식각, 즉 절연막(303)의 일부와 콘택 플러그(307a)가 노출되도록 절연막의 SiOCH(309a)를 식각하여 패터닝(Patterning)된 절연막의 SiOCH(309a)와 SiO2의 TEOS(311a)와 BARC(313a)의 금속 배선 영역(316)을 형성한다. Next, the SiOCH etching of the 3 st step insulating film, that is, a part of the insulating film 303 and the contact plug 307a are exposed using the PR pattern 315b remaining by the TEOS etching of the 2 st step SiO 2 as a mask. The 309a is etched to form the SiOCH 309a of the patterned insulating film, the TEOS 311a of SiO2, and the metal wiring region 316 of the BARC 313a.

이어서, 금속 배선 영역(316) 및 식각된 BARC(313a) 상부에 금속 박막인 구리(Cu)(317)를 증착하고, BARC(313a)가 노출될 때까지 구리(317)를 에치백, 혹은 연마해서 금속 배선(317a)을 형성할 수 있는 것으로, 이러한 기술적 작용을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.Subsequently, a metal thin film of copper (Cu) 317 is deposited on the metal wiring region 316 and the etched BARC 313a, and the copper 317 is etched back or polished until the BARC 313a is exposed. In this way, the metal wiring 317a can be formed, and through this technical action, the object of the present invention can be easily achieved.

도 3a 내지 도 3i는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 각 공정별 단면도이다. 3A to 3I are cross-sectional views of respective processes for describing a method for forming metal wirings of a semiconductor device according to an exemplary embodiment of the present invention.

즉, 스핀 코팅 등의 도포 공정을 실시하여 기판(예컨대, 실리콘 기판, 세라믹 기판, 고분자 기판 등)(301) 상에 절연막(예컨대, 산화막(Oxide))을 전면 증착한 후, 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 증착된 PR의 일부를 선택적으로 제거함으로써, 절연막(303) 상부에 콘택홀 영역을 정의하기 위한 PR 패턴이 형성되고, 이 형성된 PR 패턴을 마스크로 공지의 포토리소그라피 공정으로 식각하여 일 예로, 도 3a에 도시된 바와 같이 기판(301)의 소정 부분을 노출시키는 콘택홀(305)을 형성한다.That is, after performing an application process such as spin coating to deposit an insulating film (for example, an oxide film) on the substrate (for example, a silicon substrate, a ceramic substrate, a polymer substrate, and the like) 301, and then to any desired target By selectively removing part of the entire surface deposited PR by performing an exposure process and a development process using a reticle designed as a pattern, a PR pattern for defining a contact hole region is formed on the insulating film 303, and the formed PR pattern is formed. The mask is etched by a known photolithography process to form, for example, a contact hole 305 exposing a predetermined portion of the substrate 301 as shown in FIG. 3A.

다음에, 콘택홀(305)의 내면 및 절연막(303) 상에 콘택홀(305)이 완전히 매립되도록 텅스텐막(307)을 일 예로, 도 3b에 도시된 바와 같이 증착한다. Next, a tungsten film 307 is deposited as an example, as shown in FIG. 3B, to completely fill the contact hole 305 on the inner surface of the contact hole 305 and the insulating film 303.

그 다음에, 절연막(303)이 노출될 때까지 텅스텐막(307)을 에치백, 혹은 연마해서 콘택 플러그(307a)를 형성하고, 이어서, 스퍼터링 공정을 통해 일 예로, 도 3c에 도시된 바와 같이 절연막(예컨대, 산화막(Oxide))의 SiOCH(309)와 SiO2의 TEOS(311)와 BARC(313)를 순차적으로 증착한다. 여기서, 절연막의 SiOCH(309)는 1200∼1300Å의 두께로 증착하고, SiO2의 TEOS(311)는 1500∼2000Å의 두께로 증착하며, BARC(313)은 300∼350Å의 두께로 증착한다. Next, the tungsten film 307 is etched back or polished until the insulating film 303 is exposed to form the contact plug 307a, and then, as shown in FIG. 3C, for example, through a sputtering process. SiOCH 309 of an insulating film (for example, oxide), TEOS 311 and BARC 313 of SiO 2 are sequentially deposited. Here, the SiOCH 309 of the insulating film is deposited to a thickness of 1200 to 1300 GPa, the TEOS 311 of SiO 2 is deposited to a thickness of 1500 to 2000 GPa, and the BARC 313 is deposited to a thickness of 300 to 350 GPa.

이어서, 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 증착된 PR의 일부를 선택적으로 제거함으로써, 순차적으로 증착된 절연막의 SiOCH(309)와 SiO2의 TEOS(311)와 BARC(313) 상부에 금속 배선 영역을 정의하기 위한 PR 패턴(315)을 도 3d에 도시된 바와 같이 형성한다. Subsequently, an exposure process and a development process using a reticle designed in an arbitrary pattern of interest are performed to selectively remove a portion of the front surface deposited PR, thereby sequentially depositing SiOCH 309 of the deposited insulating film and TEOS 311 of SiO 2. And a PR pattern 315 for defining a metal wiring region on the BARC 313 as shown in FIG. 3D.

다음에, PR 패턴(315)을 마스크로 1st스텝(step) BARC 식각, 즉 일 예로 도 3e에 도시된 바와 같이 SiO2의 TEOS(311)의 일부가 노출되도록 BARC(313a)를 식각한다. 여기서, 1st스텝 BARC 식각은 100∼120mT, 200∼400W, 150∼250sccm Ar, 50∼60sccm CF4, 5∼10sccm CH2F2, 7∼10sccm O2/20∼30sec의 조건 하에 진행한다. Next, the BARC 313a is etched using the PR pattern 315 as a mask to expose a 1 st step BARC etching, that is, a part of the TEOS 311 of SiO 2, for example, as shown in FIG. 3E. Here, the 1 st step BARC etching proceeds under the conditions of 100 to 120 mT, 200 to 400 W, 150 to 250 sccm Ar, 50 to 60 sccm CF4, 5 to 10 sccm CH2F2, and 7 to 10 sccm O2 / 20 to 30 sec.

이어서, 1st스텝 BARC 식각에 의해 잔재하는 PR 패턴(315a)을 마스크로 2st스텝 SiO2의 TEOS 식각, 즉 일 예로 도 3f에 도시된 바와 같이 절연막의 SiOCH(309)의 일부가 노출되도록 SiO2의 TEOS(311a)를 식각한다. 여기서, 2st스텝 SiO2의 TEOS 식각은 110∼130mT, 200∼400W, 150∼250sccm Ar, 40∼50sccm CF4, 10∼15sccm CH2F2, 5∼7sccm O2/40∼60sec의 조건 하에 진행하면, 도 5a에 도시된 바와 같이 식각 비율 변화 추이가 다름을 확인할 수 있다. Subsequently, TEOS etching of the 2 st step SiO2 is performed using the PR pattern 315a remaining by the 1 st step BARC etching, that is, as an example, a portion of the SiOCH 309 of the insulating film is exposed as shown in FIG. 3F. The TEOS 311a is etched. Here, the TEOS etching of 2 st step SiO2 is performed under the conditions of 110 to 130 mT, 200 to 400 W, 150 to 250 sccm Ar, 40 to 50 sccm CF4, 10 to 15 sccm CH2F2, 5 to 7 sccm O2 / 40 to 60 sec. As shown, it can be seen that the change in the etching rate is different.

다음에, 2st스텝 SiO2의 TEOS 식각에 의해 잔재하는 PR 패턴(315b)을 마스크로 3st스텝 절연막의 SiOCH 식각, 즉 일 예로 도 3g에 도시된 바와 같이 절연막(303)의 일부와 콘택 플러그(307a)가 노출되도록 절연막의 SiOCH(309a)를 식각하여 패터닝(Patterning)된 절연막의 SiOCH(309a)와 SiO2의 TEOS(311a)와 BARC(313a)의 금속 배선 영역(316)을 형성함에 따라 도 4a의 Bowing profile과, 그리고 도 4b의 마이크로 트랜치 프로파일(Micro Trench profile) 등과 같이 패턴 불량이 방지됨을 알 수 있다. 여기서, 3st스텝 절연막의 SiOCH 식각은 80∼100mT, 200∼400W, 150∼250sccm Ar, 20∼30sccm CF4, 5∼10sccm CH2F2, 7∼10sccm O2/30∼40sec의 조건 하에 진행하면, 도 5b에 도시된 바와 같이 식각 비율 변화 추이가 다름을 확인할 수 있다. Next, SiOCH etching of the 3 st step insulating film, that is, a part of the insulating film 303 and the contact plug (as shown in FIG. 3G), using the PR pattern 315b remaining by the TEOS etching of the 2 st step SiO 2 as a mask. As the SiOCH 309a of the insulating film is etched to expose the 307a, the SiOCH 309a of the patterned insulating film and the metal wiring region 316 of the TEOS 311a of the SiO 2 and the BARC 313a are formed. It can be seen that pattern defects are prevented, such as a bowing profile and a micro trench profile of FIG. 4B. Here, SiOCH etching of the 3 st step insulating film is performed under the conditions of 80 to 100 mT, 200 to 400 W, 150 to 250 sccm Ar, 20 to 30 sccm CF4, 5 to 10 sccm CH2F2, and 7 to 10 sccm O2 / 30 to 40 sec. As shown, it can be seen that the change in the etching rate is different.

이어서, 금속 배선 영역(316) 및 식각된 BARC(313a) 상부에 금속 박막인 구리(Cu)(317)를 도 3h에 도시된 바와 같이 증착한다.Subsequently, a metal thin film of copper (Cu) 317 is deposited on the metal wiring region 316 and the etched BARC 313a as shown in FIG. 3H.

마지막으로, BARC(313a)가 노출될 때까지 구리(317)를 에치백, 혹은 연마해서 금속 배선(317a)을 도 3i에 도시된 바와 같이 절연막(303)의 일부와 콘택 플러그(307a) 상에 형성한다. Finally, copper 317 is etched back or polished until the BARC 313a is exposed, so that the metal wiring 317a is formed on a portion of the insulating film 303 and the contact plug 307a as shown in FIG. 3I. Form.

따라서, 각기 다른 레시피(recipe)별로 식각 공정을 조절하여 금속배선을 형성함으로써, 기존에서와 같이 발생된 패턴 불량을 사전에 방지할 수 있어 후속 공정인 배리어 메탈 증착 시 단계 적용 범위(Step coverage)를 증가시켜 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있다. Therefore, by controlling the etching process for each different recipe (recipe) to form a metal wiring, it is possible to prevent in advance the pattern defects generated as in the past, thereby reducing the step coverage during the deposition of the barrier metal, which is a subsequent process Increasing the yield and reliability of the semiconductor device can be improved.

또한, 본 발명의 사상 및 특허청구범위 내에서 권리로서 개시하고 있으므로, 본원 발명은 일반적인 원리들을 이용한 임의의 변형, 이용 및/또는 개작을 포함할 수도 있으며, 본 명세서의 설명으로부터 벗어나는 사항으로서 본 발명이 속하는 업계에서 공지 또는 관습적 실시의 범위에 해당하고 또한 첨부된 특허청구범위의 제한 범위 내에 포함되는 모든 사항을 포함한다. In addition, since the present invention is disclosed as a right within the spirit and claims of the present invention, the present invention may include any modification, use and / or adaptation using general principles, and the present invention as a matter deviating from the description of the present specification. It includes everything that falls within the scope of known or customary practice in the art to which it belongs and falls within the scope of the appended claims.

상기에서 설명한 바와 같이, 본 발명은 각기 다른 레시피(recipe)별로 식각 공정을 조절하여 금속배선을 형성함으로써, 기존에서와 같이 발생된 패턴 불량을 사전에 방지할 수 있어 후속 공정인 배리어 메탈 증착 시 단계 적용 범위(Step coverage)를 증가시켜 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 효과가 있다.As described above, the present invention by controlling the etching process for each different recipe (recipe) to form a metal wiring, it is possible to prevent in advance the pattern defects generated as in the previous step to the barrier metal deposition step By increasing the step coverage, there is an effect of improving the yield and reliability of the semiconductor device.

Claims (10)

반도체 소자의 금속배선 형성방법으로서, As a metal wiring forming method of a semiconductor device, 기판 상에 제1절연막과 콘택홀 및 콘택 플러그를 순차적으로 형성하는 과정과,Sequentially forming a first insulating layer, a contact hole, and a contact plug on the substrate; 상기 콘택 플러그 상에 제2절연막과 실리콘산화막(SiO2) 및 BARC를 순차적으로 형성하는 과정과, Sequentially forming a second insulating layer, a silicon oxide layer (SiO 2), and a BARC on the contact plug; 상기 BARC막 상부에 금속 배선 영역을 정의하기 위한 PR 패턴을 형성하는 과정과, Forming a PR pattern on the BARC layer to define a metal wiring region; 상기 형성된 PR 패턴을 마스크로 1st스텝(step) BARC 식각을 진행하여 상기 실리콘산화막의 일부가 노출되도록 하는 과정과, Performing a 1 st step BARC etching using the formed PR pattern as a mask to expose a portion of the silicon oxide film; 상기 1st스텝 BARC 식각에 의해 잔재하는 PR 패턴을 마스크로 2st스텝 실리콘산화막 식각을 진행하여 상기 제2절연막의 일부가 노출되도록 하는 과정과, Performing a 2 st step silicon oxide film etch using a PR pattern remaining by the 1 st step BARC etching to expose a portion of the second insulating film; 상기 2st스텝 실리콘산화막 식각에 의해 잔재하는 PR 패턴을 마스크로 3st스텝 제2절연막을 진행하여 상기 제1절연막의 일부 및 콘택 플러그가 노출되는 금속 배선 영역을 형성하는 과정과, Performing a 3 st step second insulating film using the PR pattern remaining by the 2 st step silicon oxide film etching as a mask to form a metal wiring region in which a part of the first insulating film and the contact plug are exposed; 상기 금속 배선 영역 및 식각된 BARC 상부에 금속 박막을 증착하고, 평탄화 공정을 진행하여 금속 배선을 형성하는 과정Depositing a metal thin film on the metal wiring region and the etched BARC and forming a metal wiring by performing a planarization process 을 포함하는 반도체 소자의 금속배선 형성방법.Metal wiring forming method of a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 1st스텝 BARC 식각은, 100∼120mT, 200∼400W, 150∼250sccm Ar, 50∼60sccm CF4, 5∼10sccm CH2F2, 7∼10sccm O2/20∼30sec의 조건 하에 진행되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The 1 st step BARC etching is carried out under the conditions of 100 to 120 mT, 200 to 400 W, 150 to 250 sccm Ar, 50 to 60 sccm CF4, 5 to 10 sccm CH2F2, 7 to 10 sccm O2 / 20 to 30 sec. Metal wiring formation method. 제 2 항에 있어서, The method of claim 2, 상기 BARC는, 300∼350Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The BARC is a metal wiring forming method of a semiconductor device, characterized in that to deposit a thickness of 300 ~ 350Å. 제 1 항에 있어서, The method of claim 1, 상기 2st스텝 실리콘산화막 식각은, 110∼130mT, 200∼400W, 150∼250sccm Ar, 40∼50sccm CF4, 10∼15sccm CH2F2, 5∼7sccm O2/40∼60sec의 조건 하에 진행되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The 2 st step silicon oxide film etch is performed under the conditions of 110 to 130 mT, 200 to 400 W, 150 to 250 sccm Ar, 40 to 50 sccm CF4, 10 to 15 sccm CH2F2, 5 to 7 sccm O2 / 40 to 60 sec. Metal wiring formation method of a device. 삭제delete 제 4 항에 있어서, The method of claim 4, wherein 상기 실리콘산화막은, 1500∼2000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The silicon oxide film is deposited to a thickness of 1500 to 2000 GPa. 제 1 항에 있어서, The method of claim 1, 상기 3st스텝 제2절연막 식각은, 80∼100mT, 200∼400W, 150∼250sccm Ar, 20∼30sccm CF4, 5∼10sccm CH2F2, 7∼10sccm O2/30∼40sec의 조건 하에 진행되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The 3 st step second insulating film etching is performed under the conditions of 80-100 mT, 200-400 W, 150-250 sccm Ar, 20-30 sccm CF4, 5-10 sccm CH2F2, 7-10 sccm O2 / 30-40 sec. Metal wiring formation method of a semiconductor device. 제 7 항에 있어서, The method of claim 7, wherein 상기 제2절연막은, SiOCH인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.And said second insulating film is SiOCH. 제 7 항에 있어서, The method of claim 7, wherein 상기 제2절연막은, 1200∼1300Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.And the second insulating film is deposited to a thickness of 1200 to 1300 GPa. 제 1 항에 있어서, The method of claim 1, 상기 금속 박막은, 구리(Cu)인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.And the metal thin film is copper (Cu).
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