KR100816849B1 - 아날로그 캐패시터의 형성 방법 - Google Patents

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Abstract

본 발명은 상부 전극이 하부 전극을 모두 감싸도록 상부 전극을 형성하여 하부 전극의 측면도 캐패시터로 사용될수 있도록 함으로써 캐패시터가 차지하는 단위 면적당 캐패시턴스를 증가시켜 PIP 캐패시터의 크기를 줄여 생산성을 향상시킬 수 있는 이점이 있다.
PIP, 캐패시터, 유전 물질, 하부전극, 측면

Description

아날로그 캐패시터의 형성 방법{METHOD FOR FORMING OF ANALOG CAPACITOR}
도1은 종래 기술에 의해 형성된 아날로그 캐패시터를 나타낸 도면이다.
도2a 내지 도2d는 본 발명에 의한 아날로그 캐패시터의 형성 방법을 나타낸 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 201 : 필드 산화막
202 : 하부 전극 203 : 유전 물질
204 : 상부 전극 205 : 포토레지스트
206 : 층간 절연막 207 : 콘택
208 : 금속 배선
본 발명은 아날로그 회로에서 사용되는 PIP 캐패시터의 상부 전극이 하부 전 극을 감싸게 만들어 하부 전극의 측면도 캐패시터 역할을 하도록 하여 면적에 비해 큰 캐패시턴스를 얻을 수 있는 아날로그 캐패시터의 형성 방법에 관한 것이다.
아날로그(Analog) 회로에는 캐패시터와 저항이 대부분 사용되게 된다. 이때, 아날로그 특성을 결정짓는 중요한 항목 중하나가 캐패시터의 선형(Lineality) 특성이며, 이를 개선하기 위하여 MOS(Metal-Oxide-Silicon) 캐패시터에서 PIP(Poly-Insulator-Poly) 캐패시터로 발전하였으며 최근에는 MIM(Metal-Insulator-Metal) 캐패시터로 그 구조가 발전되어 오고 있다.
일반적으로, 캐패시터 전극으로 실리콘 기판, 폴리, 금속 등이 사용되는데 금속을 전극으로 사용하는 경우 유전체의 특성이 떨어질 수 있고, 실리콘 기판??르 사용하는 경우 게이트 산화막을 유전체로 사용하기 때문에 유전율이 낮은 단점이 있다.
도1은 종래 기술에 의해 형성된 아날로그 캐패시터를 나타낸 도면이다.
여기에 도시된 바와 같이 종래의 캐패시터 형성 공정은 실리콘 기판(100) 상에 필드 산화막(101)을 형성 한 후 하부 전극으로 사용될 폴리를 증착한 후 패터닝항 하부 전극(102)을 형성하고, 유전 물질(103)과 상부 전극으로 사용될 폴리를 증착한 다음 패터닝 하여 상부 전극(103)을 형성한 후 층간 절연막(105)을 증착한 후 평탄화를 진행하고, 층간 절연막(105)에 콘택(106) 금속 배선(107) 공정을 진행한다.
그러나, 이러한 종래의 기술에 의한 캐패시터 형성 방법은 하부 전극(102)의 가장 자리에 A와 같은 상부 전극의 폴리 잔류물이 잔존하여 공정 진행 중에 결함 발생의 원이을 제공할 수 있고, 하부 전극의 윗면만을 캐패시터로 사용되는 단점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 상부 전극이 하부 전극을 모두 감싸도록 상부 전극을 형성하여 하부 전극의 측면도 캐패시터로 사용될수 있도록 함으로써 캐패시터가 차지하는 단위 면적당 캐패시턴스를 증가시켜 PIP 캐패시터의 크기를 줄여 생산성을 향상시키기 위한 아날로그 캐패시터의 형성 방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판에 웰을 형성한 후 그 상부에 필드 산화막을 형성하는 단계와, 상기 필드 산화막 상부에 하부 전극으로 사용될 폴리를 증착한 후 패터닝을 하여 하부 전극을 형성하는 단계와, 상기 하부 전극이 형성된 결과물에 유전 물질을 증착하고 하부 전극에만 유전 물질이 남도록 한 후 게이트 산화 공정을 진행하는 단계와, 상기 게이트 산화 공정을 진행한 결과물 상에 후 상부 전극으로 사용될 폴리를 증착하는 단계와, 상기 상부 전극을 패터닝 하기 위해 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 이용하여 상부 전극 및 유전 물질을 패터닝한 후 포토레지스트 패턴을 제거하는 단계와, 상기 상부 전극이 패터닝된 결과물 상에 층간 절연막을 증착한 후 평탄화 공정을 진행하는 단계와, 상기 층간 절연막에 콘택을 형성하고 금속 배선 공정을 진행하여 PIP 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 아날로그 캐패시터의 형성 방법에 관한 것이다.
상기 하부 전극으로 사용될 폴리는 포스포러스 또는 보론을 도핑시키는 것을 특징으로 한다.
상기 유전 물질은 CVD 방식으로 질화막을 증착한 후 하부전극 부분에만 남도록 패터닝 하는 것을 특징으로 한다.
상기 유전 물질은 Al2O3를 원소 증착법을 이용하여 하부 전극에만 패터닝 되도록 증착하는 것을 특징으로 한다.
상기 상부전극 패터닝시 상부전극이 하부전극의 측면을 감싸고 하부전극의 가운데에는 상부전극이 남지 않도록 패터닝하여 식각되도록 하는 것을 특징으로 한다.
상기 콘택은 상부전극과 하부전극의 가운데에 형성시켜 캐패시터가 형성되도록 하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2d는 본 발명에 의한 아날로그 캐패시터의 형성 방법을 나타낸 단면도들이다.
도2a를 참조하면, 실리콘 기판(200)에 웰(미도시함)을 형성한 후 그 상부에 필드 산화막(201)을 형성한다. 필드 산화막(201) 상부에 하부 전극으로 사용될 폴리를 증착한 후 패터닝을 하여 하부 전극(202)을 형성한다.
이때, 상기 하부 전극(202)으로 사용될 폴리는 포스포러스 또는 보론을 도핑시켜 증착한다.
도2b를 참조하면, 하부 전극(202)이 형성된 결과물 상에 유전 물질(203)을 증착하고 하부 전극에만 유전 물질이 남도록 한 후 게이트 산화 공정을 진행한 후 상부 전극(204)으로 사용될 폴리를 증착한다. 상부 전극(204)을 패터닝 하기 위해 포토레지스트 패턴(205)을 형성한다.
이때, 상기 유전 물질(203)은 CVD 방식으로 질화막을 증착한 후 하부 전극(202) 부분에만 남도록 패터닝하거나, Al2O3을 ALD(Atomic Layer Deposition) 방식으로 하부 전극 패턴에만 증착되도록 한다.
도2c를 참조하면, 포토레지스트 패턴(205)을 이용하여 상부 전극(204) 및 유전 물질을 패터닝한 다음 포토레지스트 패턴(205)을 제거하고 층간 절연막(206)을 증착한 후 평탄화 공정을 진행한다.
도2d를 참조하면, 콘택(207)을 형성하고 금속 배선(208) 공정을 진행하여 PIP 캐패시터를 형성한다.
상기한 바와 같이 본 발명은상부 전극이 하부 전극을 모두 감싸도록 상부 전극을 형성하여 하부 전극의 측면도 캐패시터로 사용될수 있도록 함으로써 캐패시터가 차지하는 단위 면적당 캐패시턴스를 증가시켜 PIP 캐패시터의 크기를 줄여 생산성을 향상시킬 수 있는 이점이 있다.
또한, 기존의 PIP 캐패시터 공정에서 발생할 수 있는 유전 물질의 잔류에 의한 결함을 방지할 수 있어 소자의 신뢰성을 확보할 수 있는 이점이 있다.

Claims (6)

  1. 실리콘 기판에 웰을 형성한 후 그 상부에 필드 산화막을 형성하는 단계와,
    상기 필드 산화막 상부에 하부 전극으로 사용될 폴리를 증착한 후 패터닝을 하여 하부 전극을 형성하는 단계와,
    상기 하부 전극이 형성된 결과물에 유전 물질을 증착하고 하부 전극에만 유전 물질이 남도록 한 후 게이트 산화 공정을 진행하는 단계와,
    상기 게이트 산화 공정을 진행한 결과물 상에 후 상부 전극으로 사용될 폴리를 증착하는 단계와,
    상기 상부 전극을 패터닝 하기 위해 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 이용하여 상부 전극 및 유전 물질을 패터닝한 후 포토레지스트 패턴을 제거하는 단계와,
    상기 상부 전극이 패터닝된 결과물 상에 층간 절연막을 증착한 후 평탄화 공정을 진행하는 단계와,
    상기 층간 절연막에 콘택을 형성하고 금속 배선 공정을 진행하여 PIP 캐패시터를 형성하는 단계를
    포함하는 것을 특징으로 하는 아날로그 캐패시터의 형성 방법.
  2. 제 1항에 있어서, 상기 하부 전극으로 사용될 폴리는 포스포러스 또는 보론 을 도핑시키는 것을 특징으로 하는 아날로그 캐패시터의 형성 방법.
  3. 제 1항에 있어서, 상기 유전 물질은 CVD 방식으로 질화막을 증착한 후 하부전극 부분에만 남도록 패터닝 하는 것을 특징으로 하는 아날로그 캐패시터의 형성 방법.
  4. 제 1항에 있어서, 상기 유전 물질은 Al2O3를 ALD(Atomic Layer Deposition) 방식을 이용하여 하부 전극에만 패터닝 되도록 증착하는 것을 특징으로 하는 아날로그 캐패시터의 형성 방법.
  5. 제 1항에 있어서, 상기 상부전극 패터닝시 상부전극이 하부전극의 측면을 감싸고 하부전극의 가운데에는 상부전극이 남지 않도록 패터닝하여 식각되도록 하는 것을 특징으로 하는 아날로그 캐패시터 형성 방법.
  6. 제 1항에 있어서, 상기 콘택은 상부전극과 하부전극의 가운데에 형성시켜 캐패시터가 형성되도록 하는 것을 특징으로 하는 아날로그 캐패시터 형성 방법.
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* Cited by examiner, † Cited by third party
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KR19980082854A (ko) * 1997-05-09 1998-12-05 윤종용 강유전체막를 이용한 커패시터 제조 방법
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980082854A (ko) * 1997-05-09 1998-12-05 윤종용 강유전체막를 이용한 커패시터 제조 방법
KR20000001477A (ko) * 1998-06-11 2000-01-15 윤종용 하드 마스크를 이용한 강유전체 커패시터의 제조방법

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