KR100814260B1 - 높은 물리적 분석 효율을 위한 공정 제어 모니터링 패턴 - Google Patents

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Abstract

높은 물리적 분석 효율을 위한 공정 제어 모니터링(PCM) 패턴을 제시한다. 본 발명에 따르면, 반도체 소자의 칩(chip) 영역들 사이의 스크라이브 라인(scribe line) 영역에 형성된 다수의 단위 패턴들을 포함하는 주 패턴, 및 단위 패턴의 식별 및 어드레스(address)를 인식시키기 위해 주 패턴 주위에 일정 간격 반복되는 마킹 패턴(marking pattern)을 포함하여 도입되는 보조 패턴을 포함하여 구성되는 공정 제어 모니터링 패턴 시스템을 제공할 수 있다.
PCM, 스크라이브 라인, 체인 패턴, 마킹 패턴, 어드레스

Description

높은 물리적 분석 효율을 위한 공정 제어 모니터링 패턴{Process control monitoring pattern for highly effective physical analysis}
도 1a 및 도 1b는 종래의 수직 체인(chain) 형태의 공정 제어 모니터링 패턴(process control monitoring pattern)을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 2a 및 도 2b는 종래의 수평 체인(chain) 형태의 공정 제어 모니터링 패턴(process control monitoring pattern)을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 3은 본 발명의 실시예에 따른 수직 체인(chain) 형태의 공정 제어 모니터링 패턴(process control monitoring pattern)을 설명하기 위해서 개략적으로 도시한 도면이다.
도 4는 본 발명의 실시예에 따른 수평 체인(chain) 형태의 공정 제어 모니터링 패턴(process control monitoring pattern)을 설명하기 위해서 개략적으로 도시한 도면이다.
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 공정 제어 모니터링(PCM: Process Control Monitoring)을 위한 테스트 패턴(test pattern)의 설계에 관한 것이다.
반도체 소자를 제작할 때 공정 모니터링을 위해서 테스트 패턴이 삽입되고 있다. 칩(chip) 사이의 경계를 스크라이브 라인(scribe line)이라 하는 데, 이러한 스크라이브 라인 영역에 프레임층(frame layer)을 통해 테스트 패턴을 삽입하게 된다. 이러한 테스트 패턴은 다양한 용도로 공정을 모니터링하는 데 사용된다. 예컨대, 해당 공정 진행이 어느 정도로 제어되었는지를 이러한 테스트 패턴을 모니터링함으로써 확인할 수 있다. 또한, 소자의 제작이 완료되면 전기적 특성을 측정하여 소자 성능에 대한 정보도 확인할 수 있다. 그리고, 원하지 않았던 공정상 문제점이나 낮은 수율 혹은 더 나은 공정 개발 등을 목적으로 이러한 테스트 패턴, 즉, PCM 패턴을 활용하기도 한다.
PCM 패턴은 그 목적에 따라 여러 가지 패턴 형상(pattern shape)을 갖게 된다. 그럼에도 불구하고, 크기와 모양이 같은 수많은 패턴들이 반복되는 소위 체인 패턴(chain pattern) 형태로 이러한 PCM 패턴은 도입되고 있다.
도 1a 및 도 1b는 종래의 수직 체인(chain) 형태의 공정 제어 모니터링 패턴(process control monitoring pattern)을 설명하기 위해서 개략적으로 도시한 도면들이다. 도 2a 및 도 2b는 종래의 수평 체인(chain) 형태의 공정 제어 모니터링 패턴(process control monitoring pattern)을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 1a를 참조하면, 종래의 수직 체인(chain) 형태의 PCM 패턴(10)은 칩 들이 배열된 주변 영역인 스크라이브 라인 영역에 수직(vertical)한 체인 패턴으로 도입되고 있다. 도 1b를 참조하면, 이러한 수직 체인 형태의 PCM 패턴(10)은 이웃하는 패턴들과 상호 간에 수직한 방향으로 이웃하게 배열된 수많은 패턴들을 포함하여 구성되고, 이러한 패턴들 상호 간에는 모양 및 크기가 동일하게 설계될 수 있다.
도 2a를 참조하면, 종래의 수평 체인(chain) 형태의 PCM 패턴(11)은 칩들이 배열된 주변 영역인 스크라이브 라인 영역에 수평 방향으로의 체인 패턴으로 도입되고 있다. 도 2b를 참조하면, 이러한 수평 체인 형태의 PCM 패턴(11)은 이웃하는 패턴들과 상호 간에 수평한 방향으로 이웃하게 배열된 수많은 패턴들을 포함하여 구성되고, 이러한 패턴들 상호 간에는 모양 및 크기가 동일하게 설계될 수 있다.
그런데, 이러한 체인 패턴(10, 11)의 경우 크기와 모양이 같은 수많은 패턴들로 구성되고 있는 데, 이로 인하여 정확한 어드레스(address)를 확보 또는/및 기억하는 것이 어렵고, 분석시 하나씩 확인해야 하는 번거로움이 수반된다. 체인 패턴(10, 11)은 모트(moat), 폴리실리콘(polysilicon), 콘택(contact), 금속층(metal layer) 또는/및 비아층(via layer) 등과 같은 임계층(critical layers)의 측정에 필수적인 패턴이므로, 이러한 분석 시에 정확한 어드레스의 확보 또는/및 어드레스를 기억하고 분석하는 데 따른 손실(loss)이 매우 크게 된다.
본 발명이 이루고자 하는 기술적 과제는, 물리적 분석(physical analysis)에 있어 보다 효율적인 분석을 가능하게 해 주는 새로운 공정 제어 모니터링(PCM) 패 턴을 제공하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 실시예는, 반도체 소자의 칩(chip) 영역들 사이의 스크라이브 라인(scribe line) 영역에 형성된 다수의 단위 패턴들을 포함하는 주 패턴; 및 상기 단위 패턴의 식별 및 어드레스(address)를 인식시키기 위해 상기 주 패턴 주위에 도입되는 보조 패턴을 포함하여 구성되는 반도체 소자의 공정 제어 모니터링 패턴을 제시한다.
상기 공정 제어 모니터링을 위한 주 패턴의 단위 패턴들이 수평으로 반복된 수평 체인 패턴 형태일 때, 상기 보조 패턴은 상기 수평 체인 패턴의 상측 및 측부에 일정 간격 반복되는 마킹 패턴(marking pattern)을 포함하여 구성될 수 있다.
또한, 상기 공정 제어 모니터링을 위한 주 패턴의 상기 단위 패턴들이 수직으로 반복된 수직 체인 패턴 형태일 때, 상기 보조 패턴은 상기 수직 체인 패턴의 양 측부에 일정 간격 반복되는 마킹 패턴(marking pattern)을 포함하여 구성될 수 있다.
본 발명에 따르면, 물리적 분석(physical analysis)에 있어 보다 효율적인 분석을 가능하게 해 주는 새로운 공정 제어 모니터링(PCM) 패턴을 제공할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예에서는, 공정 제어 모니터링(PCM)을 위한 주된 테스트 패턴인 체인 형태의 패턴에 보조 패턴으로 소정 모양의 마킹 패턴(marking pattern)을 추가하여, 이러한 마킹 패턴을 이용하여 체인 패턴 내의 패턴들을 식별하도록 한 다. 이러한 보조 패턴은 숫자, 문자, 코드(code) 등으로 표현된 어드레스(address)를 기억하는 층을 포함하여 형성되므로, 이러한 보조 패턴을 이용하여 체인 패턴 내의 다수 패턴들 중 원하는 패턴을 식별하고자 한다.
대부분의 체인 패턴은 층 구분에 상관없이 가로 혹은 세로로 일정하게 줄지은 모양으로 형성된다. 테스트 패턴이므로, 그 주변은 단지 벌크(bulk)를 채우기 위한 더미층(dummy layer)이 형성되게 된다. 이러한 더미층들 중 일부분을 할애하여 일정 간격마다 작은 마킹 패턴을 하나씩 삽입하거나, 기존 패턴을 변형시켜 어드레스를 식별하기 위한 보조 패턴으로 이용하고자 한다. 현재의 더미 패턴은 분석에 관한 부분을 염두에 두지 않았기 때문에, 그 모양과 간격이 체인 패턴을 구분하기에 적당하지 않다. 또한, 모든 층에 숫자 혹은 그 밖의 것으로 패턴을 형성하는 것은 미세한 테스트 패턴에 적합하지 않으므로, 일정 간격으로 보조 패턴을 추가로 형성하게 되면 이러한 어드레스 식별 효과를 극대화 할 수 있는 장점이 있다.
도 3은 본 발명의 실시예에 따른 수직 체인(chain) 형태의 공정 제어 모니터링 패턴(process control monitoring pattern)을 설명하기 위해서 개략적으로 도시한 도면이다. 도 4는 본 발명의 실시예에 따른 수평 체인(chain) 형태의 공정 제어 모니터링 패턴(process control monitoring pattern)을 설명하기 위해서 개략적으로 도시한 도면이다.
도 3 및 도 4를 참조하면, 수직 체인 형태 또는 수평 체인 형태로 PCM 패턴의 주 패턴(도 3의 100, 도 4의 110)이 형성된다. 이러한 PCM 패턴의 주 패턴(100, 110)들은 칩들이 배열된 주변 영역인 스크라이브 라인 영역에 수직(vertical)한 체 인 패턴(100) 또는 수평한 체인 패턴(110)으로 도입된다. 수직 또는 수평 체인 형태의 PCM 패턴의 주 패턴(100, 110)은 이웃하는 패턴들과 상호 간에 수직한 방향 또는 수평한 방향으로 이웃하게 배열된 수많은 패턴들을 포함하여 구성되고, 이러한 패턴들 상호 간에는 모양 및 크기가 동일하게 설계될 수 있다.
그런데, 이러한 체인 패턴의 주 패턴(100, 110)의 경우, 크기와 모양이 같은 수많은 패턴들로 구성되고 있는 데, 이로 인하여 정확한 어드레스(address)를 확보 또는/및 기억하는 것이 어렵고, 분석시 하나씩 확인해야 하는 번거로움이 수반된다. 체인 패턴(100, 110)은 모트(moat), 폴리실리콘(polysilicon), 콘택(contact), 금속층(metal layer) 또는/및 비아층(via layer) 등과 같은 임계층(critical layers)의 측정에 필수적인 패턴이므로, 이러한 분석 시에 정확한 어드레스의 확보 또는/및 어드레스를 기억하고 분석하기 위해서, PCM 패턴의 주 패턴(100, 110) 주위에 어드레스를 식별하기 위한 보조 패턴(도 3의 200, 도 4의 210)을 도입한다.
보조 패턴(200)은, 도 3에 제시된 바와 같이, 수직한 체인 형태의 PCM 패턴의 주 패턴(100)의 양측 측부에 도입될 수 있으며, 더미 패턴을 할애하여 형성된 패턴, 예컨대, 일정 간격마다 동일한 패턴으로 형성된 마킹 패턴으로 형성될 수 있다. 그리고, 보조 패턴(210)은, 도 4에 제시된 바와 같이, 수평한 체인 형태의 PCM 패턴의 주 패턴(110)의 상측 및 측부에 도입될 수 있으며, 더미 패턴을 할애하여 형성된 패턴, 예컨대, 일정 간격 마다 동일한 패턴으로 형성된 마킹 패턴으로 형성될 수 있다.
상술한 본 발명에 따르면, 체인 패턴 형태로 형성된 공정 제어 모니터링(PCM)을 위한 주 패턴의 주위에 이러한 주 패턴 내에 포함된 반복되는 단위 패턴들의 어드레스를 식별하게 하는 보조 패턴을 도입함으로써, PCM을 위한 주 패턴의 식별 및 물리적 분석을 보다 효율적으로 수행할 수 있다.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다.

Claims (3)

  1. 반도체 소자의 칩(chip) 영역들 사이의 스크라이브 라인(scribe line) 영역에 형성된 다수의 단위 패턴들을 포함하는 주 패턴; 및
    상기 단위 패턴의 식별 및 어드레스(address)를 인식시키기 위해 상기 주 패턴 주위에 도입되는 보조 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 공정 제어 모니터링 패턴.
  2. 제 1항에 있어서,
    공정 제어 모니터링을 위한 상기 주 패턴의 단위 패턴들은 수평으로 반복된 수평 체인 패턴 형태로 이루어지며, 상기 보조 패턴은 상기 수평 체인 패턴의 상측 및 측부에 마킹 패턴(marking pattern)을 포함하는 것을 특징으로 하는 반도체 소자의 공정 제어 모니터링 패턴.
  3. 제 1항에 있어서,
    공정 제어 모니터링을 위한 상기 주 패턴의 단위 패턴들은 수직으로 반복된 수직 체인 패턴 형태으로 이루어지며, 상기 보조 패턴은 상기 수직 체인 패턴의 양 측부에 마킹 패턴(marking pattern)을 포함하는 것을 특징으로 하는 반도체 소자의 공정 제어 모니터링 패턴.
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