KR100804738B1 - 이온화 충돌 반도체 소자를 이용한 반도체 탐침 및 이를구비한 정보 저장 장치와 그의 제조 방법 - Google Patents
이온화 충돌 반도체 소자를 이용한 반도체 탐침 및 이를구비한 정보 저장 장치와 그의 제조 방법 Download PDFInfo
- Publication number
- KR100804738B1 KR100804738B1 KR1020070004973A KR20070004973A KR100804738B1 KR 100804738 B1 KR100804738 B1 KR 100804738B1 KR 1020070004973 A KR1020070004973 A KR 1020070004973A KR 20070004973 A KR20070004973 A KR 20070004973A KR 100804738 B1 KR100804738 B1 KR 100804738B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor
- probe
- electrode region
- inclined surface
- silicon substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 147
- 239000000523 sample Substances 0.000 title claims abstract description 80
- 238000000034 method Methods 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 229910044991 metal oxide Inorganic materials 0.000 title description 3
- 150000004706 metal oxides Chemical class 0.000 title description 3
- 239000000758 substrate Substances 0.000 claims abstract description 47
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 36
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 36
- 239000010703 silicon Substances 0.000 claims abstract description 36
- 239000012535 impurity Substances 0.000 claims abstract description 35
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 12
- 238000000206 photolithography Methods 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 claims description 55
- 238000003860 storage Methods 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 239000003795 chemical substances by application Substances 0.000 claims description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 229910052739 hydrogen Inorganic materials 0.000 claims description 2
- 239000001257 hydrogen Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 230000035945 sensitivity Effects 0.000 abstract description 12
- 230000015556 catabolic process Effects 0.000 description 8
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000012546 transfer Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- QVMHUALAQYRRBM-UHFFFAOYSA-N [P].[P] Chemical compound [P].[P] QVMHUALAQYRRBM-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000013518 transcription Methods 0.000 description 2
- 230000035897 transcription Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000831 Steel Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 206010000210 abortion Diseases 0.000 description 1
- 231100000176 abortion Toxicity 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- A—HUMAN NECESSITIES
- A63—SPORTS; GAMES; AMUSEMENTS
- A63G—MERRY-GO-ROUNDS; SWINGS; ROCKING-HORSES; CHUTES; SWITCHBACKS; SIMILAR DEVICES FOR PUBLIC AMUSEMENT
- A63G9/00—Swings
- A63G9/12—Special fastenings of the suspensory point
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
본 발명에 의한 이온화 충돌 반도체 소자를 이용한 반도체 탐침 및 이를 구비한 정보 저장 장치와 그의 제조 방법에 관한 것으로, 이온화 충돌 반도체 소자(I-MOS)를 이용하고 소스 부분에 음의 전압을 인가하여 소스의 밴드 에너지를 용이하게 조절하는 새로운 탐침(probe) 구조를 개발함으로써, 이전의 저항성 탐침에서 나타났던 감도의 한계를 비약적으로 개선할 수 있을 뿐만 아니라 탐침이 감지할 수 있는 전하의 양도 용이하게 조절할 수 있다. 또한, 본 발명을 통하여 충분한 온(ON)/오프(OFF) 전류 비율을 갖는 탐침을 제작할 수 있으며, 이로 인해 소자의 감도 향상에 커다란 기여를 할 수 있다.
이를 위한 본 발명에 의한 이온화 충돌 반도체 소자를 이용한 반도체 탐침의 제조 방법은, (a) 실리콘 기판상에 형성된 제 1 식각 마스크 패턴을 이용하여 이등방성 식각 공정으로 탐침의 한쪽 경사면을 형성하는 단계와; (b) 상기 노출된 기판상에 불순물을 도핑하여 제 1 반도체 전극 영역을 형성한 후 상기 제 1 식각 마스크 패턴을 제거하는 단계와; (c) 상기 실리콘 기판상에 상기 제 1 식각 마스크 패턴과 반대 방향의 제 2 식각 마스크 패턴을 형성하는 단계와; (d) 상기 제 2 식각 마스크 패턴의 측벽에 스페이스 막을 형성하는 단계와; (e) 상기 노출된 실리콘 기판을 이등방성 식각하여 탐침의 반대편 경사면을 형성한 후 상기 스페이스 막을 제거하는 단계와; (f) 상기 노출된 기판상에 불순물을 도핑하여 제 2 반도체 전극 영역을 형성한 후 상기 제 2 식각 마스크 패턴을 제거하는 단계와; (g) 상기 결과물 의 실리콘 기판상에 공지의 방법으로 실리콘 산화막 패턴을 형성하는 단계와; (h) 상기 실리콘 산화막 패턴의 양 측벽에 스페이스 막을 형성하는 단계; 및 (i) 상기 스페이스 막을 사용하여 사진 및 식각 공정으로 상기 실리콘 기판을 일정 깊이로 식각한 후 상기 스페이스 막을 제거하는 단계;를 포함하여 이루어진 것을 특징으로 한다.
이온화 충돌, 반도체 소자, 탐침, 팁, 전극, 피라미드
Description
도 1은 종래 기술에 따른 저항성 탐침의 감도 능력을 나타낸 도면
도 2는 종래의 N 채널 이온화 충돌 반도체 소자의 구조를 나타낸 단면도
도 3 및 도 4는 종래의 이온화 충돌 반도체 소자의 오프(OFF) 상태 및 온(ON) 상태에서의 에너지 밴드 다이어그램도
도 5는 일반적인 이온화 충돌 반도체 소자의 전압 인가 구조를 나타낸 단면도
도 6은 본 발명의 바람직한 실시 예에 의한 이온화 충돌 반도체 소자의 전압 인가 구조를 나타낸 단면도
도 7 및 도 8은 본 발명에 의한 이온화 충돌 반도체 소자의 전달 특성과 출력 특성을 각각 나타낸 모의 실험 결과도
도 9a 내지 도 9j는 본 발명의 바람직한 실시 예에 의한 이온화 충돌 반도체 소자를 이용한 탐침의 제조 방법을 나타낸 공정 단면도
도 10a 내지 도 10g는 너비 방향으로 피라미드 모양의 탐침 끝을 형성하기 위한 공정 단면도
[ 도면의 주요 부호에 대한 설명 ]
10 : 실리콘(Si) 기판 12 : 식각 마스크 층
14 : 식각 마스크 층 15 : 스페이스 막
16 : 제 1 반도체 전극 영역 18 : 제 2 반도체 전극 영역
20 : 반도체 탐침(Probe)의 팁(Tip)
30 : 제 1 식각 마스크 층 32 : 제 2 식각 마스크 층
34 : 감광제 36 : 스페이스 막
40 : HSQ
A : 센싱 영역(Sensing region)
B : 이온화 충돌 영역(Impact ionization region)
본 발명은 이온화 충돌 반도체 소자(Impact-ionization Metal Oxide Semiconductor; I-MOS)를 이용한 반도체 탐침 및 이를 구비한 정보 저장 장치와 그의 제조 방법에 관한 것으로, 특히 이온화 충돌 반도체 소자를 이용하고 소스 부분에 음의 전압을 인가하여 소스의 밴드 에너지를 조절함으로써 탐침의 감도를 향상 시킬 수 있는 이온화 충돌 반도체 소자를 이용한 반도체 탐침 및 이를 구비한 정보 저장 장치와 그의 제조 방법에 관한 것이다.
최근 상보형 금속 산화물 반도체 소자의 경향은 집적도 향상과 성능의 향상을 위해 소자의 축소화가 지속적으로 진행되고 있다. 이러한 소자의 축소화는 오프(OFF) 전류의 증가를 가져오게 된다. 또한 일반적인 증가형, 공핍형 반도체 소자들은 문턱전압 이하 전류 기울기(Sub-threshold Slop)가 이론적인 한계인 열전압(kT/q)보다 낮아지기 어렵다. 이러한 이유로 인하여 주어진 동작전압 하에서 높은 온(ON)/오프(OFF) 전류비를 얻기 어려운 문제점이 있다.
현재 연구 제작하고 있는 탐침(probe)의 경우 채널 부분의 길이가 약 30nm정도로서 짧은 채널 반도체 소자에 해당한다. 본 발명의 배경기술인 저항성 탐침의 경우에도 짧은 채널 효과에 의해서 오프(OFF) 전류가 상당량 존재하는 것을 확인할 수 있었다. 특히 저항성 탐침의 경우 공핍형 반도체 소자를 근간으로 하고 있기에 도 1과 같이 많은 양의 오프(OFF) 전류가 흐르는 것을 알 수 있다.
이러한 높은 오프(OFF) 전류의 존재는 위에서 언급하였듯이 온(ON)/오프(OFF) 전류 비를 낮추어 소자의 감도에 있어 높은 성능을 기대할 수 없도록 한다. 뿐만 아니라 도 1에서 확인할 수 있듯이 문턱 전압 이하 전류 기울기가 높은 값을 보여 온(ON)/오프(OFF)의 경계가 불확실하게 된다. 이러한 문제는 강 유전체 물질에 있는 전하를 감지하는 데 있어 오작동의 원인을 제공할 수 있을 뿐만 아니라 감도 면에서도 열화 시키는 문제를 유발한다.
보다 뛰어난 성능을 가지는 탐침을 개발하기 위해서 이러한 문제는 반드시 해결해야 한다. 하지만 이전의 공핍형 혹은 증가형 반도체 소자를 이용한 탐침은 짧은 채널 효과로 기인한 오프(OFF) 전류 증가 문제를 해결하기 어려울 뿐만 아니라 근원적으로 문턱 전압 이하 전류 기울기를 열 전압보다 낮출 수 없다는 한계를 가지고 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 이온화 충돌 반도체 소자(I-MOS)를 이용하여 새로운 탐침(probe) 구조를 개발함으로써, 이전의 저항성 탐침에서 나타났던 감도의 한계를 비약적으로 개선할 수 있는 이온화 충돌 반도체 소자를 이용한 반도체 탐침 및 이를 구비한 정보 저장 장치와 그의 제조 방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은 온(ON)/오프(OFF) 특성과 센싱(Sensing) 감도를 향상시킬 수 있는 이온화 충돌 반도체 소자를 이용한 반도체 탐침 및 이를 구비한 정보 저장 장치와 그의 제조 방법을 제공하는 데 있다.
또한, 본 발명의 또 다른 목적은 소스(Source) 부분에 음의 전압을 인가하여 소스의 밴드 에너지를 조절함으로써, 센싱의 기준이 되는 전하의 양을 용이하게 조절할 수 있는 이온화 충돌 반도체 소자를 이용한 반도체 탐침 및 이를 구비한 정보 저장 장치와 그의 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 이온화 충돌 반도체 소자를 이용한 반도체 탐침의 제조 방법은, (a) 실리콘 기판상에 형성된 제 1 식각 마스크 패턴을 이용하여 이등방성 식각 공정으로 탐침의 한쪽 경사면을 형성하는 단계와; (b) 상기 노출된 기판상에 불순물을 도핑하여 제 1 반도체 전극 영역을 형성한 후 상기 제 1 식각 마스크 패턴을 제거하는 단계와; (c) 상기 실리콘 기판상에 상기 제 1 식각 마스크 패턴과 반대 방향의 제 2 식각 마스크 패턴을 형성하는 단계와; (d) 상기 제 2 식각 마스크 패턴의 측벽에 스페이스 막을 형성하는 단계와; (e) 상기 노출된 실리콘 기판을 이등방성 식각하여 탐침의 반대편 경사면을 형성한 후 상기 스페이스 막을 제거하는 단계와; (f) 상기 노출된 기판상에 불순물을 도핑하여 제 2 반도체 전극 영역을 형성한 후 상기 제 2 식각 마스크 패턴을 제거하는 단계와; (g) 상기 결과물의 실리콘 기판상에 공지의 방법으로 실리콘 산화막 패턴을 형성하는 단계와; (h) 상기 실리콘 산화막 패턴의 양 측벽에 스페이스 막을 형성하는 단계; 및 (i) 상기 스페이스 막을 사용하여 사진 및 식각 공정으로 상기 실리콘 기판을 일정 깊이로 식각한 후 상기 스페이스 막을 제거하는 단계;를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 제 1 반도체 전극 영역은 상기 탐침의 일측 경사면 전체에 형성되며, 상기 제 2 반도체 전극 영역은 상기 탐침의 타측 경사면에 형성되되 상기 타측 경사면의 상부가 노출되도록 형성되는 것을 특징으로 한다.
그리고, 상기 제 1 반도체 전극 영역은 상기 탐침의 일측 경사면에 형성되되 상기 일측 경사면의 상부가 노출되도록 형성되며, 상기 제 2 반도체 전극 영역은 상기 탐침의 타측 경사면 전체에 형성되는 것을 특징으로 한다.
또한, 상기 제 1 반도체 전극 영역은 소스 단자이고, 상기 제 2 반도체 전극 영역은 드레인 단자인 것을 특징으로 한다.
이때, 상기 이온화 충돌 반도체 소자를 이용한 반도체 탐침의 제조 방법은, 상기 실리콘 기판으로 접지전압을 인가하고, 상기 드레인 및 게이트 단자로 양(+)의 전압을 인가하고, 상기 소스 단자로 음(-)의 전압을 인가하는 것을 특징으로 한다.
또한, 상기 제 1 반도체 전극 영역은 드레인 전극이고, 상기 제 2 반도체 전극 영역은 소스 전극인 것을 특징으로 한다.
이때, 상기 이온화 충돌 반도체 소자를 이용한 반도체 탐침의 제조 방법은 상기 실리콘 기판으로 접지전압을 인가하고, 상기 드레인 및 게이트 단자로 양(+)의 전압을 인가하고, 상기 소스 단자로 음(-)의 전압을 인가하는 것을 특징으로 한다.
또한, 상기 (g) 단계에서의 상기 실리콘 산화막 패턴을 형성하는 방법은, (g1) 상기 실리콘 기판상에 제 1 식각 마스크 층, 제 2 식각 마스크 층, 감광제를 순차적으로 적층하는 단계와; (g2) 상기 감광제를 패터닝한 후 사진 및 식각 공정을 통해 상기 제 2 식각 마스크 층을 식각하는 단계와; (g3) 상기 감광제를 제거한 후 상기 제 2 식각 마스크 층의 측벽에 스페이스 막을 형성하는 단계와; (g4) 상기 제 2 식각 마스크 층을 제거한 후 상기 스페이스 막을 이용하여 상기 제 1 식각 마스크 층을 식각하는 단계; 및 (g5) 상기 스페이스 막을 제거하여 상기 실리콘 산화 막 패턴을 형성하는 단계;를 포함하여 이루어진 것을 특징으로 한다.
또한, 상기 (h) 단계에서의 스페이스 막은 HSQ(hydrogen silsequioxane) 용액을 도포하여 형성하는 것을 특징으로 한다.
한편, 상기 목적을 달성하기 위한 본 발명에 의한 이온화 충돌 반도체 소자를 이용한 반도체 탐침 구조는, 제 1 또는 제 2 불순물이 도핑된 피라이드 모양으로 구성된 실리콘 기판의 몸체부와; 상기 몸체부의 첨두부에 위치한 센싱 영역과; 상기 몸체부의 일측 경사면 전체에 형성되며 제 1 불순물이 고농도로 도핑된 제 1 반도체 전극 영역과; 상기 몸체부의 타측 경사면에 형성되되 상기 센싱 영역과 상기 센싱 영역과 연결된 경사면의 일부가 노출되도록 형성되며 제 2 불순물이 고농도로 도핑된 제 2 반도체 전극 영역; 및 상기 몸체부의 타측 경사면에서 노출된 부분에 위치한 이온화 충돌 영역;을 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 반도체 전극 영역은 소스 단자이고, 상기 제 2 반도체 전극 영역은 드레인 단자인 것을 특징으로 한다.
그리고, 상기 이온화 충돌 반도체 소자를 이용한 반도체 탐침 구조는, 상기 실리콘 기판으로 접지전압을 인가하고, 상기 드레인 및 게이트 단자로 양(+)의 전압을 인가하고, 상기 소스 단자로 음(-)의 전압을 인가하는 것을 특징으로 한다.
또한, 상기 제 1 반도체 전극 영역은 드레인 전극이고, 상기 제 2 반도체 전극 영역은 소스 전극인 것을 특징으로 한다.
이때, 상기 이온화 충돌 반도체 소자를 이용한 반도체 탐침 구조는 상기 실리콘 기판으로 접지전압을 인가하고, 상기 드레인 및 게이트 단자로 양(+)의 전압 을 인가하고, 상기 소스 단자로 음(-)의 전압을 인가하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 의한 이온화 충돌 반도체 소자를 이용한 반도체 탐침을 구비한 정보 저장 장치는, 제 1 또는 제 2 불순물이 도핑된 피라이드 모양으로 구성된 실리콘 기판의 몸체부와, 상기 몸체부의 첨두부에 위치한 센싱 영역과, 상기 몸체부의 일측 경사면 전체에 형성되며 제 1 불순물이 고농도로 도핑된 제 1 반도체 전극 영역과, 상기 몸체부의 타측 경사면에 형성되되 상기 센싱 영역과 상기 센싱 영역과 연결된 경사면의 일부가 노출되도록 형성되며 제 2 불순물이 고농도로 도핑된 제 2 반도체 전극 영역과, 상기 몸체부의 타측 경사면에서 노출된 부분에 위치한 이온화 충돌 영역;을 구비하는 팁(Tip); 및 상기 팁의 하부에 위치하는 캔티레버를 구비하는 반도체 탐침;을 포함하며, 상기 실리콘 기판으로 접지전압을 인가하고, 상기 제 1 및 제 2 반도체 전극 영역 중에서 드레인 및 게이트 단자로 양(+)의 전압을 인가하고, 소스 단자로 음(-)의 전압을 인가하는 것을 특징으로 한다.
따라서, 온(ON)/오프(OFF) 특성과 센싱 감도를 향상시킬 수 있을 뿐만 아니라, 소스 부분에 음의 전압을 인가하여 소스의 밴드 에너지를 조절함으로써 센싱의 기준이 되는 전하의 양을 용이하게 조절할 수 있다.
이하, 첨부도면을 참조하여 본 발명에 의한 이온화 충돌 반도체 소자를 이용한 반도체 탐침 및 이를 구비한 정보 저장 장치와 그의 제조 방법에 대해 상세히 설명하기로 한다.
실시 예
본 발명의 근간이 된 이용된 이온화 충돌 반도체 소자의 기본적인 구조는 도 2와 같다. 도 2는 N 채널 이온화 충돌 반도체 소자의 구조로서 N+로 도핑된 드레인 영역과 P+로 도핑된 소스 영역 그리고 LG의 길이를 가진 채널과 LI의 이온화 충돌 영역으로 구성되어있다.
기본적인 동작 원리는 다음과 같다. 이온화 충돌 반도체 소자의 에너지 밴드 그림은 오프(OFF) 상태에서는 도 3과 같은 모습을, 온(ON) 상태에서는 도 4와 같은 모습을 보인다. 게이트 영역에 양의 전압이 인가되면 그 부분의 밴드는 내려가게 되고 소스 영역에서 공급된 소수 반송자인 전자는 이온화 충돌 영역에 들어서면서 에너지 밴드 차이만큼의 운동에너지를 가지게 된다. 큰 운동 에너지를 가진 전자는 또 다른 전자-홀 쌍을 형성하면서 소태 항복(Avalanche breakdown)이 일어나게 된다. 소태 항복에 의해 생성된 많은 전자들은 드레인 영역으로 흘러들어가게 되고 이로 인해 전류가 흐르게 된다.
소태 항복이 일어나기 위해서는 이온화 충돌 영역인 진성 반도체와 P+로 도핑 된 소스 영역 사이에 충분한 밴드 에너지 차이가 있어야 한다. 오프(OFF) 상태에서는 이러한 에너지 차이가 충분하지 못하여 소태 항복이 일어나지 못하여 전류가 흐르지 않는다. 소태 항복이 일어나기 위해서는 게이트에 아주 높은 양의 전압을 가해야 하는데 이는 소자에 악영향을 끼칠 수 있다.
따라서, 도 5와 같은 전통적인 전압 인가 방식이 아닌 소자에 부담을 적게 주면서도 소태 항복이 일어나기에 충분한 밴드 에너지 차이를 만들 수 있는 새로운 방법이 필요하다.
도 6은 이온화 충돌 반도체 소자에서 소스 부분에 음(-)의 전압을 인가하는 방법을 보여주고 있다. 소스에 음(-)의 전압을 가하게 되면 소스의 밴드 에너지는 위로 올라가게 되고 게이트에 전압을 가하지 않는 상태에서도 소스와 이온화 충돌 영역 사이의 에너지 차이는 커지게 된다. 따라서 소태 항복이 일어나기 위해 게이트에 인가하여야 할 양의 전압은 도 5의 경우에 비하여 줄어들게 되고 높은 전압을 인가함으로써 생길 수 있는 문제를 피할 수 있다. 뿐만 아니라 이를 이용하면 측정의 기준이 되는 전하의 양을 임의로 결정해 줄 수 있다. 소스에 걸어주는 음(-)의 전압을 조정함으로써 온(ON)/오프(OFF)의 기준이 되는 전하의 양을 조절할 수 있어 탐침으로 사용할 경우 이용의 편의성을 기대할 수 있다.
도 7 및 도 8은 모의 실험 결과 얻어진 이온화 충돌 반도체 소자의 전달 특성과 출력 특성을 보여주고 있다. 도 7 및 도 8에서 볼 수 있듯이 이온화 충돌 반도체 소자는 소수 반송 자의 소태 항복현상을 통해 생성된 전자를 전류원으로 이용하기 때문에 이전의 증가형, 공핍형 반도체 소자와는 달리 문턱 전압 이하의 전류 기울기가 열전압(kT/q)라는 한계로부터 자유로울 수 있으며 오프(OFF) 전류가 매우 적은 것을 알 수 있다. 이로 인하여 온(ON)/오프(OFF) 특성이 매우 분명해 지며 충분한 크기의 온(ON)/오프(OFF) 전류 비율을 얻을 수 있다. 이러한 결과로부터 이온화 충돌 반도체 소자를 탐침으로 이용할 경우 매우 뛰어난 감도를 보장해 줄 수 있다는 것을 알 수 있다.
즉, 위에서 언급하였던 이전의 저항성 탐침의 문제점인 큰 오프(OFF) 전류로 인한 소자 감도의 열화와 문턱 전압 이하에서 전류 기울기(Sub-threshold Slop)가 큰 특성은 이온화 충돌 반도체 소자를 탐침으로 이용함으로써 비약적으로 개선할 수 있다는 것을 알 수 있다.
다음으로, 이온화 충돌 반도체 소자를 이용한 탐침 제조 방법에 대해 첨부된 도면을 참조하여 설명하기로 한다.
도 9a 내지 도 9m은 본 발명의 바람직한 실시 예에 의한 이온화 충돌 반도체 소자를 이용한 탐침의 제조 방법을 나타낸 공정 단면도이고, 도 10a 내지 도 10e는 너비 방향으로 피라미드 모양의 탐침 끝을 형성하기 위한 공정 단면도이다.
우선, 도 9a에 도시된 바와 같이, 실리콘(Si) 기판(10)상에 질소화물을 이용하여 식각 마스크를 증착한 후 패터닝(patterning) 하여 식각 마스크 층(12)을 형성한다.
그 다음, 도 9b에 도시된 바와 같이, 상기 식각 마스크 층(12)을 이용하여 건식 또는 습식 공정으로 상기 기판(10)을 이등방성 식각하여 탐침의 한쪽 경사면을 형성한다.
그 다음, 도 9c에 도시된 바와 같이, 제 1 반도체 전극 영역(소스 또는 드레인 영역)을 형성하기 위해 상기 노출된 기판(10a)상에 제 1 불순물로 도핑을 하여 P+영역 또는 N+영역을 형성한다.
이때, 상기 제 1 반도체 전극 영역이 소스 영역이면 상기 제 1 불순물로 붕소(Boron) 등을 사용하여 도핑을 하여 P+영역을 형성하고, 상기 제 1 전극 영역이 드레인 영역이면 상기 제 1 불순물로 비소(Arsenic)나 인(Phosphorus) 등을 사용하 여 도핑을 하여 N+영역을 형성한다.
그 다음, 도 9d에 도시된 바와 같이, 상기 식각 마스크 층(12)을 제거한다.
그 다음, 도 9e에 도시된 바와 같이, 상기 기판(10a)상에 질소화물로 식각 마스크를 적층하고 평탄화 공정을 수행한다.
그 다음, 도 9f에 도시된 바와 같이, 도 9a의 식각 마스크 층(10)과 반대 방향으로 식각 마스크 층이 형성되도록 식각 마스크 층(14a)을 패터닝 한다. 그리고, 탐침의 상부 면에 형성된 상기 식각 마스크 층(14a)의 일 측에 실리콘 산화막으로 측벽(16)을 형성한다.
그 다음, 도 9g에 도시된 바와 같이, 상기 식각 마스크 층(13)과 측벽(16)을 이용하여 건식 또는 습식 식각 공정으로 상기 기판(10)을 이등방성 식각하여 탐침의 다른 쪽 경사면을 형성한다.
그 다음, 도 9h에 도시된 바와 같이, 상기 측벽 영역(16)을 제거한 후 제 2 반도체 전극 영역(소스 또는 드레인 영역)을 형성하기 위해 상기 노출된 기판(10b)상에 제 2 불순물로 도핑을 하여 P+영역 또는 N+영역을 형성한다.
이때, 상기 제 2 반도체 전극 영역이 소스 영역이면 상기 제 2 불순물로 붕소(Boron) 등을 사용하여 도핑을 하여 P+영역을 형성하고, 상기 제 2 전극 영역이 드레인 영역이면 상기 제 2 불순물로 비소(Arsenic)나 인(Phosphorus) 등을 사용하여 도핑을 하여 N+영역을 형성한다.
그 다음, 도 9i에 도시된 바와 같이, 상기 식각 마스크 층(14a)으로 된 질소화물을 제거한다. 여기서, 도면부호 16은 제 1 반도체 전극 영역, 도면부호 18은 제 2 반도체 전극 영역, 도면부호 20은 반도체 탐침을 각각 나타낸다.
한편, 도 9j는 반도체 탐침의 팁 부분만을 간략히 나타낸 단면도이다.
상기 반도체 탐침(20)의 팁(Tip)은 도 9j에 도시된 바와 같이, p형 또는 n형 불순물이 도핑된 피라이드 모양으로 구성된 몸체부(10b)와, 상기 몸체부(10b)의 첨두부에 위치한 센싱 영역(A)과, 상기 몸체부(10b)의 일측 경사면 전체에 형성되며 제 1 불순물이 고농도로 도핑된 제 1 반도체 전극 영역(18)과, 상기 몸체부(10b)의 타측 경사면에 형성되되 상기 센싱 영역(A)과 상기 센싱 영역(A)과 연결된 경사면의 일부가 노출되도록 형성되며 제 2 불순물이 고농도로 도핑된 제 2 반도체 전극 영역(16)과, 상기 몸체부(10b)의 타측 경사면에서 노출된 부분에 위치한 이온화 충돌 영역(Impact ionization region)(B)을 포함하여 구성된다.
여기서, 상기 제 1 불순물은 n형 불순물, 상기 제 2 불순물은 p형 불순물을 가지며, 따라서 상기 제 1 반도체 전극 영역(16)은 n+ 전극 영역이고, 상기 제 2 반도체 전극 영역(18)은 p+ 전극 영역을 갖는다. 반대로, 상기 제 1 불순물은 p형 불순물, 상기 제 2 불순물은 n형 불순물을 가지며, 이에 의해 상기 제 1 반도체 전극 영역(16)은 p+ 전극 영역이고, 상기 제 2 반도체 전극 영역(18)은 n+ 전극 영역을 가질 수도 있다.
도 10a 내지 도 10g는 너비 방향으로 피라미드 모양의 탐침 끝을 형성하기 위한 공정 단면을 나타낸 것이다. 이때, 이등방성 식각이 이미 되어 있는 상태에서 다른 방향으로 또 한번 이를 적용하여 피라미드 모양을 만드는 것에는 어려움이 따르기 때문에 다음과 같은 HSQ 전사의 방법으로 피라미드 형태의 탐침 끝 모양을 형 성하게 된다.
먼저, 도 10a는 도 9j와 같이 형성된 반도체 탐침(20)을 일 측 방향으로 회전한 실리콘 기판(10b)상에 제 1 식각 마스크 층(30)과 제 2 식각 마스크 층(32) 및 감광제(34)를 순차적으로 형성한다.
이때, 제 1 식각 마스크 층(30)은 실리콘 산화막(SiO2)으로 형성하고, 상기 제 2 식각 마스크 층(32)은 실리콘 질화막(TEOS)으로 형성하는 것이 바람직하다. 여기서, 상기 제 1 식각 마스크 층(30)과 상기 제 2 식각 마스크 층(32)은 서로 식각 선택비가 다른 물질로 형성된다.
그 다음, 도 10b에 도시된 바와 같이, 마스크(미도시)를 사용하여 상기 감광제(34)를 노광, 현상 및 식각 공정을 수행하여 패터닝한다.
그 다음, 도 10c에 도시된 바와 같이, 상기 패터닝된 감광제(34a)를 식각 마스크로 하여 사진 및 건식 식각 공정을 통해 상기 제 2 식각 마스크 층(32a)을 식각한다.
그 다음, 도 10d에 도시된 바와 같이, 상기 감광제(34a)를 제거한 후 상기 제 2 식각 마스크 층(32a)의 측벽 영역에 질화물(Nitride)을 적층하여 스페이스 막(36)을 형성한다.
그 다음, 도 10e에 도시된 바와 같이, 상기 제 2 식각 마스크 층(32a)을 제거한 후 상기 스페이스 막(36)을 식각 마스크로 하여 상기 제 1 식각 마스크 층(30)을 식각한다. 이어서, 상기 스페이스 막(36)을 제거하면 상기 실리콘(Si) 기 판(10b)상에 옥사이드(oxide) 라인 형성 공정이 완료된다.
상기 방법을 이용하면, 필름(film) 두께의 치수(dimension)로부터 패턴 라인 폭(patterned line width)을 결정할 수 있으므로, 대략 10nm 라인 패턴을 용이하게 형성할 수 있다.
또한, 상기의 경우는 스페이서(spacer) 막의 두께로부터 SiO2 패턴을 형성한 예로써, 통상 20 내지 30nm에 해당하는 라인 패턴을 용이하게 형성할 수 있다.
그 다음, 도 10f에 도시된 바와 같이, 상기 제 1 식각 마스크 층(30a)이 충분히 매립되도록 HSQ 용액을 퇴적한다. 이어서, 상기 제 1 식각 마스크 층(30a)의 양측에 스페이스 막(또는 HSQ)(40)이 형성되도록 하고 나머지 부분은 마스크(미도시)를 이용하여 제거한다.
그 다음, 도 10g에 도시된 바와 같이, HSQ 전사 방법으로 상기 실리콘(Si) 기판(10b)을 식각하면 식각비가 좋지 못한 HSQ(40)가 상기 실리콘(Si) 기판(10b)과 같이 깎이면서 도 10g와 같이 경사를 가진 형태를 취하게 된다.
여기서, HSQ전사의 방법을 사용하는 이유는 이등방성 식각이 이미 되어 있는 상태에서 다른 방향으로 또 한번 이를 적용하여 피라미드 모양을 만드는 것에는 어려움이 따르기 때문에 HSQ전사의 방법으로 피라미드 형태의 탐침 끝 모양을 형성하게 된다.
아울러 본 발명의 바람직한 실시 예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
전술한 바와 같이, 본 발명에 의한 이온화 충돌 반도체 소자를 이용한 반도체 탐침 및 이를 구비한 정보 저장 장치와 그의 제조 방법에 의하면, 이온화 충돌 반도체 소자(I-MOS)를 이용하고 소스 부분에 음의 전압을 인가하여 소스의 밴드 에너지를 용이하게 조절하는 새로운 탐침(probe) 구조를 개발함으로써, 이전의 저항성 탐침에서 나타났던 감도의 한계를 비약적으로 개선할 수 있을 뿐만 아니라 탐침이 감지할 수 있는 전하의 양도 용이하게 조절할 수 있는 매우 뛰어난 효과가 있다.
또한, 본 발명을 통하여 충분한 온(ON)/오프(OFF) 전류 비율을 갖는 탐침을 제작할 수 있으며, 이로 인해 소자의 감도 향상에 커다란 기여를 할 수 있는 효과가 있다.
Claims (15)
- 이온화 충돌 반도체 소자를 이용한 반도체 탐침의 제조 방법에 있어서,(a) 실리콘 기판상에 형성된 제 1 식각 마스크 패턴을 이용하여 이등방성 식각 공정으로 탐침의 한쪽 경사면을 형성하는 단계와;(b) 상기 노출된 기판상에 불순물을 도핑하여 제 1 반도체 전극 영역을 형성한 후 상기 제 1 식각 마스크 패턴을 제거하는 단계와;(c) 상기 실리콘 기판상에 상기 제 1 식각 마스크 패턴과 반대 방향의 제 2 식각 마스크 패턴을 형성하는 단계와;(d) 상기 제 2 식각 마스크 패턴의 측벽에 스페이스 막을 형성하는 단계와;(e) 상기 노출된 실리콘 기판을 이등방성 식각하여 탐침의 반대편 경사면을 형성한 후 상기 스페이스 막을 제거하는 단계와;(f) 상기 노출된 기판상에 불순물을 도핑하여 제 2 반도체 전극 영역을 형성한 후 상기 제 2 식각 마스크 패턴을 제거하는 단계와;(g) 상기 결과물의 실리콘 기판상에 공지의 방법으로 실리콘 산화막 패턴을 형성하는 단계와;(h) 상기 실리콘 산화막 패턴의 양 측벽에 스페이스 막을 형성하는 단계; 및(i) 상기 스페이스 막을 사용하여 사진 및 식각 공정으로 상기 실리콘 기판을 일정 깊이로 식각한 후 상기 스페이스 막을 제거하는 단계;를 포함하여 이루어진 것을 특징으로 하는 이온화 충돌 반도체 소자를 이용한 반도체 탐침의 제조 방 법.
- 제 1 항에 있어서,상기 제 1 반도체 전극 영역은 상기 탐침의 일측 경사면 전체에 형성되며,상기 제 2 반도체 전극 영역은 상기 탐침의 타측 경사면에 형성되되 상기 타측 경사면의 상부가 노출되도록 형성되는 것을 특징으로 하는 이온화 충돌 반도체 소자를 이용한 반도체 탐침의 제조 방법.
- 제 1 항에 있어서,상기 제 1 반도체 전극 영역은 상기 탐침의 일측 경사면에 형성되되 상기 일측 경사면의 상부가 노출되도록 형성되며,상기 제 2 반도체 전극 영역은 상기 탐침의 타측 경사면 전체에 형성되는 것을 특징으로 하는 이온화 충돌 반도체 소자를 이용한 반도체 탐침의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 1 반도체 전극 영역은 소스 단자이고,상기 제 2 반도체 전극 영역은 드레인 단자인 것을 특징으로 하는 이온화 충돌 반도체 소자를 이용한 반도체 탐침의 제조 방법.
- 제 4 항에 있어서,상기 이온화 충돌 반도체 소자를 이용한 반도체 탐침의 제조 방법은:상기 실리콘 기판으로 접지전압을 인가하고,상기 드레인 및 게이트 단자로 양(+)의 전압을 인가하고,상기 소스 단자로 음(-)의 전압을 인가하는 것을 특징으로 하는 이온화 충돌 반도체 소자를 이용한 반도체 탐침의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 1 반도체 전극 영역은 드레인 전극이고,상기 제 2 반도체 전극 영역은 소스 전극인 것을 특징으로 하는 이온화 충돌 반도체 소자를 이용한 반도체 탐침의 제조 방법.
- 제 6 항에 있어서,상기 이온화 충돌 반도체 소자를 이용한 반도체 탐침의 제조 방법은:상기 실리콘 기판으로 접지전압을 인가하고,상기 드레인 및 게이트 단자로 양(+)의 전압을 인가하고,상기 소스 단자로 음(-)의 전압을 인가하는 것을 특징으로 하는 이온화 충돌 반도체 소자를 이용한 반도체 탐침의 제조 방법.
- 제 1 항에 있어서,상기 (g) 단계에서의 상기 실리콘 산화막 패턴을 형성하는 방법은:(g1) 상기 실리콘 기판상에 제 1 식각 마스크 층, 제 2 식각 마스크 층, 감광제를 순차적으로 적층하는 단계와;(g2) 상기 감광제를 패터닝한 후 사진 및 식각 공정을 통해 상기 제 2 식각 마스크 층을 식각하는 단계와;(g3) 상기 감광제를 제거한 후 상기 제 2 식각 마스크 층의 측벽에 스페이스 막을 형성하는 단계와;(g4) 상기 제 2 식각 마스크 층을 제거한 후 상기 스페이스 막을 이용하여 상기 제 1 식각 마스크 층을 식각하는 단계; 및(g5) 상기 스페이스 막을 제거하여 상기 실리콘 산화막 패턴을 형성하는 단계;를 포함하여 이루어진 것을 특징으로 하는 이온화 충돌 반도체 소자를 이용한 반도체 탐침의 제조 방법.
- 제 1 항에 있어서, 상기 (h) 단계에서의 스페이스 막은:HSQ(hydrogen silsequioxane) 용액을 도포하여 형성하는 것을 특징으로 하는 이온화 충돌 반도체 소자를 이용한 반도체 탐침의 제조 방법.
- 이온화 충돌 반도체 소자를 이용한 반도체 탐침 구조에 있어서,제 1 또는 제 2 불순물이 도핑된 피라이드 모양으로 구성된 실리콘 기판의 몸체부와;상기 몸체부의 첨두부에 위치한 센싱 영역과;상기 몸체부의 일측 경사면 전체에 형성되며 제 1 불순물이 고농도로 도핑된 제 1 반도체 전극 영역과;상기 몸체부의 타측 경사면에 형성되되 상기 센싱 영역과 상기 센싱 영역과 연결된 경사면의 일부가 노출되도록 형성되며 제 2 불순물이 고농도로 도핑된 제 2 반도체 전극 영역; 및상기 몸체부의 타측 경사면에서 노출된 부분에 위치한 이온화 충돌 영역;을 포함하는 것을 특징으로 하는 이온화 충돌 반도체 소자를 이용한 반도체 탐침 구조.
- 제 10 항에 있어서,상기 제 1 반도체 전극 영역은 소스 단자이고,상기 제 2 반도체 전극 영역은 드레인 단자인 것을 특징으로 하는 이온화 충돌 반도체 소자를 이용한 반도체 탐침 구조.
- 제 11 항에 있어서,상기 이온화 충돌 반도체 소자를 이용한 반도체 탐침 구조는:상기 실리콘 기판으로 접지전압을 인가하고,상기 드레인 및 게이트 단자로 양(+)의 전압을 인가하고,상기 소스 단자로 음(-)의 전압을 인가하는 것을 특징으로 하는 이온화 충돌 반도체 소자를 이용한 반도체 탐침 구조.
- 제 10 항에 있어서,상기 제 1 반도체 전극 영역은 드레인 전극이고,상기 제 2 반도체 전극 영역은 소스 전극인 것을 특징으로 하는 이온화 충돌 반도체 소자를 이용한 반도체 탐침 구조.
- 제 13 항에 있어서,상기 이온화 충돌 반도체 소자를 이용한 반도체 탐침 구조는:상기 실리콘 기판으로 접지전압을 인가하고,상기 드레인 및 게이트 단자로 양(+)의 전압을 인가하고,상기 소스 단자로 음(-)의 전압을 인가하는 것을 특징으로 하는 이온화 충돌 반도체 소자를 이용한 반도체 탐침 구조.
- 이온화 충돌 반도체 소자를 이용한 반도체 탐침을 구비한 정보 저장 장치에 있어서,제 1 또는 제 2 불순물이 도핑된 피라이드 모양으로 구성된 실리콘 기판의 몸체부와, 상기 몸체부의 첨두부에 위치한 센싱 영역과, 상기 몸체부의 일측 경사면 전체에 형성되며 제 1 불순물이 고농도로 도핑된 제 1 반도체 전극 영역과, 상기 몸체부의 타측 경사면에 형성되되 상기 센싱 영역과 상기 센싱 영역과 연결된 경사면의 일부가 노출되도록 형성되며 제 2 불순물이 고농도로 도핑된 제 2 반도체 전극 영역과, 상기 몸체부의 타측 경사면에서 노출된 부분에 위치한 이온화 충돌 영역;을 구비하는 팁(Tip); 및상기 팁의 하부에 위치하는 캔티레버를 구비하는 반도체 탐침;을 포함하며,상기 실리콘 기판으로 접지전압을 인가하고, 상기 제 1 및 제 2 반도체 전극 영역 중에서 드레인 및 게이트 단자로 양(+)의 전압을 인가하고, 소스 단자로 음(-)의 전압을 인가하는 것을 특징으로 하는 이온화 충돌 반도체 소자를 이용한 반도체 탐침을 구비한 정보 저장 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070004973A KR100804738B1 (ko) | 2007-01-16 | 2007-01-16 | 이온화 충돌 반도체 소자를 이용한 반도체 탐침 및 이를구비한 정보 저장 장치와 그의 제조 방법 |
| US11/957,575 US7915109B2 (en) | 2007-01-16 | 2007-12-17 | Semiconductor probe structure using impact-ionization metal oxide semiconductor device, information storing device therewith and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070004973A KR100804738B1 (ko) | 2007-01-16 | 2007-01-16 | 이온화 충돌 반도체 소자를 이용한 반도체 탐침 및 이를구비한 정보 저장 장치와 그의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100804738B1 true KR100804738B1 (ko) | 2008-02-19 |
Family
ID=39382448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070004973A KR100804738B1 (ko) | 2007-01-16 | 2007-01-16 | 이온화 충돌 반도체 소자를 이용한 반도체 탐침 및 이를구비한 정보 저장 장치와 그의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7915109B2 (ko) |
| KR (1) | KR100804738B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013065094A1 (ja) * | 2011-10-30 | 2013-05-10 | 株式会社日本マイクロニクス | 半導体プローブによる量子電池の試験装置及び試験方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070005605A (ko) * | 2004-03-05 | 2007-01-10 | 가부시끼가이샤 오크테크 | 프로브 및 프로브의 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002005061A2 (en) * | 2000-07-06 | 2002-01-17 | David Paul Felsher | Information record infrastructure, system and method |
| US20040107170A1 (en) * | 2002-08-08 | 2004-06-03 | Fujitsu Limited | Apparatuses for purchasing of goods and services |
| FR2912838B1 (fr) * | 2007-02-15 | 2009-06-05 | Commissariat Energie Atomique | Procede de realisation de grille de transistor |
| KR100842923B1 (ko) * | 2007-03-07 | 2008-07-03 | 삼성전자주식회사 | 측벽 영역과 이등방성 습식 식각을 이용한 증가형 반도체탐침의 제조 방법 및 이를 이용한 정보저장장치 |
| US7812370B2 (en) * | 2007-07-25 | 2010-10-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tunnel field-effect transistor with narrow band-gap channel and strong gate coupling |
-
2007
- 2007-01-16 KR KR1020070004973A patent/KR100804738B1/ko not_active IP Right Cessation
- 2007-12-17 US US11/957,575 patent/US7915109B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070005605A (ko) * | 2004-03-05 | 2007-01-10 | 가부시끼가이샤 오크테크 | 프로브 및 프로브의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080169465A1 (en) | 2008-07-17 |
| US7915109B2 (en) | 2011-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100578818B1 (ko) | 핀 전계 효과 트랜지스터 및 이의 형성 방법 | |
| JP5391423B2 (ja) | 解像度以下のケイ素フィーチャおよびそれを形成するための方法 | |
| CN100505182C (zh) | 磨平栅极材料以改善半导体装置中的栅极特征尺寸的方法 | |
| US20180047849A1 (en) | Semi-floating gate fet | |
| US20090291541A1 (en) | Methods of manufacturing semiconductor devices with local recess channel transistors | |
| CN104779292B (zh) | 隧穿场效应晶体管及其制作方法 | |
| US11049973B2 (en) | Semiconductor device and fabrication method thereof | |
| US7285819B2 (en) | Nonvolatile storage array with continuous control gate employing hot carrier injection programming | |
| US7314798B2 (en) | Method of fabricating a nonvolatile storage array with continuous control gate employing hot carrier injection programming | |
| US20070111442A1 (en) | Method of making a multi-bit nanocrystal memory | |
| US20120261744A1 (en) | Microelectronic device structure and manufacturing method thereof | |
| US7238573B2 (en) | Method for fabricating a trench transistor of semiconductor device | |
| US20120306005A1 (en) | Trough channel transistor and methods for making the same | |
| US20180182778A1 (en) | Structure and method for fully depleted silicon on insulator structure for threshold voltage modification | |
| KR100804738B1 (ko) | 이온화 충돌 반도체 소자를 이용한 반도체 탐침 및 이를구비한 정보 저장 장치와 그의 제조 방법 | |
| CN109979943B (zh) | 半导体元件及其制造方法 | |
| Kim et al. | Fabrication of single-electron tunneling transistors with an electrically formed Coulomb island in a silicon-on-insulator nanowire | |
| JP2005516381A (ja) | 半導体基板内に狭いトレンチを形成する方法 | |
| CN111883536B (zh) | 嵌入式镜像位sonos存储器的工艺方法 | |
| CN111883537B (zh) | 嵌入式镜像位sonos存储器的工艺方法 | |
| US20070238251A1 (en) | Method of forming sub-100nm narrow trenches in semiconductor substrates | |
| KR100842923B1 (ko) | 측벽 영역과 이등방성 습식 식각을 이용한 증가형 반도체탐침의 제조 방법 및 이를 이용한 정보저장장치 | |
| CN112420831A (zh) | 半导体结构及其形成方法 | |
| KR100827441B1 (ko) | 비휘발성 메모리 소자 및 이의 제조 방법 | |
| CN113782540B (zh) | Sonos存储器的工艺方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130128 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140128 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20150130 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20160119 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |