KR100804631B1 - 공통 전압 생성방법, 공통전압 생성회로 및 액정 디스플레이 장치 - Google Patents

공통 전압 생성방법, 공통전압 생성회로 및 액정 디스플레이 장치 Download PDF

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Abstract

칩 사이즈를 줄이고 출력 오프셋을 개선시킬 수 있는 공통 전압 생성 회로 및 방법 이를 포함하는 액정 디스플레이 장치가 개시된다. 공통 전압 생성 회로는 디지털 로직 연산기, 입력 기준 전압 생성기, 버퍼단을 포함한다. 디지털 로직 연산기는 목표 전압값에 해당하는 입력 기준 전압값을 미리 결정한다.

Description

공통 전압 생성방법, 공통전압 생성회로 및 액정 디스플레이 장치{VCOM Generator and Method and Liquid Crystal Display}
도 1은 종래의 디스플레이 시스템을 나타내는 개략도이다.
도 2는 도 1의 전원 발생기에 포함되는 종래의 공통 전압 생성회로를 개략적으로 나타낸다.
도 3은 본 발명의 실시예에 따른 공통 전압 발생회로를 나타내는 개략도이다.
도 4는 제1 컨트롤 레지스터의 비트 값에 따른 제1 목표 전압 값의 예이다.
도 5는 진폭 컨트롤 레지스터의 비트 값에 따른 목표 진폭 값의 예이다.
도 6은 제2 컨트롤 레지스터의 비트 값에 따른 제2 목표 전압 값의 예이다.
<도면의 주요 부분에 대한 부호 설명>
310 : 디지털 로직 연산기 320 : 입력 기준 전압 생성기
330 : 버퍼단
본 발명은 LCD(Liquid crystal display)와 같은 플랫 패널 디스플레이의 공통 전극(VCOM)을 구동 하는 회로 및 방법에 관한 것으로, 보다 상세하게는 크기와 오프셋 전압을 줄일 수 있는 VCOM 드라이버 및 방법에 관한 것이다.
LCD, 플라즈마 디스플레이 패널(PDP), 전자 발광(electroluminescence) 디스플레이 패널 등과 같은 여러 가지 타입의 플랫 패널 디스플레이가 전통적인 CRT(Cathode ray tube)를 대체하기 위해 개발되었다. 이러한 플랫 패널 디스플레이들은 소형, 경량, 저전력 소모를 요구하는 장치들과 응용들에 적절하다. 예컨대, LCD는 저전압 전원에 의해 구동될 수 있고 전력소모가 적기 때문에 LSI(Large scale integration) 드라이버들에 사용하여 동작될 수 있다. 따라서 LCD는 랩탑(laptop) 컴퓨터, 셀룰러 폰(celluar phone), 포켓(pocket) 컴퓨터, 자동차 및 컬러 텔러비젼 등에 널리 채용되어 왔다. 즉 LCD의 경량, 소형, 저전력 소모와 같은 특징들이 LCD가 휴대용 장치들과 사용될 수 있도록 한다.
도 1은 종래의 디스플레이 시스템을 나타내는 개략도이다. 도1을 참조하면, 디스플레이 시스템(100)은 LCD와 같은 디스플레이 패널(110) 및 디스플레이 패널(110)을 구동하고 제어하는 복수개의 구성요소들을 포함한다. 복수개의 구성 요소들에는 소스 구동(source driving) IC(120), 게이트 구동(gate driving) IC(130), GRAM(graphic random access memory)을 갖는 제어기(140) 및 전원 발생기(150)를 구비한다. 제어기(140)는 전원 발생기(150), 소스 구동 IC(120) 및 게이트 구동 IC(130)를 제어하기 위해 제어신호들을 발생한다.
디스플레이 패널(110)은 소스 구동 IC(120)에 연결되는 복수개의 데이터 라 인들(D1 ~ Dn) 및 게이트 구동 IC(130)에 연결되는 복수개의 게이트 라인들(G1 ~ Gn)을 구비한다. 디스플레이 패널(110)은 행(row)과 열(column)의 매트릭스(matrix)로 배열되는 복수개의 화소들(pixels)/부화소들(subpixels)을 구비한다. 어느 하나의 행에 배열되는 화소들/부화소들은 어느 하나의 게이트 라인에 공통 연결되고 어느 하나의 열에 배열되는 화소들/부화소들은 어느 하나의 데이터 라인에 공통 연결된다. 설계에 따라, 하나의 화소/부화소가 게이트 라인과 데이터 라인의 각 교차점에 구성된다.
디스플레이 패널(110)이 TFT-LCD라면, 디스플레이 패널(110)은 매트릭스 형태로 배열된 복수개의 화소/부화소를 포함하는 TFT(Thin-film transistor) 보드(board)를 구비한다. 도 1에 도시된 바와 같이, 각각의 화소/부화소 단위(unit)는 TFT, TFT의 드레인 전극과 공통전극(VCOM) 사이에 연결되는 액정 커패시터(CL) 및 액정 커패시터(CL)와 병렬로 연결되는 스토리지 커패시터(Cst)를 포함한다. 스토리지 커패시터(Cst)는 디스프레이 상의 이미지가 비선택(non-selected) 구간 동안에 유지되도록 전하를 저장한다. 액정 커패시터(CL)는 플레이트의 공통전극(VCOM), TFT의 화소 전극 및 이 전극들 사이의 액정 재료에 의해 형성된다. TFT의 소스 전극은 데이터 라인에 연결되고, TFT의 게이트 전극은 게이트 라인에 연결된다. TFT는 게이트 라인 상의 게이트 드라이버 신호(VGH)가 TFT의 게이트에 인가될 때 데이터 라인 상의 소스 전압을 화소 전극으로 인가하는 스위치 역할을 한다.
전원 발생기(150)는 복수개의 기준 전압들, 즉 소스 구동 IC(120)에 인가되는 AVDD(소스 드라이버 전원)와 GVDD(gamma 기준전압), 패널(110)의 공통 전압 전 극(VCOM)에 인가되는 VCOMH(하이(high) 공통 전극 전압)와 VCOML(로우(low) 공통 전극 전압) 그리고 선택된 게이트 라인들을 구동하기 위해 게이트 구동 IC(130)에 인가되는 VGON(게이트 드라이버 턴온 전압)와 VGOFF(게이트 드라이버 턴오프 전압)을 발생한다.
제어기(140)는 이미지 공급원으로부터 출력되는 복수개의 구동 데이터 신호들과 구동 제어 신호들을 수신한다. 구동 데이터 신호들은 디스플레이 패널(110) 상에 이미지를 형성하는 R, G, B 데이터를 포함한다. 구동 제어 신호들은 수직동기 신호들(Vsync), 수평동기 신호들(Hsync), 데이터 인에이블 신호(DE) 및 클럭 신호(CK)를 포함한다. 제어기(140)는 R, G, B 데이터에 대응하는 복수개의 디스플레이 데이터 신호들(DDATA) 및 소스 제어신호들을 소스 구동 IC(120)로 출력한다. 제어기(140)는 게이트 구동 IC(130)를 제어하기 위해서 게이트 제어신호들을 출력한다. 제어기(140)는 데이터와 제어신호들이 소스 구동 IC(120)와 게이트 구동 IC9(130)로부터 출력되는 타이밍을 제어한다. 예컨대, 소정의 동작모드에서, 제어기(140)는 게이트 구동 IC(130)가 연속적인 방식으로 게이트 드라이버 출력신호(VGON)를 각 게이트 라인(G1 ~ Gm)으로 전달하고 데이터 전압이 순서대로 활성화되는 행에 배열된 각 화소/부화소에 선택적으로 인가되도록, 소스 및 게이트 제어신호들을 발생한다. 소정의 다른 동작 모드에서는, 첫 번째 열에 배열된 화소들/부화소들을 순차적으로 스캐닝(scanning)하고 이후 다음 열에 배열된 화소들/부화소들을 스캐닝함으로써 화소들/부화소들이 차지(charge)될 수 있다.
게이트 구동 IC(130)는 각각 대응되는 게이트 라인(G1 ~ Gm)을 구동하는 복 수개의 게이트 드라이버를 포함한다. 소스 구동 IC(120)는 대응되는 데이터 라인들(D1 ~ Dn)을 구동하는 복수개의 소스 드라이버 회로들(120-1 내지 120-m)을 포함한다.
도 2는 도 1의 전원 발생기에 포함되는 종래의 공통 전압 생성회로를 개략적으로 나타낸다.
도 2를 참조하면, 종래의 공통 전압 생성회로(200)는 입력 기준 전압 생성기(210), 제1 오피 앰프(Operational Amplifier, 222), 제2 오피 앰프(224), 제3 오피 앰프(226) 및 제4 오피 앰프(228)를 포함한다.
입력 기준 전압 생성기(210)는 공통 전압의 최대 전압의 목표 값이 설정되어 있는 제1 레지스터(VCMH[n:1])의 값과 공통 전압의 진폭의 목표 값이 설정되어 있는 제2 레지스터(VCMA[m:1])의 값을 입력 받아 최대 입력 기준 전압(VCMH_R)과 진폭입력 기준 전압(VCMA_R)을 출력한다.
오피 앰프들(222, 224, 226, 228)의 입력 오프셋(offset)이 0이라면, 노드 N1에서의 전압은 (a+1)VCMH_R이 된다. 제2 오피 앰프는 이득이 1이므로 노드 N2의 전압은 노드 N1에서와 같이 (a+1)VCMH_R이 된다. 제3 오피앰프는 이득이 1이므로 노드 N4에서의 전압은 VCMA_R이 된다. 노드 N3에서의 전압은 (a+1)/(b+1)*VCMH_R 이 되고 노드 N5의 전압도 (a+1)/(b+1)*VCMH_R이 된다. 그러므로 노드 N6의 전압은 (a+1)VCMH_R-b*VCMA_R이 된다. 즉 정리하면 노드 N2의 전압인 VCOMH는 (a+1)VCMH_R이 되고 노드 N6의 전압인 VCOML은 (a+1)VCMH_R-b*VCMA_R이 된다. VCOMl을 다시 표현하면 VCOML-b*VCMA_R이 된다.
하지만, 실제 오피 앰프에는 미스매치(mismatch) 등을 이유로 필연적으로 입력 오프셋(offset)이 존재한다. 각 오피 앰프들(222, 224, 226, 228)의 입력 오프셋을 각각 Voff1, Voff2, Voff3, Voff4라 하고 VCOMH와 VCOML을 구하면 다음과 같이 된다.
[수학식 1]
VCOMH = (a+1)VCMH_R - ((a+1)Voff1 + Voff2)
[수학식 2]
VCOML = VCOMH-b(VCMA_R)-((a+1)Voff1+Voff2+bVoff3+(b+1)Voff4)
VCOML 출력 전압에 VCOMH 출력 전압에서 발생한 오프셋 전압인 (a+1)Voff1 + Voff2가 누적되어 나타난다. 이는 VCOML 전압을 연산하기 위해 VCOMH 전압을 전압 분배하기 위한 저항(여기서는 도2의 bR2와 R2)이 필요하며, 여기서 발생하는 전류를 줄이기 위해서는 저항들(bR2와 R2)이 큰 값의 저항값을 가져야 한다. 이를 위해서는 저항들(bR2와 R2)의 크기가 커져야 하므로 칩 전체로 볼 때는 블록 사이즈(block size)의 문제가 대두한다. 또한 VCOMH 출력 전압을 VCOML 연산 앰프(여기서는 228)에 입력할 경우, VCOM 구동시 발생하는 피크 노이드(peak noise)에 의해 VCOML 출력에 노이즈(noise) 및 과전류가 발생할 가능성이 있으므로, 출력단 버퍼(여기서는 제2 오피 앰프)가 필요한 문제가 있다. 정리하면, 종래의 공통 전압 발생회로는 VCOMH 출력 전압으로 VCOML 출력 전압을 연산하기 때문에 사이즈 문제 및 VCOML 출력 전압에 VCOMH 출력 전압에서 발생한 오프셋 전압이 누적되어 나타나는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 사이즈도 작고 오프셋 전압도 줄일 수 있는 공통 전압 생성회로를 제공하는 데 있다.
본 발명의 제2 목적은 사이즈고 작고 오프셋 전압도 줄일 수 있는 공통 전압 생성방법을 제공하는데 있다.
본 발명의 제3 목적은 사이즈도 작고 오프셋 전압도 줄일 수 있는 공통 전압 생성회로를 구비한 액정 디스플레이 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 공통 전압 생성 방법은 공통 전압의 제1 목표 전압과 상기 공통 전압의 진폭에 해당하는 제1 및 진폭 컨트롤 레지스터를 각각 설정하는 단계, 상기 설정된 제1 목표 전압과 상기 진폭에 기초하여 상기 공통 전압의 제2 목표 전압에 해당하는 제2 컨트롤 레지스터의 설정 값을 연산하는 단계, 상기 설정된 제1 및 제2 컨트롤 레지스터의 설정 값을 기초로 각각 제1 및 제2 입력 기준 전압을 생성하는 단계 및 상기 제1 및 상기 제2 입력 기준 전압을 입력 받아 각각 제1 공통 전압과 제2 공통 전압을 출력하는 단계를 포함한다.
상기 제2 컨트롤 레지스터의 설정 값을 연산하는 단계는 디지털 로직 연산기를 통하여 이루어진다. 상기 디지털 로직 연산기에서는 상기 진폭 컨트롤 레지스터의 설정값과 상기 제1 컨트롤 레지스터의 설정값의 논리역(not)된 결과를 논리합(OR) 연산한다.
실시예에서, 상기 제1 컨트롤 레지스터는 n(n은 양의 정수) 비트이고, 상기 제2 컨트롤 레지스터는 m(m은 양의 정수) 비트이고, 상기 진폭 컨트롤 레지스터는 l(l은 양의 정수) 비트일 수 있다.
실시예에서, 상기 제1 목표 전압 값은 상기 제1 컨트롤 레지스터의 비트 값에 따라 Va, Va+Vs, Va+2Vs,..., Va+(2n-1)Vs일 수 있다.
실시예에서, 상기 목표 진폭 값은 상기 진폭 컨트롤 레지스터의 비트 값에 따라 Vb, Vb+Vs, Vb+2Vs,..., Vb+(2m-1)Vs일 수 있다.
실시예에서, 상기 제2 목표 전압 값은 상기 제2 컨트롤 레지스터의 비트 값에 따라 Va+(2n-1)Vs-Vb, Va+(2n-2)Vs-Vb,..., Va+(2m-1)Vs-Vb일 수 있다.
실시예에서, 상기 제1 공통 전압은 이득이 1+a(a는 양의 실수)인 오피 앰프(Operational Amplifier)를 통하여 출력될 수 있고, 상기 제1 공통 전압은 고(high) 공통 전압일 수 있다.
실시예에서, 상기 제2 공통 전압은 캐스케이드 연결된 이득이 1인 오피 앰프와 이득이 -b(b는 양의 실수) 인 오피 앰프를 통하여 출력될 수 있고, 상기 제2 공통 전압은 저(low) 공통 전압일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 공통 전압 생성회로는 공통전압의 목표 진폭이 설정된 진폭 컨트롤 레지스터 값을 입력받아 상기 공통 전압의 제2 목표 전압이 설정된 제2 컨트롤 레지스터 값을 출력하는 디지털 로직 연산기, 상기 공통 전압의 제1 목표 전압이 설정된 제1 컨트롤 레지스터 값과 상기 제2 컨트롤 레지스터 값을 입력 받아 제1 입력 기준 전압과 제2 입력 기준 전압을 생성하는 입력 기준 전압 생성기 및 상기 제1 입력 기준 전압과 상기 제2 입력 기준 전압을 입력 받아 각각 제1 공통전압과 제2 공통전압을 출력하는 버퍼단을 포함한다.
실시예에서, 상기 버퍼단은 상기 제1 입력 기준 전압을 입력 받아 상기 제1 공통 전압을 출력하는 하이(high) 버퍼 및 상기 제2 입력 기준 전압을 입력 받아 상기 제2 공통 전압을 출력하는 로우(low) 버퍼를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 액정 디스플레이 장치는 복수개의 게이트 라인들과 복수개의 데이터 라인들을 구비하는 액정 디스플레이 패널, 상기 액정 디스플레이 패널의 게이트 라인들을 구동하기 위한 게이트 드라이버, 상기 액정 디스플레이 패널의 데이터 라인들을 구동하기 위한 소스 드라이버 및 상기 액정 디스플레이 패널의 공통전극에 인가되는 공통전압을 구동하는 공통전압 드라이버 회로를 포함한다.
상기 공통 전압 드라이버 회로는 상기 공통전압의 목표 진폭이 설정된 진폭 컨트롤 레지스터 값을 입력받아 상기 공통 전압의 제2 목표 전압이 설정된 제2 컨트롤 레지스터 값을 출력하는 디지털 로직 연산기, 상기 공통 전압의 제1 목표 전압이 설정된 제1 컨트롤 레지스터 값과 상기 제2 컨트롤 레지스터 값을 입력 받아 제1 입력 기준 전압과 제2 입력 기준 전압을 생성하는 입력 기준 전압 생성기 및 상기 제1 입력 기준 전압과 상기 제2 입력 기준 전압을 입력 받아 각각 제1 공통전압과 제2 공통전압을 출력하는 버퍼단을 포함하는 공통 전압 생성기와 상기 제1 공 통 전압과 상기 제2 공통 전압을 상기 공통 전극에 인가하는 공통 전압 드라이버를 포함한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 3은 본 발명의 실시예에 따른 공통 전압 생성회로를 나타내는 개략도이다. 도 3의 공통 전압 생성회로는 도 1의 시스템에 적용될 수 있다.
도 4는 제1 컨트롤 레지스터의 비트 값에 따른 제1 목표 전압 값의 예이다.
도 5는 진폭 컨트롤 레지스터의 비트 값에 따른 목표 진폭 값의 예이다.
도 6은 제2 컨트롤 레지스터의 비트 값에 따른 제2 목표 전압 값의 예이다.
도 3을 참조하면, 본 발명의 실시예에 따른 공통 전압 생성회로는 디지털 로직 연산기(310), 입력 기준 전압 생성기(320), 버퍼단(330)을 포함한다.
디지털 로직 연산기(310)는 공통 전압(VCOM)의 목표 진폭이 설정된 제3 컨트롤 레지스터(VCMA[m:1])의 값을 입력받아 공통 전압(VCOM)의 제2 목표 전압이 설정 된 제2 컨트롤 레지스터(VCML[l:1]) 값을 출력한다. 로직 연산기(310)에서는 제1 컨트롤 레지스터(VCMH[n:1])의 논리역(not)된 결과와 진폭 컨트롤 레지스터(VCMA[m:1])의 값을 논리 합(OR) 연산한다. 도 4에서 도 6에 나타나 있듯이, 예를 들어, 제1 목표 전압 값이 제1 컨트롤 레지스터의 비트 값에 따라 Va, Va+Vs, Va+2Vs,..., Va+(2n-1)Vs이고 목표 진폭 값은 진폭 컨트롤 레지스터의 비트 값에 따라 Vb, Vb+Vs, Vb+2Vs,..., Vb+(2m-1)Vs일 때, 디지털 로직 연산기에서 출력되는 제2 목표 전압 값은 제2 컨트롤 레지스터의 비트 값에 따라 Va+(2n-1)Vs-Vb, Va+(2n-2)Vs-Vb,..., Va+(2m-1)Vs-Vb이 되는 것이다. 다시 말하면, 디지털 로직 연산기(320)는 진폭 컨트롤 레지스터(VCMA[m:1])가 설정되어 입력될 때, 이 값을 저장하고 있다가 제1 컨트롤 레지스터(VCMH[n:1])가 설정되어 입력 될 때 제1 컨트롤 레지스터(VCMH[n:1])의 논리역(not)된 결과와 진폭 컨트롤 레지스터(VCMA[m:1])의 값을 논리합(OR) 연산하여 제2 컨트롤 레지스터(VCML[l:1])을 출력한다.
입력 기준 전압 생성기(320)는 공통 전압(VCOM)의 제1 목표 전압이 설정된 제1 컨트롤 레지스터(VCMH[n:1])의 값과 제2 컨트롤 레지스터(VCML[l:1])값을 입력받아 제1 입력 기준 전압(VCMH_R)과 제2 입력 기준 전압(VCML_R)을 생성한다.
버퍼단(330)은 VCMH_R과 VCML_R을 입력받아 각각 하이(high) 공통전압(VCOMH)과 로우(low) 공통전압(VCOML)을 출력한다. VCOMH 전압과 VCOML 전압은 공통 전압 드라이버(VCOM Driver, 350)에 의하여 액정 디스플레이 패널에 인가된다.
버퍼단은 VCMH_R을 입력받아 VCOMH 전압을 출력하는 제1 오피 앰프(Operational Amplifier, 332)와 VCML_R을 입력받아 출력하는 제2 오프 앰프(334) 및 제3 오피 앰프(336)를 포함한다. 제2 오피 앰프(334)와 제3 오피 앰프(336)는 캐스캐이드 연결되어 있다. 제1 오피 앰프(332)는 하이 버퍼를 구성하고 제2 오피 앰프(334)와 제3 오피 앰프(336)는 로우 버퍼(338)를 구성한다.
제1 오피 앰프(332)의 입력 오프셋을 Voff1이라 하고 제2 오피 앰프(334)의 입력 오프셋을 Voff2라 하고 제3 오피 앰프(336)의 입력 오프셋을 Voff3라 하면 VCOMH 전압인 노드 N2에서의 전압은 다음과 같다.
[수학식 3]
VCOMH = (a+1)VCMH_R - (a+1)Voff1
이를 [수학식 1]과 비교하여 보면, Voff2만큼의 오프셋 전압이 나타나지 않으므로 Voff2 만큼 출력 오프셋이 개선되었음을 알 수 있다.
VCOML 전압인 노드 N2에서의 전압은 다음과 같다.
[수학식 4]
VCOML = -b(VCML_R) - (bVoff3 + (b+1)Voff4)
이를 [수학식 2]와 비교하여 보면, (a+1)Voff1 + Voff2 만큼의 출력 offset이 개선된 것을 알 수 있다. 즉, VCOMH에 의한 오프셋이 누적되어 나타나지 않음을 알 수 있다. 또한 사이즈 문제에 있어서도 도 2와 도 3의 회로를 비교하여 보면, 도 2의 노이즈를 제거하기 위한 버퍼(224)나 전류를 줄이기 위한 저항(bR2, R2)이 도 3의 회로에는 필요하지 않다. 이는 칩의 사이즈를 상당히 줄일 수 있는 효과가 있다.
기존의 공통 전압 생성 회로에서는 오피 앰프(228)와 같은 아날로그 연산기를 통해 VCOML 전압값을 출력하므로, 오피 앰프 및 저항의 추가에 따른 칩 사이즈 증가 및 오프셋 누적의 문제가 나타나지만, 본 발명의 경우는 로직 연산기(320)를 이용하여 미리 목표 VCOML 전압 값에 해당하는 입력 기준 전압 값이 결정되므로 오피 앰프의 개수 및 연산저항을 최소화할 수 있고, 오프셋 누적과 같은 문제 또한 나타나지 않는다.
이하, 도 3에서 도 6을 참조하여 본 발명의 실시예에 따른 공통 전압 생성 방법에 대하여 설명한다.
본 발명의 실시예에 따른 공통 전압 생성 방법은 먼저 VCOMH의 목표 전압과 VCOMA의 목표 진폭을 각각 제1 컨트롤 레지스터([VCMH[n:1]) 및 진폭 컨트롤 레지스터([VCMA[m:1)에 설정한다. 다음에 디지털 로직 연산기(320)를 이용하여 현재 설정된 VCOMH와 VCOMA에 해당하는 VCOML의 목표 전압을 연산하여 제2 컨트롤 레지스터(VCML[l:1])에 설정한다. 이 때, 디지털 로직연산기(320)는 제1 컨트롤 레지스터(VCMH[n:1])의 논리역(not)된 결과와 진폭 컨트롤 레지스터(VCMA[m:1])의 값을 논리 합(OR) 연산한다. 도 4에서 도 6에 나타나 있듯이, 예를 들어, 제1 목표 전압 값이 제1 컨트롤 레지스터의 비트 값에 따라 Va, Va+Vs, Va+2Vs,..., Va+(2n-1)Vs이고 목표 진폭 값은 진폭 컨트롤 레지스터의 비트 값에 따라 Vb, Vb+Vs, Vb+2Vs,..., Vb+(2m-1)Vs일 때, 디지털 로직 연산기에서 출력되는 제2 목표 전압 값은 제2 컨트롤 레지스터의 비트 값에 따라 Va+(2n-1)Vs-Vb, Va+(2n-2)Vs-Vb,..., Va+(2m-1)Vs-Vb이 되는 것이다.
다음에 제1 컨트롤 레지스터([VCMH[n:1])와 제2 컨트롤 레지스터(VCML[l:1])의 설정 값을 기초로 제1 입력 기준 전압(VCMH_R)과 제2 입력 기준 전압(VCML_R)을 생성한다.
다음에 제1 입력 기준 전압(VCMH_R)과 제2 입력 기준 전압(VCML_R)을 입력받아 각각 VCOMH와 VCOML을 출력한다.
도 3의 공통 전압 생성회로가 도 1의 시스템에 적용되면, 칩 사이즈 및 오프셋 전압이 개선된 액정 디스플레이 장치가 된다.
상술한 바와 같이, 본 발명의 실시예에 따른 공통 전압 생성회로 및 공통 전압 생성 방법 및 이를 포함한 액정 디스플레이 장치는 로직 연산기를 이용하여 미리 VCOML 목표 전압값에 해당하는 입력 기준 값이 결정되므로 오피 앰프의 개수 및 연산 저항을 최소화하여 칩 사이즈를 줄일 수 있고, 오프셋 누적과 같은 문제들도 나타나지 않는다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (25)

  1. 공통 전압의 제1 목표 전압과 상기 공통 전압의 진폭에 대응하는 제1 컨트롤 레지스터 및 진폭 컨트롤 레지스터를 각각 설정하는 단계;
    상기 설정된 제1 목표 전압과 상기 진폭에 기초하여 상기 공통 전압의 제2 목표 전압에 대응하는 제2 컨트롤 레지스터의 설정 값을 연산하는 단계;
    상기 설정된 제1 및 제2 컨트롤 레지스터의 설정 값에 대응하는 제1 입력 기준 전압 및 제2 입력 기준 전압을 각각 생성하는 단계; 및
    상기 제1 및 상기 제2 입력 기준 전압을 입력 받아 각각 제1 공통 전압과 제2 공통 전압을 출력하는 단계를 포함하는 것을 특징으로 하는 공통 전압 생성 방법.
  2. 제 1 항에 있어서, 상기 제2 컨트롤 레지스터의 설정 값을 연산하는 단계는 디지털 로직 연산기를 통하여 이루어지는 것을 특징으로 하는 공통 전압 생성 방법.
  3. 제 2 항에 있어서, 상기 디지털 로직 연산기에서는 상기 제3 컨트롤 레지스터의 설정값과 상기 제1 컨트롤 레지스터의 설정값을 논리역(not)한 결과를 논리합(OR) 연산하는 것을 특징으로 하는 공통 전압 생성 방법.
  4. 제 3 항에 있어서, 상기 제1 컨트롤 레지스터는 n 비트(n은 양의 정수)이고, 상기 제2 컨트롤 레지스터는 m 비트(m은 양의 정수)이고, 상기 진폭 컨트롤 레지스터는 l 비트(l은 양의 정수)인 것을 특징으로 하는 공통 전압 생성 방법.
  5. 제 4 항에 있어서, 상기 제1 목표 전압 값은 상기 제1 컨트롤 레지스터의 비트 값에 따라 Va, Va+Vs, Va+2Vs,..., Va+(2n-1)Vs인 것을 특징으로 하는 공통 전압 생성 방법.
  6. 제 4 항에 있어서, 상기 목표 진폭 값은 상기 진폭 컨트롤 레지스터의 비트 값에 따라 Vb, Vb+Vs, Vb+2Vs,..., Vb+(2m-1)Vs인 것을 특징으로 하는 공통 전압 생성 방법.
  7. 제 4 항에 있어서, 상기 제2 목표 전압 값은 상기 제2 컨트롤 레지스터의 비트 값에 따라 Va+(2n-1)Vs-Vb, Va+(2n-2)Vs-Vb,..., Va+(2m-1)Vs-Vb인 것을 특징으로 하는 공통 전압 생성 방법.
  8. 제 1 항에 있어서, 상기 제1 공통 전압은 이득이 1+a(a는 양의 실수)인 연산 증폭기를 통하여 출력되는 것을 특징으로 하는 공통 전압 생성 방법.
  9. 제 1 항에 있어서, 상기 제2 공통 전압은 캐스케이드 연결된 이득이 1인 연산 증폭기와 이득이 -b(b는 양의 실수)인 연산 증폭기를 통하여 출력되는 것을 특징으로 하는 공통 전압 생성 방법.
  10. 제 8 항에 있어서, 상기 제1 공통 전압은 하이(high) 공통 전압인 것을 특징으로 하는 공통 전압 생성 방법.
  11. 제 9 항에 있어서, 상기 제2 공통 전압은 로우(low) 공통 전압인 것을 특징으로 하는 공통 전압 생성 방법.
  12. 공통전압의 목표 진폭이 설정된 진폭 컨트롤 레지스터 값을 입력받아 상기 공통 전압의 제2 목표 전압이 설정된 제2 컨트롤 레지스터 값을 출력하는 디지털 로직 연산기;
    상기 공통 전압의 제1 목표 전압이 설정된 제1 컨트롤 레지스터 값과 상기 제2 컨트롤 레지스터 값을 입력 받아 제1 입력 기준 전압과 제2 입력 기준 전압을 생성하는 입력 기준 전압 생성기;및
    상기 제1 입력 기준 전압과 상기 제2 입력 기준 전압을 입력 받아 각각 제1 공통전압과 제2 공통전압을 출력하는 버퍼단을 포함하는 것을 특징으로 하는 공통 전압 생성회로.
  13. 제 12 항에 있어서, 상기 제1 공통 전압과 상기 제2 공통 전압을 입력 받아 공통 전극에 인가하는 공통 전압 드라이버를 포함하는 것을 특징으로 하는 공통 전압 생성회로.
  14. 제 12 항에 있어서, 상기 디지털 로직 연산기는 상기 진폭 컨트롤 레지스터 값과 상기 제1 컨트롤 레지스터 값의 논리역(not) 한 결과를 논리합(OR) 연산하여 출력하는 것을 특징으로 하는 것을 특징으로 하는 공통 전압 생성회로.
  15. 제 14 항에 있어서, 상기 제1 컨트롤 레지스터는 n 비트이고, 상기 제2 컨트롤 레지스터는 m 비트이고, 상기 진폭 컨트롤 레지스터는 l 비트인 것을 특징으로 하는 공통 전압 생성회로.
  16. 제 15 항에 있어서, 상기 제1 목표 전압 값은 상기 제1 컨트롤 레지스터의 비트 값에 따라 Va, Va+Vs, Va+2Vs,..., Va+(2n-1)Vs인 것을 특징으로 하는 공통 전압 생성회로.
  17. 제 15 항에 있어서, 상기 목표 진폭 값은 상기 진폭 컨트롤 레지스터의 비트 값에 따라 Vb, Vb+Vs, Vb+2Vs,..., Vb+(2m-1)Vs인 것을 특징으로 하는 공통 전압 생성회로.
  18. 제 15 항에 있어서, 상기 제2 목표 전압 값은 상기 제2 컨트롤 레지스터의 비트 값에 따라 Va+(2n-1)Vs-Vb, Va+(2n-2)Vs-Vb,..., Va+(2m-1)Vs-Vb인 것을 특징으로 하는 공통 전압 생성회로.
  19. 제 13 항에 있어서, 상기 버퍼단은 상기 제1 입력 기준 전압을 입력 받아 상기 제1 공통 전압을 출력하는 하이(high) 버퍼; 및
    상기 제2 입력 기준 전압을 입력 받아 상기 제2 공통 전압을 출력하는 로우(low) 버퍼를 포함하는 것을 특징으로 하는 공통 전압 생성회로.
  20. 제 19 항에 있어서, 상기 하이 버퍼는 이득이 a+1(a는 양의 실수)인 연산 증폭기인 것을 특징으로 하는 공통 전압 생성회로.
  21. 제 19 항에 있어서, 상기 로우 버퍼는 이득이 1 인 연산 증폭기와 이득이 -b(b는 양의 실수)인 연산 증폭기를 포함하는 것을 특징으로 하는 공통 전압 생성회로.
  22. 제 21 항에 있어서, 상기 로우 버퍼는 상기 연산증폭기들이 캐스케이드 연결된 것을 특징으로 하는 공통 전압 생성회로.
  23. 제 19 항에 있어서, 상기 제1 공통 전압은 하이(high) 공통 전압이고, 상기 제2 공통 전압은 로우(low) 공통 전압인 것을 특징으로 하는 공통 전압 생성회로.
  24. 복수개의 게이트 라인들과 복수개의 데이터 라인들을 구비하는 액정 디스플레이 패널;
    상기 액정 디스플레이 패널의 게이트 라인들을 구동하기 위한 게이트 드라이버;
    상기 액정 디스플레이 패널의 데이터 라인들을 구동하기 위한 소스 드라이버; 및
    상기 액정 디스플레이 패널의 공통전극에 인가되는 공통전압을 구동하는 공통전압 드라이버 회로를 포함하고, 상기 공통 전압 드라이버 회로는,
    상기 공통전압의 목표 진폭이 설정된 진폭 컨트롤 레지스터 값을 입력받아 상기 공통 전압의 제2 목표 전압이 설정된 제2 컨트롤 레지스터 값을 출력하는 로직 연산기;
    상기 공통 전압의 제1 목표 전압이 설정된 제1 컨트롤 레지스터 값과 상기 제2 컨트롤 레지스터 값을 입력 받아 제1 입력 기준 전압과 제2 입력 기준 전압을 생성하는 입력 기준 전압 생성기; 및
    상기 제1 입력 기준 전압과 상기 제2 입력 기준 전압을 입력 받아 각각 제1 공통전압과 제2 공통전압을 출력하는 버퍼단을 포함하는 공통 전압 생성기와 상기 제1 공통 전압과 상기 제2 공통 전압을 상기 공통 전극에 인가하는 공통 전압 드라이버를 포함하는 것을 특징으로 하는 액정 디스플레이 장치.
  25. 제 24 항에 있어서, 상기 디지털 로직 연산기는 상기 진폭 컨트롤 레지스터 값과 상기 제1 컨트롤 레지스터 값의 논리역(not)한 결과를 논리합(OR) 연산하여 출력하는 것을 특징으로 하는 것을 특징으로 하는 액정 디스플레이 장치.
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