KR100801655B1 - 디지털 화소 센서 리드아웃에서의 화소 재배열 회로 및 방법 - Google Patents

Abstract

본 발명에 의하여, 센서 어레이, 화소 데이터를 저장하기 위한 메모리 및 화소 정규화 회로를 포함하는 이미지 센서가 제공된다. 센서 어레이는 화소 요소들의 2차원 어레이를 가지며, 장면의 이미지를 표현하는 화소 데이터로서 디지털 신호를 출력한다. 센서 어레이에 의하여 출력된 화소 데이터는 센서 비트 배열의 형태로 배열되며, 화소 정규화 회로는 화소 데이터를 화소 비트 배열의 형태로 재배열한다. 다른 실시예에서는, 이미지 센서는 단일한 집적 회로상에 제조된, 센서 어레이, 데이터 메모리, 및 화소 정규화 회로를 포함한다. 화소 정규화 회로는 하나 이상의 화소 재배열 회로, 그레이 코드의 이진 코드 변환 회로, 리셋 감산 회로, 및 다중 샘플링 정규화 회로를 포함한다. 마지막으로, 고속 변환을 위한 그레이 코드의 이진 변환 회로가 제공된다.

Description

디지털 화소 센서 리드아웃에서의 화소 재배열 회로 및 방법{CIRCUIT AND METHOD FOR PIXEL REARRANGEMENT IN A DIGITAL PIXEL SENSOR READOUT}

도1은 본 발명의 한 실시예에 따른 이미지 센서의 블록 선도를 나타낸다.

도2는 본 발명의 한 실시예에 의한 도 1의 이미지 센서에서 메모리의 구성도를 나타낸다.

도3은 화소 데이터가 센서 비트 배열의 형태로 저장되어 있는 도1의 이미지 센서에서 메모리의 구성을 나타낸다.

도4는 도1의 이미지 센서를 위한 바람직한 화소 비트 배열을 나타낸다.

도5는 리커시브 XOR 방정식의 직접 구현을 사용한 n 비트 그레이 코드의 이진 변환 회로의 블록선도를 나타낸다.

도6은 도1의 이미지 센서의 이미지 어레이에서 네 개의 대표적인 화소에서의 화소 세기 값 대 시간의 관계를 나타낸다.

도7은 도1의 이미지 센서에서의 사용을 위한 다중 샘플링 업데이트 회로(104)의 한 실시예를 나타낸다.

도8은 본 발명의 한 실시예에 따른 화소 정규화 회로를 나타낸다.

도9는 본 발명의 바람직한 실시예에 따른 4 비트 그레이 코드의 이진 변환 회로의 회로도를 나타낸다.

도10은 본 발명의 한 실시예에 따르는 15 비트 그레이 코드 넘버의 least significant bit의 이진값을 계산하기 위한 네스티드(nested) XOR 트리를 나타낸다.

도11은 본 발명의 한 실시예에 따르는 모든 비트의 15 비트 그레이 코드 입력을 15 비트 이진 출력 값으로 변환하기 위한 XOR 트리를 나타낸다.

도12는 본 발명의 다른 한 실시예에 따르는 15 비트 그레이 코드의 이진 변환 회로를 나타낸다.

도13은 본 발명의 또 다른 한 실시예에 따르는 15 비트 그레이 코드의 이진 변환 회로를 나타낸다.

도14는 본 발명의 한 실시예에 따르는 n 비트 그레이 코드의 이진 변환 회로를 구성하기 위하여 사용되는 다수의 빌딩 블록(building block)을 나타낸다.

도15는 본 발명의 한 실시예에 따른 도 14의 빌딩 블록을 사용하여 구성된 15 비트 그레이 코드의 이진 변환 회로를 나타낸다.

<도면의 주요 부분에 대한 부호의 설명>

100: 이미지 센서 102: 디지털 화소 센서 어레이

103: 센서 리드아웃 104: 다중 샘플링 업데이트 로직

105: 포화 정보, 이전 값 106: 업데이트된 값

107: 최종 다중 샘플링 데이터 108: 정규화된 값

109: 버스 110: 메모리

112: 화소 정규화 로직

본 발명은 이미지 센서 시스템에 관한 것으로, 보다 상세하게는 디지털 화소 센서 구조(architecture)를 이용한 이미지 센서에 관한 것이다.

디지털 사진 기술은 이제까지 출현한 가장 흥미로운 기술 중의 하나이다. 적절한 하드웨어와 소프트웨어를 갖춘다면(적은 지식으로도) 누구나 디지털 사진 기술의 원리가 동작하도록 할 수 있다. 예를 들어, 디지털 카메라는 디지털 사진 기술의 최첨단에 있는 기술이다. 최근의 여러 가지 제품의 출현, 기술적인 진보 그리고 가격의 하락은 월드 와이드 웹(World Wide Web: WWW) 및 전자우편(e-mail)의 등장과 함께 디지털 카메라를 일반 수요자용 전자제품의 주목받는 한 카테고리가 되도록 하였다.

그러나, 디지털 카메라는 전통적 필름형 카메라와 같은 방법으로 동작하지 않는다. 오히려 디지털 카메라는 컴퓨터 스캐너, 복사기 또는 팩스 장치와 더 가깝다. 대부분의 디지털 카메라는 장면(scene)의 포착을 위해서 전하 결합 소자(charge-coupled device: CCD)나 상보성 모스(Complementary Metal-Oxide Semiconductor: CMOS) 타입의 이미지 센서 또는 광 감지기(photosensitive device)를 사용한다. 광 감지기는 장면으로부터 반사되어 나오는 빛에 반응하여 그 반응의 크기를 전자 충전 신호로 변환시키며, 이를 디지털 데이터화한다. 예를 들어, 위 빛을 적(red), 녹(green) 및 청(blue)의 필터(filter)를 통과시킴으로써 위의 반응 은 각각의 분리된 색 스펙트럼에 따라 측정될 수 있다. 소프트웨어를 사용하여 위의 측정값(reading)들이 결합되고 평가되면, 카메라는 화상(picture)의 각 부분의 색을 특정할 수 있게 된다. 영상(image)은 실제로는 수치 데이터의 집합이므로 쉽게 컴퓨터로 다운로드가 가능하며, 더욱 예술적인 효과를 위한 영상의 처리가 가능하다.

그러나 디지털 카메라는 일반 사진 기술로 얻을 수 있는 정도의 해상도를 얻을 수 없는 단점이 있다. 전통적 필름형 사진 기술은 필름의 화학적인 감광층의 입도(granularity)에 의하여 그 해상도가 결정되므로 일반적으로 수 천만개의 화소를 갖게 되는데, 대부분의 일반 소비자에 적합한 상용 디지털 카메라의 이미지 센서는 일 내지 이 백만 개의 화소를 상회하는 정도의 해상도를 갖고 있을 뿐이다. 육 백만 화소에 달하는 디지털 카메라를 구하는 것이 가능은 하나, 이와 같은 고해상도의 카메라는 엄청나게 고가이다. 게다가, 디지털 이미지 센서의 동적 영역(dynamic range)은 필름형의 전통적 사진 기술에 비하여 넓지가 않다. 이것은 일반적으로 CCD에 비하여 낮은 동적 영역을 지니는 CMOS 이미지 센서의 경우가 특히 그러하다.

B. Fowler 등의 미국 특허 5,461,425에서는 화소 레벨에서 아날로그 디지털 변환을 하는 CMOS 이미지 센서가 제시되어 있다. 디지털 화소 센서(Digital Pixel Sensor: DPS)로 분류되는 이와 같은 이미지 센서는 디지털 출력 신호 각 화소 요소(pixel element)에 감지된 빛의 세기를 표현하는 디지털 출력 신호를 제공한다. 광트랜지스터(phototransistor)와 아날로그-디지털 변환기(A/D 컨버터)의 결합에 의하여 검출의 정밀도와 전력 소모를 줄일 수 있으며, 전체 시스템의 성능을 향 상시킬 수 있다. 게다가, 미국 특허출원 09/567,638은 적어도 한 프레임의 이미지 데이터를 저장하는 온칩 메모리(on-chip memory)를 가지는 집적된 DPS 센서를 기술하고 있다. 온칩 메모리의 채용은 화소 데이터의 저장을 위해 오프칩(off-chip) 메모리를 사용할 경우에 문제가 되는 데이터 전송의 병목(bottleneck)현상의 문제를 경감시킨다. 특히, DPS 센서와 메모리의 집적은 포착된 이미지의 질을 개선하기 위한 다중 샘플링(multiple sampling)의 사용을 가능하게 한다. 다중 샘플링은 동적 영역 문제를 개선시키기 위한 다른 기술들이 가지고 있는 불이익, 예를 들어 신호-잡음비(signal-to-noise ratio)의 열화나 실행상의 복잡성 문제가 없이 넓은 동적 영역을 얻을 수 있는 기술로 인식된다. 미국 특허출원 09/567,786은 시간 지수 (time-indexed) 방법에 의하여 이미지 다중 샘플링을 수행하는 방법을 기술하고 있다. 전술한 특허 및 특허출원들을 전체로서 본 명세서에서 인용한다.

미국 특허 5,461,425의 DPS 센서에서, A/D 변환(ADC)은 일차 시그마 델타 변환(first order sigma delta conversion)에 기초를 두고 있다. 이러한 ADC 의 접근은 몹시 단순하고 조악한 회로를 필요로 하기 때문에 지나치게 많은 데이터를 제공하는 문제점과 열악한 광성능(light performance)으로부터 유발되는 문제점을 갖고 있다. 미국 특허 5,801,657 및 미국 특허출원 09/274,202는 A/D 변환기의 크기를 최소 화 하면서 전체 시스템의 성능을 크게 향상시킬 수 있는 대체형 ADC 의 메커니즘을 제공한다. 위의 특허 및 특허출원들을 전체로서 본 명세서에서 인용한다.

본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 이미지 센서의 성능을 개선하기 위한 집적된 보조 회로를 갖춘 디지털 이미지 센서를 제공하기 위한 것이다.

본 발명의 한 측면에 의한 이미지 센서는, 센서 어레이(sensor array), 데이터 메모리 및 화소 정규화 회로(pixel normalization circuit)를 포함한다. 센서 어레이는 장면(scene)의 영상을 표현하는 화소 데이터로서 디지털 신호를 출력하며, 화소 요소(element)의 2차원 어레이를 포함한다. 센서 어레이로부터 출력되는 상기 화소 데이터는 센서 비트 배열(sensor-bit arrangement)로 배열된다. 데이터 메모리는 상기 센서 어레이와 통신하며, 상기 화소 데이터를 저장한다. 화소 정규화 회로는 상기 화소 데이터를 화소 비트 순서(pixel-bit order)로 재배열하며, 상기 재배열된 화소 데이터를 출력신호로 제공한다.

본 발명의 다른 한 측면에 의한 이미지 센서는 단일한 집적 회로 상에 제조되는 센서 어레이, 데이터 메모리 및 화소 정규화 회로를 포함한다. 센서 어레이는 장면(scene)의 영상을 표현하는 화소 데이터로서 디지털 신호를 출력하며, 화소 요소(element)의 2차원 어레이를 포함한다. 데이터 메모리는 상기 센서 어레이와 통신하며, 상기 화소 데이터를 저장한다. 화소 정규화 회로는 화소 데이터의 정규화를 위하여 데이터 메모리와 결합되며, 정규화된 화소 데이터를 출력신호로 제공한다. 한 실시예에서, 상기 센서 어레이는 상기 화소 데이터를 센서 비트 배열의 형태로 출력하며, 상기 화소 정규화 회로는 상기 화소 데이터를 화소 비트 배열 (pixel-bit arangement)의 형태로 재배열하기 위한 화소 재배열 회로를 포함한다. 다른 한 실시예에서는, 상기 센서 어레이는 화소 데이터를 그레이 코드로 표현하여 출력하며, 상기 화소 정규화 회로는 화소 데이터를 이진 표현으로 변환하기 위한 변환회로를 포함한다. 다른 한 실시예에서는, 데이터 메모리는 센서 어레이의 각각의 화소 요소들의 리셋 값을 저장하며, 화소 정규화 회로는 각각의 화소 요소로부터 리셋 값을 감산하기 위한 리셋 감산 회로를 포함한다. 또 다른 한 실시예에서는, 센서 어레이는 센서 어레이의 넓은 동적 영역을 확보하기 위하여 다중 샘플링을 사용하며, 데이터 메모리는 각 화소 요소의 시간 지수 값을 저장하기 위한 시간 지수 메모리를 포함한다. 다른 한 실시예에서는, 화소 정규화 회로는 화소 데이터와 시간 지수 값들에 기초한 각 화소 요소의 정규화된 화소 데이터를 계산하기 위한 다중 샘플링 정규화 회로를 포함한다.

본 발명의 다른 한 측면에 의한 n 비트 그레이 코드의 이진 변환 회로를 구성하는 방법이 기술된다. n 비트 그레이 코드 넘버를 n 비트 이진 넘버로 변환하기 위한 방법은: (1) XOR 트리(tree)를 이용하여 n 비트 그레이 코드 넘버의 least significant bit(LSB)의 이진 값을 계산하며; 여기서 XOR 트리는 n 비트 그레이 코드 넘버를 평가(evaluating)하며 최소의 게이트 지연 시간으로 LSB의 이진 값을 발생시키기 위한 XOR 게이트의 첫 번째 세트를 포함하며; (2) LSB와 다른 첫 번째 그룹의 비트를 위한 XOR 트리를 결정하며, 여기서 첫 번째 비트 그룹의 이진 값들이 또한 발생되며; 그리고 (3) 첫 번째 그룹의 비트 및 LSB와 다른, n 비트의 그레이 코드 넘버의 두 번째 비트 그룹의 이진 값을 계산하기 위하여 두 번째 세트의 XOR 게이트를 제공하며, 여기서 두 번째 세트의 XOR 게이트는 XOR 트리의 최소 게이트 지연 시간과 같거나 적은 게이트 지연 시간을 가지고 이진 값을 계산한다.

본 발명의 더욱 다른 한 가지 측면에 의한 n 비트 그레이 코드 넘버의 n 비트 이진 넘버로의 변환 방법은: (1) 2 비트, 3 비트, 및 4 비트 그레이 코드 넘버를 변환하기 위한 다수의 빌딩 블록(building block)을 제공하며, 여기서 빌딩 블록은 하나 이상의 XOR 게이트를 포함하며, 2 비트, 3 비트 및 4 비트의 그레이 코드 넘버의 변환을 위하여 최소 게이트 지연 시간을 가지며; (2) 상기 n 비트의 그레이 코드 넘버의 변환을 위하여 상기 빌딩 블록의 조합을 선택하며; 그리고 (3) 필요한 경우, 상기 n 비트 그레이 코드 넘버의 저차 비트(lower order bits)를 변환하기 위한 상기 빌딩 블록의 출력 터미널에 첫 번째 세트의 XOR 게이트를 제공한다. 본 발명에 의한 그레이 코드의 이진 변환 회로는 높은 변환 속도를 제공하며 회로 면적을 유지한다.

본 발명은 이하의 상세한 설명과 첨부된 도면을 고려할 때 보다 잘 이해될 수 있다.

이하에서는 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 본 상세한 설명 및 도면에서, 하나 이상의 도면에서 등장하는 유사한 것들은 유사한 참조번호에 의하여 표시된다.

본 발명에 의한, 디지털 화소 센서(DPS)의 구성을 기초로 한 이미지 센서는 이미지 센서의 효율과 성능을 향상시키기 위한 화소 정규화 회로(pixel normalization circuit)와 집적된다. 본 발명의 이미지 센서에서의 화소 정규화 회로는 한 가지 이상의 화소 정규화 기능, 즉 화소-비트 재배열(pixel-bit rearrangement), 그레이코드-이진 변환(gray code to binary conversion), 디지털 상관 이중 샘플링 연산(digital correlated double sampling operation) 및 다중 샘플링 정규화 연산(multiple sampling normalization operation) 등을 포함하는 화소 정규화 기능을 수행한다. 도 1은 본 발명의 한 바람직한 실시예에 의한 이미지 센서의 블록 선도를 나타낸다. 이미지 센서(100)는 정지영상 또는 비디오 촬영을 위한 디지털 카메라와 같은 이미지 포착 기구에 사용된다. 이미지 센서(100)는 버스(109)상에 출력 신호로서 디지털 이미지 데이터를 출력한다.

이미지 센서(100)의 이미지 센서 코어는 디지털 화소 센서(DPS) 어레이(102)로서 구성된다. DPS 어레이(102)는 광 검출 요소(light detecting element)(또는 광 검출기(photodetector))의 2차원 배열이다. 도 1에서 DPS 어레이(102)는 M행과 N열의 광검출기의 배열이며, N x M 화소(pixel)의 이미지 해상도를 가진다. 컬러 응용을 위해서는 선택 투과성 필터의 모자이크(mosaic)가 각 화소의 배열에 맞도록 부가되어, 제1, 제2 및 제3의 선택적인 광검출기 그룹이 각각 서로 다른 세 가지 색상 영역, 예를 들어 적, 녹 및 청색 영역의 가시광 스펙트럼을 감지하도록 구성된다. DPS 배열(102)은 출력 버스(103)상에 센서 출력신호(readout)로서 디지털 신호를 내보낸다.

이하에서, DPS 어레이 또는 센서 어레이는 디지털 출력신호를 내는 광검출기 배열을 가진 이미지 센서를 나타내는 것으로 한다. 본 실시예에서, DPS 어레이(102)는 화소 레벨의 아날로그-디지털 변환을 사용하는 상술한 미국 특허 5,461,425에 기술된 디지털 화소 센서의 기능을 수행한다. DPS 어레이의 광검출기 는 가끔 센서 화소(sensor pixel), 센서 요소(sensor element) 또는 디지털 화소 (digital pixel)로 표현되는데, 이들 용어들은 A/D 변환기 회로를 포함한 DPS 어레이의 각각의 광검출기를 나타내며, 광센서(photosensor)를 포함하는 일반적인 아날로그 신호를 내는 광검출기와 구별된다. DPS 어레이의 디지털 출력 신호는 일반적인 아날로그 출력신호에 비하여 훨씬 더 읽어내는 속도가 빨라질 수 있다는 점에서 장점을 가진다. 물론, 면형 이미지 센서(area image sensor)에서 화소 레벨의 A/D 변환을 수행하기 위한 다른 설계들도 본 발명의 이미지 센서를 위하여 사용이 가능하다.

또한, 본 실시예에서는 DPS 어레이(102)는 위에서 인용한 미국 특허 5,801,657에 기술된 다중-채널 비트 직렬(multi-channel bit serial: MCBS) 아날로그 디지털 변환(ADC)을 사용한다. DPS 어레이(102)는 k 비트의 MCBS ADC를 사용하며, 그레이 코드(Gray code)의 형태로 디지털 신호를 출력한다. MCBS ADC는 이미지의 인식에 응용가능한 많은 장점을 갖고 있으며, 더욱 중요하게는 고속의 리드아웃 (readout)이 수행 가능하다. 물론, 1차 시그마 델타 변조 ADC(first order sigma delta modulation ADC)와 같은 다른 ADC 기술도 사용가능하다.

이미지 센서(100)는 DPS 어레이(102)로부터의 적어도 한 프레임의 이미지 데이터를 저장하는 집적된 온칩(on-chip) 메모리(110)를 더 포함한다. 따라서, 메모리(110)는 적어도 k 비트의 N x M 화소들의 화소 데이터를 저장할 수 있는 용량을 갖는다. 본 실시예에서, 메모리(110)는 아래에서 보다 자세히 기술될 이미지 센서 (100)에 의하여 사용되는 다른 파라미터들을 저장하기 위한 용량을 더 가진다. 한 바람직한 실시예로서, DPS 어레이는 10 비트의 1000 x 1000 화소를 가질 수 있으며, 메모리(110)는 프레임 비율(rate)의 DPS 어레이(102)의 모든 화소 요소로부터의 디지털 신호를 저장하기 위하여 적어도 1.2 메가바이트의 크기를 가진다. 상술한 미국 특허출원 09/567,638에 나타나 있는 것처럼 온칩(on-chip) 메모리를 디지털 화소 센서에 집적시킴으로써 데이터 전송시 병목현상의 문제가 해결가능하며, 센서 어레이로부터의 빠른 데이터 리드아웃이 가능하여진다. 도2는 본 발명의 한 실시예에 따른 메모리(110)의 메모리 저장 배치(memory storage configuration)를 나타낸다. 메모리(110)는 DPS 어레이(102)에 의해 제공되는 k 비트의 화소 데이터를 저장하기 위한 기억 위치(220)를 포함한다. 또한, 메모리(110)는 아래에서 보다 상세히 기술될 다중 샘플링이 사용될 때, 각 화소를 위한 스레시홀드 지시자 (threshold indicator) 및 시간 지수 정보(time index information)를 저장하기 위한 기억 위치들(222, 224)을 더 포함한다. 또한, 메모리(110)는 DPS 어레이(102)에서 각 화소로부터의 리셋 값(reset value)들을 저장하기 위한 기억 위치(226)를 더 포함한다. 리셋 값들은 아래에서 보다 상세히 기술될 센서 어레이에서의 불균일 (non-uniformity)을 제거하기 위한 상관 이중 샘플링(correlated double sampling: CDS) 방법에서 사용된다. CDS 방법이 사용되지 않는 다른 실시예에서는 위의 기억 위치(226)는 불필요하다.

동작중에 이미지는 DPS 어레이(102)에 초점이 맞추어져 어레이의 센서 화소들 각각의 위에 이미지의 각각 다른 부분이 포집된다. 각 센서 화소는 베이스에 포집되는 광의 세기(intensity)에 따라 전도도(conductivity)가 변화하는 광트랜지스 터를 포함한다. 따라서, 광트랜지스터를 통하는 아날로그 전류는 광트랜지스터에 포집된 빛의 세기에 관련을 갖게 된다. 어레이(102)에서의 모든 광트랜지스터로부터의 아날로그 신호는 각 센서 화소에 위치된 전용 A/D 변환기에 의하여 동시에 직렬 비트열(bit stream)로 변환된다. 한 프레임 주기에 걸쳐 생성되는 직렬 비트열은 광트랜지스터에 포집되는 빛의 평균 세기를 나타내는 디지털 출력 신호로서 버스(103) 상에 제공된다.

이미지 센서(100)에서, DPS 어레이(102)로부터의 센서 리드아웃(readout)은 다중 샘플링 업데이트 회로(104)를 통하여, 저장을 위해 메모리(110)로 제공된다. 다중 샘플링 업데이트 로직(logic) 회로(104)는, 이하에서 좀더 상세히 기술될, 이미지 센서(100)의 동적 영역의 개선을 위한 다중 샘플링을 수행하기 위하여 사용된다. 다중 샘플링이 사용되지 않을 경우에는 DPS 어레이(102)로부터의 센서 리드아웃은 메모리(110)에 직접 결합된다. DPS 어레이(102)는 비트 플레인(bit plane)의 형태로 센서 리드아웃을 제공한다. 도3은 DPS 어레이(102)로부터 직접 센서의 리드아웃을 메모리(110)에 저장함에 따라, 메모리(110) 내에서의 이를 저장하기 위한 기억 위치(220)에서의 배치를 나타낸다. DPS 어레이(102)에서 광검츨기들은 단일 비트의 디지털 화소 데이터를 동시에 발생시키며, 버스(103) 상에 출력신호로서 단일 비트의 디지털 데이터를 제공한다. 따라서, 센서 어레이에서의 모든 화소에서의 첫 번째 비트의 디지털 화소 데이터(즉, 비트 0)는 메모리(110)에 기록되어 비트 0의 화소 데이터로서 한 비트 플레인(220a)을 형성한다. 광검출기는 각각의 센서 화소에서의 k 비트 화소 데이터 중의 다음 비트를 발생시키고, 모든 화소에서의 비트 1의 정보를 가지는, 다음 비트 플레인이 비트 1의 화소 데이터를 위한 비트 플레인(220b)으로서 메모리(110)에 저장된다. DPS 어레이(102)의 광검출기는 각각의 센서 화소에서의 k 비트의 디지털 화소 데이터를 차례로 발생시키며, 데이터는 도3에 나타낸 바와 같이 비트 플레인 220a에서 220p까지 차례로 메모리(110)에 저장된다. 메모리(110)의 기억 위치(220)는 k 비트의 디지털 화소 데이터를 위한 모든 비트 플레인을 위한 저장용량을 포함한다.

DPS 어레이(102)는 센서 비트 배열(sensor bit arrangement)의 형태로 화소 데이터를 출력하기 때문에 화소 데이터는 비트 플레인의 형태로 메모리(110)에 저장된다. 그러나, 메모리(110)의 화소 데이터의 센서 비트 배열은 한 화소의 k 비트의 정보가 메모리(110) 내에 분산되어 존재하게 되므로 이미지 센서(100)와의 인터페이스를 위한 응용에서는 유용하지 않다. 이미지 센서(100)로부터 포착된 이미지를 수신하는 다른 이미지 처리 수단과의 인터페이스의 호환성을 제공하기 위하여는 화소 비트 배열(pixel bit arrangement)의 형태로 화소 데이터가 존재하는 것(즉 한 화소의 모든 비트의 데이터가 각각 인접하게 존재하는 것)이 요구된다. 4 비트의 화소를 위한 메모리(110)의 화소 비트 배열의 바람직한 한 예를 도4에 나타내었다. 기억 위치(220)의 처음 4 비트는 화소 0의 4 비트 화소 데이터를 저장하며, 계속해서 화소 1의 4 비트 화소 데이터 및 화소 2의 데이터가 저장된다. 도4는 화소 0에서 화소 4까지가 순차적으로 배열되어 있지만 화소의 순서는 이와같은 화소 비트 배열에서는 그다지 중요하지 않다. 즉, 인접한 화소의 데이터가 서로 인접되어 있는 것은 중요하지 않다. 화소 비트 배열을 위해 중요한 것은 한 화소에 대해 모 든 비트의 데이터가 비트 순서에 따라 함께 그룹지워져 있다는 것이다. 화소 자체의 순서는 특정 응용에 따라 바람직한 어떤 방법으로도 배열이 가능하다. 따라서, 화소 비트 배열에 따르는 한 실시예에서, 화소 비트 배열을 가지며 화소 0의 모든 비트 이후에, 화소 3의 모든 비트가 배열되도록 하고, 그이후 화소 2의 모든 비트가 배열되도록 하는 구성이 가능하다. 메모리(110)에 저장된 화소 데이터는 적절한 메모리 어드레싱 구성(scheme)의 사용에 의해서 읽어내어질 수 있다.

본 발명에 따라서, 화소 정규화 회로(pixel normalization circuit)(112)가 메모리(110)에 저장된 화소 데이터 상의 화소 재배열 동작을 수행하기 위해서 제공된다. 화소 정규화 회로(112)는 이미지 센서(100)와 같은 집적 회로 칩상에 집적된다. 이미지 센서(100)와 화소 정규화 회로(112)의 집적은 이미지 센서(100)의 속도와 성능을 향상시킨다. 한 실시예에서 화소 정규화 회로(112)는 메모리(110)의 화소 데이터를 재배열하기 위해서만 사용되도록 할 수 있다. 재배열된 화소 데이터는 메모리(110)에 다시 쓰여져 메모리(110)가 이미지의 바람직한 화소 비트 배열을 저장하도록 할 수 있다. 다른 실시예에서는 재배열된 화소 데이터는 버스(109) 상에 출력되어 이미지 센서(100)로부터 이미지 데이터를 수신하기 위해 결합된 다른 디바이스로 제공될 수 있으며, 화소 비트 배열의 데이터는 갱신되지 않도록 할 수도 있다. 다른 실시예에서는 화소 재배열 뿐만 아니라 화소 정규화 회로(112)가 DPS 어레이(102)로부터 출력된 화소 데이터를 정규화시키기는 다른 기능을 수행하는 회로를 포함하도록 할 수 있다. 정규화 기능은 그레이 코드 변환(gray code conversion), CDS 감산(CDS subtract), 그리고 다중 샘플링 정규화(multiple sampling normalizaton)등을 포함할 수 있으나 그에 제한되지는 않는다. 그러한 경우에 화소 비트 배열상의 정규화된 화소 데이터는 메모리(110)에 저장을 위해 다시 쓰여지거나 버스(109)상으로 출력될 수 있다.

본 실시예에서 화소 정규화 회로(112)의 화소 재배열 작용은 전적으로 메모리(110)와 화소 정규화 회로(112)간의 라우팅(routing) 또는 배선(hard-wiring)에 의한 접속을 통하여 수행된다. 도8은 본 발명의 한 실시예에 따른 화소 정규화 회로(112)를 나타낸다. 도8에서, 화소 정규화 회로(112)는 화소 재배열 작용 및 다른 화소 정규화 기능들을 수행한다. 그러나, 위 도면은 단지 설명의 편의를 위한 것일 뿐 당업계의 통상의 지식을 가진 자라면 화소 재배열만을 위하여 화소 정규화 회로(112)가 사용될 수 있음을 인식할 수 있다.

도8에 나타낸 바와 같이, 화소 정규화 회로(112)는 정규화 과정을 위해 메모리(110)로부터의 화소 데이터 한 블록을 저장하기 위한 버퍼(830)를 포함한다. 각각의 진행 사이클에서, 버퍼(830)에서의 화소 데이터의 한 일부분은 변환 윈도우 (conversion window)로 작용한다. 도8에서 나타낸 바와 같이, 변환 윈도우는 4 화소의 폭을 갖고 있다.(즉, 버퍼(830)에서 4개의 행(column)을 갖고 있다) 회로 (112)가 변환 윈도우 상에서 화소 데이터의 처리를 끝냈을 때, 회로(112)는 다음 변환 윈도우의 화소 데이터, 즉 버퍼(830)의 다음 네 행, 에서 계속 작용을 진행한다. 도8의 버퍼(830)는 세 개의 분리된 블록으로 나누어져 도시되어 있는데, 이는 회로(112)의 변환 윈도우의 작용을 도시하기 위함이다. 실제의 수행에서는 버퍼(830)는 어떠한 형태로든 실행되며 각각의 변환 윈도우의 행간에는 물리적 분 리가 반드시 필요하지는 않다.

본 실시예에서, 화소 정규화 회로(112)는 메모리(110)의 각 비트 플레인으로부터 화소 데이터의 첫 번째 열을 읽어내어 회로(112)의 버퍼(830)에 저장한다. 본 실시예에서는 메모리(110)와 버퍼(830)는 12 비트의 폭을 가지며, 각각의 화소 데이터는 4 비트를 가지는 것으로 가정한다. 각 비트 플레인으로부터의 화소 데이터의 첫 번째 열을 읽음으로써 버퍼(830)는 각 화소에서의 4 비트의 화소 데이터를 버퍼(830)의 수직한 행에 보유하게 된다. 예를 들어, 버퍼(830)의 제1 행에는 화소 0의 비트 0에서 비트 3까지의 데이터가 저장되며, 제2 행에는 화소 1의 비트 0에서 비트 3까지의 데이터가 저장되며, 이러한 관계는 계속된다. 도8에서는, 이하에서 자세히 기술될 다른 정규화 기능에 사용되는 데이터 값들이 또한 저장된다.

버퍼(830)의 출력 터미널을 버스(109) 또는 다른 버스(108)에 연결시켜 버퍼 (830)가 화소 데이터를 행 순서로 출력하도록 함에 의하여 화소 데이터는 화소 비트 배열로 재배열되도록 할 수 있다. 재배열된 화소 데이터는 버스(109)로 출력되거나 메모리(110)에 화소 비트 순서를 가지도록 다시 쓰여질 수 있다. 버퍼(830)에서 모든 화소 데이터가 처리되면 재배열 작용은 메모리(110)에 저장된 각 비트 플레인의 화소 데이터의 두 번째 열을 로딩하여 바람직한 화소 비트 순서로 버스 (109)로 출력하거나 메모리(110)에 되쓰기 위하여 버스(108)로 출력함으로써 계속된다.

재배열된 화소 데이터가 메모리(110)에 다시 쓰여질 경우, 데이터는 화소 비트를 읽을 수 있는 위치에 저장된다. 예를들어 도8에서는 각각의 비트 플레인의 첫 번째 열로부터의 화소 데이터가 버퍼(830)로 읽어 내어진다. 재배열된 데이터는 각 비트 플레인의 첫 번째 열에 다시 쓰여지는데 적절한 화소 순서에 따른다. 화소 데이터의 화소 비트가 메모리(110)에서 연속적인 열상에 위치하지 않더라도 이들은 알려진 열 개수만큼 떨어져 있으며, 화소 데이터는 메모리 어드레싱에서의 공지된 수단에 의하여 메모리(110)의 어드레싱 설계를 조절하여 연속적인 순서로 읽어 내어 질 수가 있다.

본 발명의 다른 실시예에 의하면 DPS 어레이(102)로부터의 센서 리드아웃은 메모리(110)내의 연속적 열에 인접한 화소 비트가 쓰여질 수 있도록 조절된 어드레싱 설계에 의해 메모리(110)에 쓰여질 수 있다. 이 경우에는, 비트 플레인이 버스 (103)로 출력되면, 비트의 첫 번째 열이 기억 위치(220)의 첫 번째 열에 쓰여지며, DPS 어레이(102)로부터의 비트의 연속된 열들은 이전 열로부터 k 열만큼 떨어진 열에 쓰여진다. 다음 비트 플레인은 기억 위치(220)에서 두 번째 열에 쓰여지며, 이어지는 열들은 역시 k 열만큼의 간격을 가지고 써지게 된다. 4비트 화소의 경우, 이러한 방법에 따른 메모리의 배치는 도8의 버퍼(830)의 화소구성과 같게 된다. 조정된 어드레싱 설계에 의해 화소 비트가 메모리(110)에 쓰여지게 되면, 화소 정규화 회로(112)는 단지 화소 데이터의 연속적인 열을 버퍼(830)로 읽어들여 필요한 화소 정규화 작용만을 수행한다. 이 경우, 재배열된 화소 데이터는 메모리(110)에 화소 비트 순서로 다시 쓰여져 메모리(110)는 도4의 화소 비트 배치를 가지도록 할 수 있다.

이상에서 메모리(110) 및 버퍼(830)는 모두 12 비트의 폭을 가지며 화소 데 이터는 4 비트를 가진다. 위의 설정은 단지 설명을 위한 하나의 예에 불과하며, 본 발명의 화소 정규화 회로는 k 비트의 화소 데이터와 함께 사용될 수 있으며, 메모리(110) 및 버퍼(830)는 다른 크기(dimension)를 가질 수 있다.

다른 실시예에서, 화소 재배열 작용을 위한 라우팅은, 메모리(110)의 열로부터 버퍼(830)로 데이터가 읽어내어지도록 메모리(110)의 화소 데이터와 화소 정규화 회로(112)의 버스(107)를 통한 결선(hard-wiring)에 의하여 수행되며, 버퍼 (830)로부터의 화소 데이터가 행으로 읽혀지도록 버퍼(830)의 화소 데이터와 메모리(110)의 버스(108)를 통한 결선에 의하여 수행될 수 있다.

이미지 센서(100)의 최상의 성능 및 효율적인 작동을 위하여, DPS 어레이 (102)의 폭과 메모리(110)의 폭은 화소 비트 k의 정수배가 되어야 한다. 이 경우에 메모리(110)와 화소 정규화 회로(112) 간의 논리 연결은 몹시 단순해진다. 만일 DPS 어레이(102)의 폭이 k의 정수배가 아니라면, 메모리(110)의 폭은 DPS 어레이 (102)의 폭보다 큰 다음 정수와 k의 곱이 되어야 한다. 화소 재배열 작용이 위에서 설명한 것과 동일한 양식에 의할 때에도 화소 재배열 작용의 결과, 메모리(110)에서는 사용되지 않는 열이 남게 된다.

본 발명의 다른 측면에 의하여, 화소 정규화 회로(112)는 도8에 나타낸 바와 같이 다른 화소 데이터 정규화하는 작용을 수행한다. 화소 정규화 회로(112)는 동일한 이미지 센서의 집적회로 칩위에 정규화 기능을 모두 집적시키며, 그리하여 속도 및 이미지 센서의 효율을 향상시킬 수 있다. 본 실시예에서는, 화소 재배열뿐만아니라 화소 정규화 회로(112)는 그레이 코드 변환, 디지털 상관 이중 샘플링(CDS) 작용, 다중 샘플링 정규화를 위한 회로를 포함한다. 하지만, 본 실시예는 단지 설명을 위한 것일 뿐, 화소 정규화 회로(112)는 하나 또는 그 이상의 어떠한 정규화 작용도 포함할 수 있다.

위에서 기술한 바와 같이, 화소 정규화 회로(112)는 처리될 화소 데이터를 저장하기 위한 버퍼(830)를 포함한다. 또한, 회로(112)는 그레이 코드 변환 회로 뱅크(bank)(832), CDS 감산 회로 뱅크(834), 다중 샘플링 정규화 회로 뱅크(836) ('MS 정규화'로 표시됨)를 더 포함한다. 상술한 바와 같이, 회로(112)의 정규화 작용은 변환 윈도우 내에서 버퍼(830)에 저장된 화소 데이터의 일부에 대해서 수행된다. 변환 윈도우 내의 화소 데이터는 버퍼(830)로부터 읽어들여진다. 변환 윈도우 내의 화소 데이터가 처리될 때마다 데이터는 버스(109)상으로 출력되거나 버스 (108)를 통해 메모리(110)로 다시 쓰여진다. 이후, 회로(112)는 변환 윈도우 내의 화소 데이터의 다음 그룹으로 진행하여, 동일한 방법으로 정규화를 진행한다. 버퍼 (830)에 저장된 모든 화소 데이터가 처리될 때까지 이 과정은 계속된다. 도8의 실시예에 나타낸 바와 같이, 변환 윈도우는 4 비트의 폭을 가진다. 변환 윈도우는 어떠한 크기도 가질 수 있지만, 효율적인 작동을 위해서는 변환 윈도우는 버퍼(830)의 폭에 정수를 나눈 값의 크기를 갖는 것이 바람직하다.

도8의 버퍼(830)에서, 버퍼로 로딩된 데이터는 메모리(110)의 한 열의 화소에 해당하는 화소 데이터를 포함할 뿐만 아니라, 시간 지수 정보 및 각 화소 데이터에 관련된 CDS 감산 값도 포함한다. 여기서, 2 비트의 시간 지수 정보는 버퍼 (830)의 5열과 6열에 로딩되며, 2 비트 CDS 감산 값은 버퍼(830)의 7열과 8열에 로 딩된다.

상술한 바와 같이, DPS 어레이(102)에서 발생된 화소 데이터는 그레이 코드로 표현된다. 그레이 코드는 노이즈 에러에 덜 영향받기 때문에 사용된다. 화소 데이터를 표현하는 그레이 코드는 다른 이미지 처리 작용을 위해서 사용되는 이진 표현으로 변환될 필요가 있다. 4 비트 그레이 코드의 이진 코드로의 변환 테이블의 한 예가 아래에 제시된다.

그레이 코드	이진
0000	0000
0001	0001
0011	0010
0010	0011
0110	0100
0111	0101
0101	0110
0100	0111
1100	1000
1101	1001
1111	1010
1110	1011
1010	1100
1011	1101
1001	1110
1000	1111

그레이 코드변환을 수행하는 회로는 이미 공지되어 있으며, 당업계의 통상의 지식을 가진 자라면 n 비트 그레이 코드의 이진 코드로의 변환방법을 알 수 있다. 예를 들어, 그레이 코드의 이진 변환은 most significant bit(MSB)와 다음 MSB에의 리커시브(recursive) XOR 연산을 사용하여 수행될 수 있다. 리커시브 XOR 연산은 이전의 XOR 연산된 비트의 결과와 그레이 코드 번호의 다음 비트를 사용하여 수행되며, least significant bit(LSB)에 도달할 때까지 반복된다. n 비트의 그레이 코드 값을 변환하기 위한 리커시브 논리 방정식(recursive logic equation)은 다음과 같다.

Binary MSB = Gray MSB;

Binary MSB-1 = Binary MSB XOR Gray MSB-1;

Binary MSB-2 = Binary MSB-1 XOR Gray MSB-2;

........

Binary MSB-(n-2) = Binary MSB-(n-3) XOR Gray MSB-(n-2); and

Binary LSB = Binary LSB+1 XOR Gray LSB

여기서 Binary MSB 는 MSB에 대한 이진 비트 값을 나타내며, Gray MSB는 MSB 값에 대한 그레이 코드 값을 나타낸다. 도5는 15 비트 그레이 코드 넘버를 변환하기 위한 위 논리 방정식의 직접적 실행을 나타내는 예이다. 위의 직접적 실행 예에서, 도5의 변환 회로(500)는 이전의 변환 결과가 LSB까지 계속 캐스케이드 (cascade)되는 XOR 게이트의 배열을 포함한다. 변환 회로(500)는 단순하며 최소 개수의 XOR 게이트를 사용하는 반면, LSB에 대한 지연시간(delay time)은 MSB에 비하여 몹시 긴데, 이는 변환시간이 LSB의 마지막 XOR 게이트까지 XOR 연산의 결과가 도달하는 시간에 관련되기 때문이다. 이 변환회로(500)에서, 그레이 코드 변환을 수행하는 데에는 단지 14개의 XOR 게이트만이 필요하나, LSB를 위한 게이트 지연의 수도 14개의 XOR 게이트가 된다. n 비트의 변환을 위해서는 직접적 실행은 n-1개의 XOR 게이트를 필요로 하며, n-1개의 XOR 게이트 지연을 가진다. 직접적 실행은, 비트 수가 큰 경우에 특히, LSB를 위한 지연시간이 MSB에 비하여 몹시 길기 때문에 가끔은 바람직하지 못하게 된다.

본 발명의 한 실시예에서, 이미지 센서(100)의 화소 정규화 회로(112)는 도5의 회로를 사용하여 그레이 코드로부터의 이진 변환을 수행한다. 4 비트의 화소 데이터를 위해서는 단지 3개의 XOR 게이트가 필요하며, 각각의 변환 회로(832)는 도5의 회로(500)에서 MSB에서 MSB-3까지의 비트를 위한 XOR 회로로 수행된다. 이 변환 회로(832)의 LSB는 3 XOR 게이트 만큼의 게이트 지연을 갖는다. 본 발명의 다른 한 측면에 의하면, 빠른 변환속도를 가지고 그레이 코드 값의 MSB와 LSB사이의 변환 지연시간의 차이를 최소화할 수 있는 n 비트 그레이 코드의 이진 변환을 수행하기 위한 회로가 제공된다. 도9는 본 발명의 한 실시예에 의한 4 비트 그레이 코드 변환회로를 나타낸다. 이미지 센서(100)의 다른 한 실시예에서는, 화소 정규화 회로 (112)는 이미지 센서(100)의 성능을 향상시키기 위해 도9에 나타낸 바와 같은 변환회로(900)를 사용하여 4 비트 화소 데이터를 위한 그레이 코드 변환을 수행한다. 변환회로(900)는 4 개의 XOR 게이트를 사용하나 LSB(B0)에 대해서는 단지 2 XOR 게이트 만큼의 게이트 지연 시간을 가지므로, 도5의 직접적 실행의 경우에 비하여 게이트 지연이 적게 된다. 본 발명의 새로운 그레이 코드에서의 2진 변환회로 및 n 비트 변환회로의 구현이 도10내지 15까지를 기초로 아래에서 보다 상세히 기술된다.

도8에 나타낸 바와 같이, 화소 정규화 회로(112)는 상관 이중 샘플링 (correlated double sampling: CDS) 방법을 수행하기 위하여 CDS 감산 회로(834) 뱅크를 더 포함한다. CDS는 고정 패턴 노이즈(fixed pattern noise)에 의한 센서 어레이의 불균일을 제거하기 위한 방법이다. 이 경우에 CDS는 어레이의 광검출기사이의 다양한 비교기(variable comparator)에 의한 오프셋 값을 보정하기 위하여 사용된다. 본 실시예에서는 디지털 CDS 방법이 수행된다. 센서 어레이가 리셋된 후, 각각의 광검출기의 리셋 값들이 측정되어 메모리(110)의 기억위치(226)에 저장된다. 계속해서, 센서 어레이에 의해 포착된 각각의 화소 데이터의 프레임에 대해서 저장된 리셋 값들을 화소 데이터를 정규화하기 위하여 화소 값으로부터 뺀다. 화소 정규화 회로(112)에서, CDS 감산 회로(834)는 화소 데이터상에 감산 작용을 수행하도록 설계된다. 도8에서, 변환 윈도우 내의 화소 데이터(즉, 화소 0에서 3까지의 화소 데이터)는 그레이 코드 표현에서 이진 표현으로 변환된다. 이진 화소 데이터는 CDS 감산 회로(834)로 제공된다. 버퍼(830)에 저장된 리셋 값들은 CDS 감산회로 (834)로 제공된다. CDS 감산회로(834)는 리셋 값들을 각 화소에 대한 화소 데이터에서 뺀다. CDS 감산회로(834)가 수행하는 감산은 당업자에게 널리 알려진 방법에 의하여 수행할 수 있다.

본 실시예에서 CDS 추출회로(834)가 이진 화소 데이터를 기초로 연산한 후에 CDS 정규화된 화소 데이터가 다중 샘플링 정규화 회로(836)로 제공된다. 위에 기술된 바와 같이, 다중 샘플링은 시간에 따라 센서 어레이로부터 여러 번 읽기를 수행하고, 다중 샘플링 정보를 기초로 출력 값들을 정규화 함으로써 센서 어레이의 동적 영역을 증가시키기 위한 알고리즘이다. 정규화된 화소 데이터를 기초로 한 이미지는 센서 요소의 실제 감도(sensitivity) 영역보다 몹시 큰 모사된(simulated) 감도 영역을 가지도록 만들어질 수 있다. 본 실시예에서의 이미지 센서(100)는 다중 샘플링(multiple sampling)에서의 시간 지수 방법(time-indexed method)을 사용하고 있는 미국 특허출원 제09/567,786호에 기재된 방법을 수행한다. 물론 다른 다중 샘플링 알고리즘도 본 발명의 이미지 센서를 위해 사용될 수 있다.

이미지 센서(100)의 다중 샘플링 작용을 이하에서 간략히 기술한다. 상세한 다중 샘플링 작용의 기술은 위의 특허출원을 인용한다. 도6은 DPS 어레이(102)의 대표화소 A, B, C 및 D의 화소 세기(intensity) 값과 노출 시간을 나타낸다. 다중 샘플링이 사용되는 경우 화소 값들은 노출시간 1T에서 첫 번째로 읽어내어지며, 다중 샘플링 업데이트 회로(104)는 화소 값들에 대해서 포화 비교 작용(saturation comparison operation)을 수행한다. 포화 비교 작용은 여러 가지 다양한 방법으로 수행될 수 있다. 한 실시예에서는 50%의 포화 스레시홀드가 사용되며, 즉, 1T의 시간에서 다중 샘플링 업데이트 회로(104)는 DPS 어레이(102)로부터의 화소 값의 리드아웃을 비교하여 어느 화소 세기 값이 50%의 포화 스레시홀드를 넘었는지를 판단한다. 예를 들어, 도6에서는 화소 A는 50% 화소 포화 스레시홀드를 넘었으며, 반면에 화소 B에서 D까지는 포화 스레시홀드 이하의 세기 값을 가진다. 다중 샘플링 업데이트 회로(104)는 화소 A부터 D까지의 화소 값들을 메모리(110)에 기록한다. 다중 샘플링 업데이트 회로(104)는 또한 기억위치(222)의 화소 A에 대응하는 스레시홀드 지시자 비트 값을 소정의 값으로 세팅한다. 예를 들어, 화소 A가 포화에 이르렀름을 "1"로 나타낼 수 있다. 화소 A의 스레시홀드 지시자 비트를 세팅함으로써 다중 샘플링 업데이트 회로(104)는 화소 A에 대해 메모리(110)로 더 이상의 업데이트를 하지 않게 된다. 다중 샘플링 업데이트 회로(104)는 또한 화소 A에 대하여 시 간 지수 1T를 기억 위치(224)에 저장한다. 화소 A에 대하여 화소 값 및 시간 지수 값은 화소 정규화 회로(112)에서 화소 A의 모사된 세기 값을 계산하기 위하여 사용된다. 도6에서는 다중 샘플링 과정은 노출 시간 2T, 4T, 8T 및 16T 이후 센서 리드아웃이 취해질 때까지 계속된다. 한 화소에 대하여 화소 세기 값이 50% 포화 스레시홀드를 넘는 각각의 시간에 스레시홀드 지시자 비트는 세팅되며 그 화소에 대한 포화 시간지수는 측정된 화소 값과 함께 메모리(110)에 저장된다. 도7은 이미지 센서(100)에서 사용되는 다중 샘플링 업데이트 회로(104)의 한 예를 나타낸다. 공지수단을 이용한 다른 변형도 얼마든지 가능함이 당업자에게 당연하다.

다른 실시예에서 포화 스레시홀드의 레벨이 광검출기의 포화 레벨에 아주 가깝도록 정하여질 수도 있다. 예를들어 90% 포화 스레시홀드가 사용될 수 있다. 90% 포화 스레시홀드가 사용될 경우, 다중 샘플링 업데이트 회로(104)는 화소 값이 90% 포화 값을 넘을 때까지 메모리(110)에 화소 값을 기록하고 업데이트 한다. 메모리 (110)에서, 기억위치(222)는 센서 어레이(102) 내의 각각의 화소에 해당되는 포화 비트를 저장한다. 포화 비트는 화소 값이 90% 스레시홀드를 넘을 때마다 미리 정하여진 값으로 세팅(예를 들어 "1")된다. 그 경우에, 포화된 화소 값은 메모리(110)에 쓰여지지 않는다. 그 대신, 다중 샘플링 업데이트 회로(104)는 포화가 검출된 시간 지수를 저장한다. 예를 들어 도6의 화소 포화 레벨이 90% 레벨이라면, 시간 1T에서 화소 A는 이미 포화되었고 소정 화소 값이 메모리(110)에 기록되며, 시간 지수 1T는 화소 A에 대해 저장되며, 화소 A레 대한 포화 비트도 또한 "1"로 세팅 될 것이다. 한편, 화소 B는 시간 4T까지 포화되지 않는다. 시간 4T에서, 다중 샘플 링 업데이트 회로(104)는 이미 저장된 B 화소 값의 위에 덧쓰지 않으며, 대신 화소 B에 대한 시간지수와 포화 비트를 저장한다. 포화 전의 화소 B의 화소 값 및 포화가 일어난 시간지수는 화소 정규화 회로(112)에서 화소 B에 대한 모사된 화소 값을 결정하는데 사용된다. 다중 샘플링 업데이트 회로의 다른 실시예에서 포화 비트는 메모리(110)에 대한 쓰기 마스크(write mask)로 사용될 수 있다. 그리하여, 포화 비트는 각 화소에 대한 쓰기 인에이블(enable) 신호로 작용할 수 있으며, 화소 데이터가 메모리(110)에 쓰여질지의 여부를 결정한다.

바람직한 횟수의 샘플링 이후에, 이미지 센서(100)는 이미지의 모든 화소에 대한 빛 세기 값을 포착하게 된다. 메모리(110)는 광검출기가 포화되기 전에 각 화소의 화소 값을 저장한다. 메모리(110)는 또한, 화소가 포화되었을 때의 시간에 해당하는 각 화소의 시간 지수 값들을 저장한다. 화소 정규화 회로(112)는 화소 값에 기초를 둔 화소 데이터와 각 화소에 대해 저장된 시간 지수 값을 기초로 다중 샘플링 정규화 작용을 수행한다. 다중 샘플링 정규화는 시간에 따른 화소 값의 빛에 대한 반응이 선형이라고 가정한다. 위의 선형 반응의 가정은 CMOS 센서의 경우에는 좋은 가정이다. 다중 샘플링 정규화는 총 노출시간과 화소가 포화된 시간의 비율에 따른 상수를 화소 값에 대해 곱하여 주는 것이다. 도6에 의하면, 화소 A에 대한 정규화된 화소 값은 화소 A의 포화 이후의(즉, 1T의 시간에서의) 화소 값 리드아웃과 총 노출시간(16T) 대 포화 시간 간격(1T)의 비율을 곱하여 얻어진다. 즉, 다음의 방정식이 화소 A의 정규화 값으로 주어진다.

화소 A(정규화 값) = 화소 A(리드 값) x (총 노출시간/ 포화 노출 시간)

= 화소 A(리드 값) x (16/1) = 화소 A(리드 값) x 16

비슷하게 화소 B 로부터 D까지의 정규화 값도 얻어진다.

화소 B(정규화 값) = 화소 B(리드 값) x (16/4) = 화소 B(리드 값) x 4;

화소 C(정규화 값) = 화소 C(리드 값) x (16/8) = 화소 C(리드 값) x 2; 및

화소 D(정규화 값) = 화소 D(리드 값) x (16/16) = 화소 D(리드 값).

위 방정식은 50% 포화 스레시홀드 값이 선택되었을 경우의 정규화 작용을 나타낸다. 물론 동일한 정규화 작용이 90% 포화 스레시홀드가 선택된 경우에 적용될 수 있다. 화소 정규화 회로(112)에서, 다중 샘플링 정규화 회로(836)는 넓은 동적 영역을 갖는 화소 데이터의 출력을 제공하기 위해 위에서 기술한 다중 샘플링 정규화 작용을 한다. 회로(836)는 정규화 계산을 위하여 화소 정규화 회로(112)의 버퍼 (830)에 저장된, 예를 들어 버퍼(830)의 5열 및 6열에 저장된, 시간 지수 값을 사용한다. 다중 샘플링 정규화 회로(836)는 정규화된 화소 데이터를 계산하기 위하여 화소 데이터 및 시간 지수 값을 사용하여 계산한다.

본 발명의 다른 한 가지 측면에 따르면, n 비트 그레이 코드의 이진 코드변환 회로가 제공된다. 본 발명의 그레이 코드 변환 회로는 그레이 코드 값의 저차 비트값을 변환하는데에 있어서 게이트 지연을 현저하게 줄일 수 있다. 직접적 구현에서 14 XOR 게이트 지연을 갖는 반면에, 한 실시예에서, 본 발명에 따른 15 비트 그레이 코드 변환 회로는 단지 4 XOR 게이트 지연만을 갖는다. 본 발명의 이미지 센서(100)는 본 발명의 그레이 코드 변환 회로를 채용하여 이미지 센서(100)의 작동 속도를 향상시킨다.

그레이 코드 이진 변환은 위에서 기술한 리커시브 XOR 방정식을 사용하여 수행될 수 있다. LSB에 대하여 긴 지연시간을 갖는 직접적 구현대신에, 본 발명의 그레이 코드 이진 변환 회로는 LSB에 대한 지연시간을 최소화하기 위하여 네스티드 XOR 트리 기술(nested XOR tree architecture)을 사용한다. n 비트 그레이 코드 넘버의 LSB를 위한 지연시간은 변환회로의 가장 임계 패스(critical path)인데 이는 n 비트 그레이 코드 변환 회로의 최대 지연시간이기 때문이다. 본 발명에 따르면, 임계 패스의 지연시간을 최소화 하는, n 비트 그레이 코드 넘버를 위한, 그레이 코드 이진 변환 회로를 제공하는 방법이 제공된다. 또한, 본 발명의 방법은 임계 패스의 지연 시간을 최소화되도록 유지하면서, 회로 내의 XOR 게이트의 개수 및 전체 회로의 소요 면적이 최소화 되도록 한다.

변환 회로 및 회로를 구성하는 방법이 15 비트 그레이 코드 넘버의 관점에서 상세히 기술된다. 물론, 본 발명의 회로 및 방법은 n 비트 그레이 코드 넘버를 위하여 적용될 수 있다. 첫째로, 네스티드 XOR 트리는 15 비트 그레이 코드 넘버를 사용하여 이진 값의 LSB B0를 변환하기 위하여 설계된다. 위의 XOR 트리는 임계 패스의 지연시간을 최소화 하기위한 구성을 갖는다. 도 10은 15 비트 그레이 코드 넘버를 위한 네스티드 XOR 트리 1010을 나타낸다. 2 입력 XOR 게이트를 사용하는 n 비트 그레이 코드의 이진 변환 회로의 이진 LSB를 변환시키기 위한 최소 게이트 지연의 개수는 log₂n이다. 15비트 그레이 코드 넘버에서, 게이트 지연의 수는 도 10에 나타낸 바와 같이 4이다. 15 비트 그레이 코드 넘버의 G0에서 G14 까지의 비트를 변환함으로써 이진 LSB B0를 얻기 위해서는, 도 10의 XOR 트리 1010은 네 개 레이어(layer)의 XOR 게이트를 포함한다. 첫 번째 레이어에서는 일곱 개의 2입력 XOR 게이트가 15 비트 그레이 코드 입력 값의 비트 G14에서 G1까지의 쌍들에 대하여 XOR 연산을 수행한다. 두 번째 레이어에서는, 네 개의 2입력 XOR 게이트가 첫 번째 레이어의 XOR 연산된 결과와 LSB 비트인 G0의 XOR 연산을 수행한다. 만일 n이 짝수라면, 첫 번째 레이어는 입력 값의 모든 n 비트에 대하여 연산을 수행하며, 두 번째 레이어는 첫 번째 레이어의 XOR 연산의 결과에 대해서 연산을 수행한다. 변환 과정은 두 번째 레이어의 내 개의 XOR 연산 결과에 대하여 세 번째 레이어에서 계속된다. 마지막으로, 네 번째 레이어의 XOR 게이트에 의하여 LSB의 이진 값 B0가 발생된다. 이러한 방법으로, 임계 패스가 단지 4 XOR 게이트의 지연만을 갖는 15 비트 그레이 코드 입력의 LSB를 변환하기 위한 XOR 트리 1010이 구성된다.

각각의 이진 출력 비트를 위한 XOR 트리를 발생시키는 것이 가능하지만, 각각의 비트가 자신만의 XOR 트리를 갖는다면, 각각의 비트는 논리 항들을 공유하며 논리 회로가 중복되는 결과를 가져오기 때문에 이러한 구성은 실용적이지 않다. 대신에, 15비트 그레이 코드 입력 값의 변환 회로를 구성하기 위한 다음 스텝은 도10의 XOR 트리 1010이 LSB( 비트 B0)이외의 출력 비트를 위한 변환된 이진 값들을 포함하는 지를 인식하는 것을 포함한다. 도10에 의하면, XOR 트리 1010은 비트 B14, B13, B11 및 B8의 비트들의 이진 값을 또한 발생시킨다. 그리하여, 남겨진 것은 남은 비트를 변환시키기 위하여 XOR 게이트를 채움으로써 변환 회로를 끝내는 것이다.

다음으로, 아직 변환되지 않은 비트들을 변환시키기 위하여 XOR 트리 1010에서 XOR 게이트가 추가된다. 도10에서, 남은 변환되지 않은 비트는 B12, B10, B9 및 B7에서 B1까지 이다. 여기서, 우선적인 제한은 남은 비트를 변환하기 위한 XOR 게이트의 추가가 LSB의 게이트 지연에 비하여 게이트 지연을 더 발생시키지 않아야 한다는 것이다. 즉, 모든 남은 비트가 log₂n의 최대 지연 혹은 15 비트 그레이 코드 값에 대하여 4 게이트 지연을 최대한으로 하여 변환되어야 한다. 이러한 목표는 XOR 트리 1010에서 이미 발생된 논리 항(logical term)들을 가능한 한 많이 재사용함으로써 이루어진다. 도11은 15비트 그레이 코드의 입력 값들을 15 비트 이진 출력 값으로 변환하기 위한 XOR 트리 1110을 나타낸다. XOR 트리 1110은 도 10의 XOR 트리 1010 및 남은 비트를 변환하기 위한 부가적인 XOR 게이트들을 포함한다. XOR 트리 1110에서, 모두 28 XOR 게이트가 사용되며, 4 XOR 게이트 지연이 유지된다.

어떤 응용에서는, 본 발명의 그레이 코드 변환 회로의 구현을 위하여 최소 면적이 바람직하다. 이러한 경우에, 본 발명의 변환 회로는 임계 패스 지연시간만이아니라 최소 면적으로 최적화될 수 있다. 최적화는 LSB를 제외한 하나 또는 그 이상의 XOR 회로의 재배열에 의하여 수행되며, 비트들의 이진값을 발생시키기 위하여 최소 XOR 게이트가 사용되도록 한다. 이것은 이진 값을 발생시키기 위하여 공유된 항들의 이용을 최대화함으로서 얻어진다. XOR 게이트의 재배열이 특정 비트의 게이트 지연을 증가시킨다 하더라도 전체 지연시간, 즉 임계 패스의 지연 시간은 유지된다. 도12는 비트 B8의 변환 회로가 회로 면적의 최소화를 위하여 재배열된 15 비트 그레이 코드의 이진 변환 회로의 한 바람직한 실시예를 나타낸다. 도11에서는 회로 1110은 28 게이트를 사용하며, 4 XOR 게이트 지연을 갖는다. 회로 1110은 3 XOR 게이트 지연을 가지며 비트 B8을 계산한다. 특히, 비트 G10 및 G9가 XOR 계산된다. 결과는 비트 G8과 XOR 연산된다. 결과는 다시 비트 G14, G13, G12 및 G11의 비트들의 XOR 연산의 결과와 XOR 연산된다. 그러나, 회로 1110은 적어도 하나의 XOR 게이트를 줄임에 의하여 면적이 최적화된다. 도12의 회로 1210에 의하면, 이진 출력 비트 B8은 XOR 게이트 1214의 출력을 사용하여 계산된다. 도11의 XOR 게이트 1113은 삭제된다. 결과적으로, 회로 1210은 단지 27 게이트를 사용하여 구성되며(도11의 회로 1110보다 하나가 적은), 임계 패스에서 4 XOR 게이트를 유지한다. 이전 회로의 3에 비하여 B8은 지금 4 XOR 게이트 지연을 가지나, 이것은 임계 패스의 지연시간과 같으므로 전체 변환 회로의 성능에는 영향이 없다. 이러한 방법으로, 본 발명의 n 비트 그레이 코드의 이진 변환 회로가 회로 면적 및 임계 패스 지연시간에 대하여 최적화될 수 있다.

어떤 경우, 임계 패스 게이트 지연이 커지더라도 본 발명의 그레이 코드 변환 회로의 회로 면적을 최소화하는 것이 필요하게 된다. 도13은 본 발명의 다른 실시예에 따른 15 비트 그레이 코드의 이진 변환 회로를 나타낸다. 변환 회로 1310은 LSB(비트 MSB-14)를 발생시키기 위해서 5 XOR 게이트 지연을 가지나 단지 총 23 XOR 게이트를 사용한다. 회로 1310은 임계 패스 지연 시간을 단 하나의 XOR 게이트만큼 증가시키면서, XOR 게이트의 개수를 네 개 줄인다. 변환 회로 1310은 지연 시간을 조금 희생하면서 최소 회로 면적을 얻는 것이 바람직할 경우에 적당하다.

정리하면, 본 발명의 위에서 기술한 방법에서는, n 비트 그레이 코드의 이진 변환 회로는 네스티드 XOR 트리를 구성함으로써 실행될 수 있다. XOR 트리는 첫 번째로 least significant bit(LSB)의 변환인 임계 패스의 지연시간을 최적화하도록 구성된다. 임계 패스가 아닌 비트를 위해서는 XOR 트리는 회로 면적을 최소화하도록 구성된다. 그리하여, XOR 트리는 LSB 또는 다른 비트를 위해 수행된 인접한 논리 항을 재사용하도록 구성된다. 임계 패스의 게이트 지연이내에서 가능한한 이미 실행된 항들이나 리플(ripple) 논리에 의존하여 최소 회로 면적이 얻어진다. 물론, 본 발명의 n 비트 그레이 코드의 이진 변환 회로의 다른 변형으로도 임계 패스 지연 시간이나 회로 면적 또는 양자에 대하여 최적화될 수가 있다.

본 발명의 다른 측면에 의하여, n 비트 그레이 코드의 이진 코드 변환 회로의 구성 방법이 제공된다. n 비트 그레이 코드 의 이진 변환 회로는 다수의 빌딩 블록(building block)을 선택하고 결합함으로써 구현된다. 동일한 n 비트 변환 회로에 대하여 몇몇 빌딩 블록의 조합이 가능하지만, 조합은 서로 다른 총 XOR 게이트의 수와 XOR 게이트 지연의 수를 갖게 된다. 본 발명에 의하여, 그레이 코드 변환 회로는 바람직한 최소 회로 면적과 임계 패스에 대한 바람직한 최소 게이트 지연을 갖도록 구성될 수 있다. 도 14는 본 발명의 한 실시예에 의한 n 비트 그레이 코드의 이진 변환 회로를 구성하기 위한 다수의 빌딩 블록을 나타낸다. 도 14에서는, 2 비트, 3 비트, 4 비트 및 8 비트 그레이 코드의 변환을 위한 여섯 개의 다른 빌딩 블록이 나타내어져 있다. 블록 C2는 2 비트 변환회로이다. 블록 C3은 2 XOR 게이트 지연을 갖는 3 비트 변환회로를 나타낸다. 블록 C41 및 C42는 블록 C41이 게이트 지연에 대해서 최적화되며, 블록 C42가 회로 면적에 대하여 최적화된 4 비트 변환회로를 각각 나타낸다. 4 비트 변환회로가 사용되면, 블록 C41 및 C42 가 지연 시간의 최소화 또는 회로 면적의 최소화가 사용되는지의 여부에 따라서 사용될 수 있다.

도 14의 빌딩 블록은 두 개의 8 비트 변환 회로를 더 포함한다. 블록 C81 및 C82는 많은 비트를 가지는 더 복잡한 변환 회로를 구성하는데 있어서 이전의 빌딩 블록이 유용하게 사용될 수 있는지를 나타낸다. 예를 들어, 블록 81은 8 비트 그레이 코드 변환을 위하여 블록 C41의 두 예를 사용한다. 블록 81에서는, LSB 출력 비트로 전파시키기 위해 네 번째의 MSB가 사용된다. 블록 C81은 12 XOR 게이트를 사용하며, 3 XOR 게이트 지연을 갖는다. 한편, 블록 82에서는 블록 C41의 한 예만이 사용된다. 블록 C82의 4 LSB를 발생시키기 위한 논리회로는 지연 시간이 아닌 면적에 의하여 최적화되어 있다. 그리하여, 블록 C82는 11 XOR 게이트를 사용하며, 4 XOR 게이트 지연을 갖는다. 블록 C82에서, 임계 패스는 실제로 LSB의 다음인 비트 1이다. 블록 C82의 LSB는 실제로 3 XOR 게이트 지연만을 갖는다.

다수의 빌딩 블록을 제공함에 의하여, n 비트 그레이 코드의 이진 변환 회로는 적절한 수의 빌딩 블록의 선택 및 조합, 또한 저차 비트의 계산을 완료하기 위한 리플 논리의 부가에 의하여 구성될 수 있다. 예를 들어, 도 12의 변환 회로 1210은 도15의 빌딩 블록 C82, C41 및 C3을 사용하여 구성될 수 있다. 변환 회로 1510은 회로 1210과 동일하게 27 XOR 게이트 및 4 XOR 게이트 지연을 갖는다. 27 XOR 게이트 구현은 15 비트 그레이 코드 변환 회로의 최소 구현이다. 어떠한 n 비 트 넘버를 위한 변환 회로도 비슷한 방법으로 구현이 가능하다.

본 실시예에서는, 빌딩 블록은 2 입력 XOR 게이트를 사용하여 구성된다. 물론, 다른 빌딩 블록은 3 또는 4 입력 XOR 게이트를 사용하여 또한 구현될 수가 있다. 도1의 빌딩 블록은 단지 설명을 위한 것일 뿐이다.

요약하면, 본 발명의 한 실시예에서는 화소 정규화 회로(112)를 가지는 이미지 센서(100)는 다음과 같다. 첫 번째로, 이미지 센서(100)는 DPS 어레이를 리셋시키기 위한 CDS 초기화를 수행한다. 센서 어레이가 리셋된 후, 리셋값은 리드 아웃되어 메모리(110)의 기억 위치(226)에 저장된다(도2). DPS 어레이(102)는 이미지를 포착하기 위하여 빛에 노출된다. 첫 번째 노출시간 간격이후에(시간 1T), 다중 샘플링 업데이트 회로(104)는 포화 레벨 비교를 수행하며, 화소 값이 포화되었는지의 여부에 따라 필요로 하는 화소 값들, 시간 지수, 및 스레시홀드 지시자 비트를 메모리(110)에 저장한다. 다중 샘플링 과정은 전 노출시간에 걸쳐서 계속된다. 메모리(110)는 비트 플레인 배열에 배열된 모든 화소값을 저장하며, 스레시홀드 지시자 값(기억위치 222), 시간 지수 값(기억 위치 224), 리셋 값(기억 위치 226)을 저장한다. 화소 정규화 회로(112)는 우선, 각각의 비트 플레인에서 버퍼(830)(도8)로 화소 데이터의 첫 번째 열을 로딩하여 정규화 연산을 수행한다. 화소에 관련된 시간 지수 정보 및 리셋 감산 값들이 또한 버퍼(830)에 로딩된다. 변환 윈도우 상에 있는 화소 데이터의 부분은 그레이 코드 표현의 이진 표현으로의 변환을 위해서 그레이 코드 변환 회로(832)로 제공된다. 이진 화소 데이터는 CDS 감산회로(834)와 결합되어 리셋 값이 이진 화소 데이터로부터 감산된다. CDS 정규화 데이터는 다중 샘플링 정규화 회로(836)로 제공되어 화소 데이터는 시간 지수 정보를 이용하여 정규화된다. 최종 정규화 데이터는 화소 비트 배열의 버스(109)로 출력되거나 역시 화소 비트 배열의 버스(108)를 통하여 메모리(110)에 되써진다. 화소 정규화 회로(112)는 변환 윈도우 상의 화소 데이터의 화소 데이터의 다음 그룹을 처리하기 위하여 진행한다. 정규화 과정은 버퍼(830)의 모든 화소 데이터가 정규화 될 때까지 계속된다. 화소 정규화 회로(112)는 메모리(110)의 각 비트 플레인으로부터 화소 데이터의 다음 열을 로딩하며, 정규화 과정은 위에서 기술된 바와 같이 모든 화소 데이터가 정규화될 때까지 반복된다.

본 발명의 원리에 의해서, 이미지 센서는 센서 어레이, 메모리, 화소 정규화 회로를 단일 칩상에 집적한다. 단일 칩 구현은 이미지 센서의 효율을 개선하며, 이미지 센서는 외부 시스템과 호환성을 가지게 된다. 본 발명의 이미지 센서는 화소 데이터를 처리하기 위한 중간처리 회로의 필요없이 영상을 포착하는 어떤 이미징 시스템과도 결합될 수 있다. 본 발명에 의한 이러한 이미지 센서의 능력은 종래 기술의 이미지 센서로는 구현되지 못한 것이다.

또한, 상기 실시예와 도면은 발명의 내용을 상세히 설명하기 위한 목적일 뿐, 발명의 기술적 사상의 범위를 한정하고자 하는 목적이 아니며, 이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 상기 실시예 및 첨부된 도면에 한정되는 것은 아님은 물론이며, 후술하는 청구범위뿐만이 아니라 청구범위와 균등 범위를 포함하여 판단되어야 한다.

본 발명에 의하여, 이미지 센서의 성능을 개선하기 위한 집적된 보조 회로를 갖춘 디지털 이미지 센서가 제공된다.

본 발명에 의한 이미지 센서의 단일 칩 구현은 이미지 센서의 효율을 개선하며, 이미지 센서는 외부 시스템과 호환성을 가지게 된다.

또한, 본 발명에 의하여, 게이트 지연시간을 최소화 하며, 회로의 면적을 최소화할 수 있는 최적화된 주변회로를 갖는 집적된 이미지 센서를 제공할 수 있다.

Claims (16)

1. 디지털 화소의 2차원 어레이(array)를 포함하고, 상기 각 디지털 화소는 정수인 k 비트의 디지털 화소 데이터로 디지털 신호를 출력하며, 장면(scene)의 영상을 표현하는 상기 k 비트의 디지털 화소 데이터를 출력하고, 상기 디지털 화소 데이터는 상기 k 비트의 디지털 화소 데이터가 비트 플레인 포맷(bit-plane format)상에서 k 수의 비트 플레인들로 배열된 센서 비트 배열로 출력되는 센서 어레이;

   상기 센서 어레이와 통신하며, 상기 k 비트 디지털 화소 데이터를 상기 센서 비트 배열에 저장하기 위한 데이터 메모리; 및

   상기 k 비트 디지털 화소 데이터를 화소 비트 순서(pixel-bit order)로 재배열하며 상기 재배열된 화소 데이터를 출력신호로 제공하기 위해 상기 데이터 메모리에 연결되며, 상기 재배열된 화소 데이터가, 각 디지털 화소와 연속적인 순서로 결합된 모든 k 비트의 디지털 화소 데이터를 갖는 화소 비트 순서로 되는 화소 정규화 회로를 포함하는 이미지 센서.
2. 제1항에 있어서,

   상기 센서 어레이, 상기 데이터 메모리 및 상기 화소 정규화 회로가 단일한 집적 회로에 제조되는 이미지 센서.
3. 제1항에 있어서,

   상기 화소 정규화 회로는, 상기 데이터 메모리와 상기 화소 정규화 회로간의 신호선(signal line)들의 라우팅(routing)을 통하여 상기 디지털 화소 데이터를 재배열하는 이미지 센서.
4. 제1항에 있어서,

   상기 화소 정규화 회로는, 상기 데이터 메모리와 상기 화소 정규화 회로간의 신호선(signal line)들의 하드 와이어링(hard-wiring)을 통하여 상기 디지털 화소 데이터를 재배열하는 이미지 센서.
5. 제1항에 있어서,

   상기 재배열된 화소 데이터가 상기 이미지 센서의 출력 신호로서 제공되는 이미지 센서.
6. 제1항에 있어서,

   상기 재배열된 화소 데이터가 상기 데이터 메모리로 쓰여지는 이미지 센서.
7. 제1항에 있어서,

   상기 재배열된 화소 데이터는 첫번째 디지털 화소 k 비트와 두번째 디지털 화소 k 비트가 연속되는 순서로 이어지는 이미지 센서.
8. 제1항에 있어서,

   상기 화소 정규화 회로는 상기 데이터 메모리로부터 상기 디지털 화소 데이터의 블록(block)을 저장하기 위한 버퍼(buffer)를 포함하며, 상기 화소 정규화 회로는 상기 데이터 메모리와 상기 버퍼 사이의 신호선들의 라우팅(routing)에 의하여 상기 디지털 화소 데이터를 재배열하는 이미지 센서.
9. 삭제
10. 제1항에 있어서,

    상기 데이터 메모리는 N x M x k 비트를 가지며, 상기 데이터 메모리는, 각각의 상기 디지털 화소에 의해 출력된 첫번째 디지털 화소 데이터와, 계속해서 이를 뒤따르는 각각의 상기 디지털 화소에 의해 출력된 두번째 디지털 화소 데이터를 저장함으로써, 상기 디지털 화소 데이터를 비트 플레인 포맷(bit-plane format)에 저장하는 이미지 센서.
11. 제10항에 있어서,

    상기 재배열된 화소 데이터는, 연속적인 비트 순서로 된 첫번째 디지털 화소의 k 비트 디지털 화소 데이터와, 이를 뒤따르며 연속적인 비트 순서로 된 두번째 디지털 화소의 k 비트 디지털 화소 데이터를 갖는 이미지 센서.
12. 제11항에 있어서,

    상기 첫번째 디지털 화소와 상기 두번째 디지털 화소가 상기 센서 어레이에서 디지털 화소들에 인접하지 않은 이미지 센서.
13. 디지털 화소의 2차원 어레이를 포함하고, 상기 디지털 화소들이 장면의 영상을 나타내는 정수의 k 비트 디지털 화소 데이터로 디지털 신호를 출력하는 센서 어레이를 사용하여 장면의 이미지를 포착하는 단계;

    상기 k 비트 디지털 화소 데이터가 비트 플레인 포맷상에서 k 수의 비트 플레인으로 배열되도록, 디지털 화소 데이터를 센서 비트 순서로 출력하는 단계;

    상기 디지털 화소 데이터를 데이터 메모리에 저장하는 단계; 및

    각 디지털 화소와 결합된 상기 디지털 화소 데이터의 모든 k 비트가 연속적인 순서가 되도록, 상기 디지털 화소 데이터를 화소 비트 순서로 재배열하는 단계를 포함하는 이미지 센싱 방법.
14. 제 13항에 있어서,

    상기 재배열된 화소 데이터를 상기 데이터 메모리에 저장하는 단계를 더 포함하는 이미지 센싱 방법.
15. 제 13항에 있어서,

    상기 재배열된 화소 데이터를 상기 이미지 센서로부터의 출력신호로서 제공하는 단계를 더 포함하는 이미지 센싱 방법.
16. 제 13항에 있어서,

    상기 화소 데이터를 재배열하는 상기 동작은 신호 선들의 라우팅에 의해 수행되는 이미지 센싱 방법.

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