KR100799201B1 - 칩 스케일 패키지와, 칩 스케일 패키지용 리이드 프레임과이의 제조방법 - Google Patents

칩 스케일 패키지와, 칩 스케일 패키지용 리이드 프레임과이의 제조방법 Download PDF

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Abstract

칩 스케일 패키지와, 칩 스케일 패키지용 리이드 프레임과 이의 제조방법을 개시한다. 본 발명은 패드;와, 그 아랫면에 실장되는 반도체 칩;과, 패드의 둘레를 따라 배치되며, 반도체 칩과 와이어에 의하여 와이어본딩되는 부분이 하프에칭된 리이드;와, 리이드에 형성되며, 와이어본딩되는 영역을 확장시킨 영역확장부;와, 패드와, 반도체 칩과, 리이드를 몰딩하는 몰딩재;를 포함하고, 영역확장부는 리이드의 에칭되는 부분의 적어도 일측벽을 따라 형성되며, 리이드의 에칭되는 부분과 공히 에칭시키거나, 리이드의 에칭되는 부분의 가장자리를 따라 선택적으로 에칭액의 침투를 방지하도록 포토 레지스터를 코팅하여 형성시켜서 와이어본딩되는 영역인 평활면을 확장시켜 된 것으로서, 반도체 칩과 리이드와의 와이어본딩시 유효한 와이어본딩 영역을 확장하게 되어 와이어 본딩성에 대한 신뢰도를 향상시킬 수가 있다.

Description

칩 스케일 패키지와, 칩 스케일 패키지용 리이드 프레임과 이의 제조방법{Chip scale package and lead frame for the same and the fabrication method thereof}
도 1은 종래의 칩 스케일 패키지를 도시한 단면도,
도 2는 도 1의 리이드가 에칭된 이후의 상태를 도시한 단면도,
도 3은 본 발명의 일 실시예에 따른 칩 스케일 패키지를 도시한 단면도,
도 4는 도 3의 칩 스케일 패키지가 몰딩되기 이전의 상태를 도시한 사시도,
도 5a는 본 발명의 제1 실시예에 따른 리이드가 에칭되기 이전의 상태를 도시한 사시도,
도 5b는 도 5a의 리이드가 에칭된 이후의 상태를 도시한 사시도,
도 6은 도 5b의 평면도,
도 7는 본 발명의 제2 실시예에 따른 리이드를 도시한 사시도,
도 8은 본 발명의 제3 실시예에 따른 리이드를 도시한 사시도,
도 9는 본 발명의 제4 실시예에 따른 리이드가 에칭된 이후의 상태를 도시한 사시도,
도 10a는 도 9의 리이드의 표면에 포토 레지스터가 코팅된 이후의 상태를 도시한 단면도,
도 10b는 도 10a의 리이드가 에칭되는 상태를 도시한 단면도,
도 10c는 도 10b의 리이드가 에칭된 이후의 상태를 도시한 단면도,
도 11은 본 발명의 제5 실시예에 따른 리이드의 양 면에 포토 레지스터가 코팅된 이후의 상태를 도시한 사시도.
< 도면의 주요부분에 대한 부호의 설명 >
10,30...칩 스케일 패키지 11,31...패드
13,33...반도체 칩 14,34...리이드
14a,34a....에칭부 35...와이어
36...몰딩재 41...타이바
42...댐바 50,70,80,90,110...리이드
51,71,81,91,111...리드단자부 52,72,82,92,112...에칭부
53,73,74,83...날개부 54,93,113...평탄부
55,56...라운딩부 95...턱부
101,102,103,122,123...포토 레지스터
본 발명은 칩 스케일 패키지에 관한 것으로서, 보다 상세하게는 칩과 리이드간의 와이어본딩성을 향상시킬 수 있도록 리이드 단부의 구조와 이에 따른 방법이 개선된 칩 스케일 패키지와, 칩 스케일 패키지용 리이드 프레임과 이의 제조방법에 관한 것이다.
통상적으로, 리이드 프레임을 활용한 칩 스케일 패키지(chip scale package,CSP)는 MLF(micro lead frame), BLP(bottom leaded plastic package), BCC(bumped chip carrier)등이 있다.
도 1을 참조하면, 칩 스케일 패키지(10)는 패드(11)상에 접착제(12)를 매개로 하여 반도체 칩(13)이 실장되고, 상기 반도체 칩(13)의 주변부를 따라 다수개의 리이드(14)가 배치되어 있다. 상기 반도체 칩(13)은 와이어(15)에 의하여 상기 리이드(14)와 와이어본딩되어 있다.
상기한 구조의 칩 스케일 패키지(10)는 리이드(14)의 아랫면이 외부로 노출된 상태에서 몰딩재(16)에 의하여 전체적으로 몰딩되어 있다. 이를 위하여 상기 리이드(14)는 그 단부가 하프 에칭(half etching)에 의하여 다른 부분과 두께를 달리하는 에칭부(14a)를 형성하고 있다. 상기 리이드(14)는 노출된 부분이 외부회로기판상의 단자와 접촉하게 되어서, 전기적 신호를 전달할 수 있는 통로로 제공되고 있다.
도 2는 이러한 리이드를 하프 에칭한 이후의 상태를 도시한 것이다.
도면을 참조하면, 리이드(20)는 리드단자부(21)와, 이로부터 일체로 연장된 에칭부(22)를 포함한다. 상기 에칭부(21)는 상기 리드단자부(22)와 동일한 두께를 가지고 있지만, 하프 에칭이후에는 그 두께가 대략 1/2배를 가지게 된다.
그런데, 상기 에칭부(21)는 하프 에칭시 파먹음 현상이 일어나게 된다. 즉, 상기 리드단자부(22)의 절반 정도의 두께를 가지는 평활한 상태의 평탄부(23)의 가 장자리를 따라 라운딩 부분이 발생하게 된다. 특히, 상기 리드단자부(21)와 에칭부(22)의 경계 부분(24)과, 상기 에칭부(22)의 단부(25)에 라운딩 부분이 심하게 발생한다. 이외에도, 상기 에칭부(22)의 길이 방향을 따라 모서리에도 라운딩 부분이 발생한다.
이렇게 에칭부(22)에 라운딩 부분이 발생하게 되면 다음과 같은 문제점을 야기시킬 수 있다.
반도체 칩과 에칭부(22)의 윗면에 와이어 본딩을 할 경우에 평탄부(23)의 영역이 확보되지 않아 와이어 본딩영역이 줄어들게 된다. 특히, 칩 스케일 패키지의 경우에는 열 방출성이 효율적으로 이루어지기 위하여 패드 부분을 확대시켜야 하는 반면에 리이드 부분은 상대적으로 축소되는 추세이다. 따라서, 이렇게 리이드 부분이 축소되면, 상기 리이드(20)는 에칭부(22)의 라운딩 부분(24)(25)으로 인하여 유효한 와이어 본딩영역의 확보가 어렵게 되고, 이에 따른 와이어 본딩성에 대한 신뢰성을 유지할 수 없다.
본 발명은 상기의 문제점을 해결하기 위한 것으로서, 리이드의 에칭되는 부분의 평활된 영역을 확장시켜서 와이어본딩성을 향상시킬 수 있도록 한 칩 스케일 패키지와, 칩 스케일 패키지용 리이드 프레임과 이의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 일 측면에 따른 칩 스케일 패키지용 리드프레임은,
타이바에 의하여 지지된 패드;
상기 패드의 둘레를 따라 다수개 배치되며,
박판의 리드단자부와, 상기 리드단자부로부터 일체로 연장되며 그 두께가 상기 리드단자부보다 얇도록 에칭 깊이를 가지는 에칭부로 된 리이드; 및
상기 에칭부에 형성되며, 상기 에칭부와 공히 에칭되어서 그 표면에 형성된 평활한 면적을 확장시키는 영역확장부;를 포함하는 것을 특징으로 한다.
또한, 상기 영역확장부는 상기 리드단자부와 에칭부의 경계 부분으로부터 상기 에칭부의 단부까지 상기 에칭부의 적어도 일측벽을 따라 형성된 것을 특징한다.
더욱이, 상기 영역확장부는 상기 리드단자부와 에칭부의 경계 부분으로부터 상기 에칭부의 단부로 갈수록 단면적이 좁아지는 것을 특징으로 한다.
게다가, 상기 영역확장부는 상기 에칭부의 단부에 선택적으로 에칭액의 침투를 방지하도록 포토 레지스터를 코팅하여 형성시켜서 평활면을 연장시키도록 에칭부의 폭방향으로 돌출된 것을 특징으로 한다.
본 발명의 다른 측면에 따른 칩 스케일 패키지용 리이드 프레임의 제조 방법은,
패드의 둘레를 따라 다수개 배치되며, 리드단자부와, 상기 리드단자부로부터 일체로 연장되는 에칭부로 된 리이드를 준비하는 단계;
상기 리이드의 아랫면에 제1 포토 레지스터를 전면 도포하고, 상기 리드단자부의 윗면에 제2 포토 레지스터를 전면 도포하고, 상기 에칭부의 윗면에 제3 포토 레지스터를 선택적으로 도포하는 단계; 및
상기 에칭부가 소정의 에칭 깊이를 가지도록 하프 에칭하는 단계; 및
상기 포토 레지스터를 제거하여 평활한 에칭면을 가지는 에칭부를 가지는 리이드를 완성하는 단계;를 포함하는 것을 특징으로 한다.
또한, 상기 에칭부의 윗면에 제3 포토 레지스터를 도포하는 단계에서는,
상기 에칭부의 단부에 그 폭방향으로 포토 레지스터를 도포하는 것을 포함하는 것을 특징으로 한다.
더욱이, 상기 에칭부를 하프 에칭하는 단계에서는,
상기 에칭부가 평활한 에칭면을 확장가능하도록 가장자리를 따라 돌출부가 형성가능하도록 에칭 깊이를 조절하는 것을 특징으로 한다.
본 발명의 또 다른 측면에 다른 칩 스케일 패키지는,
타이바에 의하여 지지된 패드;
상기 패드의 아랫면에 실장되는 반도체 칩;
상기 패드의 둘레를 따라 배치되며, 상기 반도체 칩과 와이어에 의하여 와이어본딩되는 부분이 하프에칭된 리이드;
상기 리이드에 형성되며, 와이어본딩되는 영역을 확장시킨 영역확장부; 및
상기 패드와, 반도체 칩과, 리이드를 몰딩하는 몰딩재;를 포함하는 것을 특징으로 한다.
또한, 상기 영역확장부는 상기 리이드의 에칭되는 부분의 적어도 일측벽을 따라 형성되며, 상기 리이드의 에칭되는 부분과 공히 에칭되어 와이어본딩되는 영 역인 평활면을 확장시킨 것을 특징으로 한다.
나아가, 상기 영역확장부는 상기 리이드의 에칭되는 부분의 가장자리를 따라 선택적으로 에칭액의 침투를 방지하도록 포토 레지스터를 코팅하여 형성시켜서 와이어본딩되는 영역인 평활면을 확장시키는 돌출부를 형성한 것을 특징으로 한다.
이하에서 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예에 따른 칩 스케일 패키지와, 칩 스케일 패키지용 리이드 프레임과 이의 제조방법을 상세하게 설명하고자 한다.
도 3은 본 발명의 일 실시예에 따른 칩 스케일 패키지(30)를 도시한 것이다.
도면을 참조하면, 상기 칩 스케일 패키지(30)는 패드(31)와, 상기 패드(31)의 하부에 접착제(32)를 매개로 하여 부착되는 반도체 칩(33)과, 상기 반도체 칩(33)과 와이어(34)에 의하여 와이어본딩되는 다수개의 리이드(34)와, 이들을 몰딩하는 몰딩재(36)를 포함한다.
상기 칩 스케일 패키지(30)는 구동중에 열이 많이 발생하게 되므로, 상기 패드(31)는 그 면적을 확대시킨 상태이며, 칩(33)으로부터 발생되는 열의 방출성을 향상시키고자 그 표면은 외부로 노출되어 있다. 상기 리이드(34)도 외부회로기판의 단자와 전기적으로 연결되는 아랫면이 외부로 노출되어 있다. 그리고, 상기 리이드(34)는 그 단부가 하프 에칭에 의하여 두께를 달리하는 에칭부(34a)를 형성하고 있다.
도 4는 도 3의 칩 스케일 패키지(30)가 몰딩재(36)에 의하여 몰딩되기 이전의 상태를 반대 방향에서 도시한 것이다.
도면을 참조하면, 패키지에는 중앙에 패드(31)가 배치되어 있다. 상기 패드(31)의 모서리부에는 타이바(41)에 의하여 지지되어 있다. 상기 패드(31)의 아랫면에는 반도체 칩(33)이 실장되어 있다. 상기 패드(31)의 둘레에는 다수개의 리이드(34)가 배치되어 있다. 상기 리이드(34)는 댐바(42)에 의하여 연결되어 있으며, 추후 공정에서 상기 댐바(42)가 제거된다.
상기 리이드(34)에 대하여 상기 패드(31)는 그 위치가 동일한 수평선상에 위치하고 있지 않다. 즉, 상기 패드(31)는 상기 리이드(34)가 위치한 수평면으로부터 아랫 방향으로 다운셋 되어있다. 따라서, 상기 패드(31)는 리이드(34)와 소정 간격 높이 차이를 유지하고 있다. 그리고, 상기 패드(31)의 표면은 상기 반도체 칩(33)으로부터 발생된 열을 신속하게 방출하기 위하여 외부로 노출되어 있다.
상기 리이드(34)는 상기 패드(31)의 둘레를 따라서 일정 간격 이격된 상태에서 배치되어 있다. 상기 리이드(34)는 그 단부에 와이어 본딩되는 영역에 해당되는 에칭부(34a)가 형성되어 있다. 상기 에칭부(34a)는 상기 리이드(34)를 하프 에칭에 의하여 가공하여 그 두께가 다른 리이드(34) 부분보다 대략 1/2정도가 되도록 에칭되어 있다. 상기 에칭부(34a)는 상기 반도체 칩(33)의 전극 패드부(33a)와 와이어(34)에 의하여 와이어본딩되어진다.
이때, 상기 칩 스케일 패키지(30)는 상기 리이드(34)가 상기 패드(31)의 확장으로 인하여 상대적으로 축소되어 있으므로, 그 단부인 에칭부(34a)의 와이어본딩 영역이 축소된다. 특히, 하프 에칭으로 인하여, 상기 에칭부(34a)의 가장자리를 따라서 라운딩부가 형성되어서 유효 면적이 더욱 좁아지게 된다.
이러한 와이어 본딩영역이 축소되는 것을 방지하거나 또는 보상하기 위하여 상기 에칭부(34a)의 가장자리에는 날개부(43)가 형성되어 있다. 이에 따라, 상기 리이드(34)는 와이어 본딩되는 영역을 보다 확장시킬 수 있다.
이에 대해서는 다양한 실시예를 통하여 상세하게 설명할 것이다.
도 5a는 본 발명의 제1 실시예에 따른 리이드(50)를 도시한 것이고, 도 5b는 도 5a의 리이드(50)를 하프 에칭한 이후의 상태를 도시한 것이다.
도 5a를 참조하면, 상기 리이드(50)는 리드단자부(51)와, 상기 리드단자부(51)로부터 일체로 연장되는 에칭부(52)를 포함한다. 상기 에칭부(52)는 패키지의 제조공정중 반도체 칩과의 와이어 본딩되는 공간을 제공하기 위하여 하프 에칭을 수행하여 그 두께가 상기 리드단자부(51)에 비하여 대략 1/2 배가 되도록 에칭 깊이가 형성된 와이어 본딩영역에 해당된다.
이때, 상기 리이드(50)에는 에칭시 파먹음 현상으로 가장자리측에 라운딩부가 형성되어 평활한 영역이 감소되는 것을 방지하기 위하여 영역확장부인 날개부(53)가 형성되어 있다.
즉, 상기 날개부(53)는 상기 에칭부(52)에 형성되어 있다. 상기 날개부(53)는 상기 리드단자부(51)와, 에칭부(52)의 경계 부분(점선부분,52a)으로부터 상기 에칭부(52)의 단부(52b)까지 상기 에칭부(52)의 길이 방향을 따라서 그 일측벽에 형성되어 있다. 또한, 상기 날개부(53)는 상기 에칭부(52)와 일체형으로 형성되어 있다. 상기 날개부(53)는 다양한 형상이 가능하지만, 본 실시예에서는 상기 리드단자부(51)와 에칭부(52)의 경계 부분(52a)으로부터 상기 단부(52b)로 갈수록 단면 적이 좁아지도록 형성되어 있다.
상기와 같은 구조를 가지는 리이드(50)를 하프 에칭하게 되면, 도 5b에 도시된 바와 같이 상기 에칭부(52)는 상기 리드단자부(51)의 1/2배 정도의 두께를 가지도록 에칭이 이루어진다. 상기 리드단자부(51)와 에칭부(52)의 경계 부분(52a)으로부터 상기 에칭부(52)의 단부(52b)까지는 추후 와이어본딩시 와이어가 안정적으로 본딩가능한 에칭 깊이를 가지게 된다.
이때, 상기 에칭부(52)는 평활한 영역을 이루는 실질적인 와이어 본딩영역인 평탄부(54)가 형성된다. 그리고, 상기 리드단자부(51)와 에칭부(52)의 경계 부분(52a)에는 에칭시 파먹음 현상으로 인하여 제1 라운딩부(55)가 형성되어 있다. 또한, 상기 에칭부(52)의 단부(52b)에도 이와 동일하게 제2 라운딩부(56)가 형성되어 있다.
이에 따라, 상기 평탄부(54)의 면적은 축소가 되는데, 상기 에칭부(52)의 측벽에 형성된 날개부(53)가 이를 보상하고 있다. 상기 날개부(53)도 상기 에칭부(52)가 하프 에칭시 공히 에칭이 된다. 따라서, 상기 에칭부(52)와 동일한 에칭 깊이를 가지게 된다. 상기 날개부(53)는 리드단자부(51)와 경계를 이루는 부분(53a)에 상기 제1 라운딩부(55)와 동일하게 파먹음 현상이 일어나서 제3 라운딩부(57)가 형성되어 있다.
반면에, 상기 날개부(53)의 윗면에는 확장평탄부(58)가 형성되어 있으며, 상기 확장된 평탄부(58)는 상기 에칭부(52)의 윗면에 형성된 평탄부(54)와 상호 일체로 연결되어 있다. 따라서, 상기 리이드(50)는 에칭부(52)의 평탄부(54)와, 상기 날개부(53)의 확장평탄부(58)가 합쳐진 면적만큼의 와이어본딩 영역을 가지게 된다.
도 6에 도시된 바와 같이, 상기 리이드(51)의 전방측에 하프 에칭된 부분은 에칭부(52)와 그 측벽에 형성된 날개부(53)이다. 여기서, 유효한 와이어본딩 영역은 상기 에칭부(52)의 평탄부(54)로부터 상기 날개부(53)의 확장평탄부(58)로 연장되어 있다. 즉, 에칭된 부분의 평활한 면은 에칭부(52)의 평탄부(54)의 폭 W1으로부터 상기 날개부(53)의 확장평탄부(53)의 폭 W2로 확장되게 된다.
이에 따라, 리이드가 에칭시 하프 에칭되는 부분이 파먹음 현상으로 평활한 면이 줄어든다 하더라도, 에칭부의 측벽으로 형성된 영역확장수단인 날개부로 인하여 이를 보상하게 되어서 유효한 면적을 확장시킬 수가 있게 된다.
도 7은 본 발명의 제2 실시예에 따른 리이드(70)를 도시한 것이다.
도면을 참조하면, 상기 리이드(70)는 리드단자부(71)와, 이로부터 일체로 연장된 에칭부(72)를 포함하고, 상기 에칭부(72)에는 하프 에칭시 축소되는 평활한 면을 확장시키기 위하여 영역확장부가 형성되어 있다.
즉, 상기 에칭부(72)에는 양 측벽으로 제1 날개부(73)와, 제2 날개부(74)가 각각 형성되어 있다. 따라서, 상기 리이드(70)를 하프 에칭하게 되면, 상기 에칭부와 제1 및 제2 날개부(73)(74)는 공히 일정한 에칭 깊이를 가지면서 에칭이 된다.
이에 따라, 상기 리드단자부(71)와 에칭부(72)의 경계 부분(72a)과, 에칭부(72)의 단부(72b)에 파먹음 현상으로 라운딩부가 형성되어 평활한 면적이 줄 어든다고 하더라도, 상기 에칭부(72)의 양 측벽에 제1 및 제2 날개부(73)(74)가 형성되어 있어서 유효한 와이어본딩 영역의 확장이 가능하다. 또한, 제1 실시예는 리이드에 하나의 날개부만 존재하지만, 본 실시예에서는 복수개의 날개부가 존재하게 되어서 보다 평활한 면을 많이 확보할 수 있다 할 것이다.
도 8은 본 발명의 제3 실시예에 따른 리이드(80)를 도시한 것이다.
도면을 참조하면, 상기 리이드(80)는 리드단자부(81)와, 이로부터 연장된 에칭부(82)를 포함한다. 여기서는, 상기 에칭부(82)의 측벽에 부분적으로 날개부(83)가 형성되어 있다.
즉, 상기 에칭부(82)의 평활한 면적을 넓히기 위하여, 상기 날개부(83)는 상기 에칭부(82)의 측벽, 상기 리드단자부(81)와 에칭부(82)의 경계 부분(82a)으로부터 상기 에칭부(82)의 길이방향으로 따라 일정 지점, 예컨대 유효한 와이어본딩 영역의 확보가 가능한 지점까지 형성되어 있다.
이에 따라, 상기 리드단자부(81)와 에칭부(82)의 경계 부분(82a)과 에칭부(82)의 단부(82b)가 에칭에 의하여 라운딩되더라도, 상기 날개부(83)가 에칭부(82)의 평활한 면을 보상해줄수가 있다.
도 9는 본 발명의 제4 실시예에 따른 리이드(90)가 에칭된 이후의 상태를 도시한 것이다.
도면을 참조하면, 상기 리이드(90)는 리드단자부(91)와, 상기 리드단자부(91)로부터 일체로 연장된 에칭부(92)를 포함한다. 상기 에칭부(92)는 하프 에칭시 그 두께가 상기 리드단자부(91)의 대략 1/2배가 되도록 에칭이 되어 있다. 이러한 에칭 깊이는 추후 반도체 조립공정에서 반도체 칩과 와이어본딩되는 공간을 제공할 수 있는 깊이이다.
상기 에칭부(92)에는 평활한 영역인 평탄부(93)가 형성되어 있다. 그리고, 상기 리드단자부(91)와 에칭부(92)의 경계 부분(92a)에는 에칭시 파먹음 현상으로 라운딩부(94)가 형성되어 있다. 여기서, 상기 에칭부(92)의 유효한 와이어본딩 영역을 확장시키기 위하여 추후 기술될 영역확장방법에 의하여 에칭이 이루어져서, 상기 에칭부(92)의 단부(92b)에는 턱부(95)가 형성되어진다.
즉, 상기 에칭부(92)의 단부(92b)에는 상기 평탄부(93)의 표면으로부터 소정 높이로 돌출한 턱부(95)가 형성되어 있다. 상기 턱부(95)는 상기 에칭부(92)의 폭방향으로 형성되어 있다. 이에 따라, 상기 에칭부(92)는 단부(92b)가 라운딩되지 않게 되어서 상기 평탄부(93)의 면적이 확장되는 효과가 있게 된다. 이는 상술한 다른 실시예에서처럼, 상기 에칭부(93)의 측벽에 별도의 영역확장수단인 날개부등을 형성시키는 것에 의해서가 아니라, 상기 에칭부(93)를 에칭시키는 방법에 의해서 가능하다고 할 수 있다.
도 10a 내지 도 10c는 이러한 방법을 단계별로 도시한 것이다.
상기 리이드(90)를 하프 에칭하는 과정을 설명하면 다음과 같다.
도 10a에 도시된 바와 같이, 리이드는 하프 에칭을 위하여 에칭이 되지 않은 부분에는 포토 레지스터를 도포하게 된다.
즉, 상기 리드단자부(91)와, 에칭부(92)의 아랫면에는 전면에 제1 포토 레지스터(101)를 도포하게 된다. 상기 리드단자부(91)의 윗면에는 제2 포토 레지스터(102)를 도포하게 된다. 상기 리드단자부(91)와 에칭부(92)의 경계 부분(점선 부분, 92a)으로부터 에칭부(92)의 에칭이 되는 부분의 윗면은 포토 레지스터를 도포하지 않고 개방시키게 된다. 그리고, 상기 에칭부(92)의 단부(92b)측의 윗면에는 상기 에칭부(92)의 폭방향으로 제3 포토 레지스터(103)를 도포하게 된다. 이에 따라, 상기 에칭부(92)는 그 단부(92b)가 에칭이 발생하지 않도록 노출되지 않게 된다.
이어서, 도 10b에서와 같이, 상기 리이드(90)는 하프 에칭을 수행하게 된다. 하프 에칭시, 상기 에칭부(92)는 개방된 상태이므로 에칭액이 침투하게 되어서 시간이 지남에 따라 점차적으로 에칭 깊이가 깊어지게 되어서 에칭액의 농도, 시간등과 같은 공정 변수에 의하여 소망하는 에칭 깊이를 가지게 된다. 이때, 상기 에칭부(92)의 단부(92b)에는 제3 포토 레지스터(103)가 폭방향으로 도포되어 있으므로 직접적으로 에칭액이 접촉하지 못하게 되고, 에칭액이 측부로 파먹게 되어서 에칭이 된다. 상기 단부(92b)에 도포된 제3 포토 레지스터(103)의 폭은 상대적으로 적기 때문에 에칭액은 파먹음 현상이 용이하게 발생가능하다.
이와 같은 에칭 과정을 통하여 에칭을 완료하고 포토 레지스터를 제거하게 되면, 도 10c에 도시된 바와 같은 형상을 가지게 된다. 상기 에칭부(92)는 상기 리드단자부(91)로부터 특정한 에칭깊이를 가지게 되면서, 이와 동시에 유효한 와이어본딩 영역인 평탄부(93)가 형성된다. 그리고, 상기 리드단자부(91)와 에칭부(92)의 경계 부분(92a)에는 파먹음 현상으로 인하여 라운딩부(94)가 발생하게 되어 유효 면적을 축소시키게 된다.
반면에, 상기 에칭부(92)의 단부에는 이를 보상하기 위하여 제3 포토 레지스터(103)가 그 윗면을 차단하고 있게 되어서, 파먹음 현상이 일어나더라도 유효 면적을 축소시키는 것이 아니라 오히려 턱부(95)가 돌출되는 형태가 되어서 상기 평탄부(93)가 단부(92b)까지 연장되게 된다. 이에 따라, 상기 에칭부(92)는 평활한 면적을 확장시킬 수가 있다.
도 11은 본 발명의 제5 실시예에 따른 리이드(110)의 양 면에 포토 레지스터가 도포된 상태를 도시한 것이다.
도면을 참조하면, 상기 리이드(110)는 리드단자부(111)와, 이로부터 연장되며 하프 에칭이 수행되는 에칭부(112)를 포함하게 된다. 이때, 상기 리이드(110)의 윗면과 아랫면에는 하프 에칭을 수행하기 위하여 포토 레지스터가 도포되어 있다.
제4 실시예에서와는 달리, 포토 레지스터는 상기 에칭부(112)의 단부뿐만 아니라 가장자리를 따라 도포하게 된다. 즉, 상기 리드단자부(111)와, 에칭부(112)의 아랫면에는 전면에 제1 포토 레지스터(121)가 도포되어 있다. 상기 리드단자부(111)의 윗면에는 제2 포토 레지스터(122)가 도포되어 있다. 그리고, 상기 에칭부(112)에는 추후 평탄부(113)가 형성될 영역의 가장자리를 따라서 제3 포토 레지스터(123)가 도포되어 있다. 상기 제3 포토 레지스터(123)는 제2 포토 레지스터(122)와 공히 패턴화시키는 것이 공정상 유리하다고 할 수 있을 것이다.
이렇게 포토 레지스터를 도포한 상태에서 에칭을 수행하게 되면, 상기 에칭부(112)는 평탄부(113)의 가장자리를 따라서 에칭액이 직접적으로 침투하지 못하고, 측부를 따라 파먹음에 의하여 에칭이 진행하게 되어서 라운딩부가 발생하지 않 게 된다. 따라서, 상기 평탄부(113)가 가장자리 영역까지 확장이 가능하다.
이상의 설명에서와 같이 본 발명의 칩 스케일 패키지와, 칩 스케일 패키지용 리이드 프레임과 이의 제조방법은 리이드중에서 하프 에칭이 되는 부분에 영역확장부를 형성시키거나, 포토레지스터를 선택적으로 도포한 상태에서 에칭을 수행하게 됨으로써, 반도체 칩과 리이드와의 와이어본딩시 유효한 와이어본딩 영역을 확장하게 되어 와이어 본딩성에 대한 신뢰도를 향상시킬 수가 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.

Claims (9)

  1. 타이바에 의하여 지지된 패드;
    상기 패드의 둘레를 따라 다수개 배치되며,
    박판의 리드단자부와, 상기 리드단자부로부터 일체로 연장되며 그 두께가 상기 리드단자부보다 얇도록 에칭 깊이를 가지는 에칭부로 된 리이드; 및
    상기 에칭부에 형성되며, 상기 에칭부와 공히 에칭되어서 그 표면에 형성된 평활한 면적을 확장시키는 영역확장부;를 포함하는 것을 특징으로 하는 칩 스케일 패키지용 리이드 프레임.
  2. 제1항에 있어서,
    영역확장부는 상기 리드단자부와 에칭부의 경계 부분으로부터 상기 에칭부의 단부까지 상기 에칭부의 적어도 일측벽을 따라 형성된 것을 특징으로 하는 칩 스케일 패키지용 리이드 프레임.
  3. 제2항에 있어서,
    상기 영역확장부는 상기 리드단자부와 에칭부의 경계 부분으로부터 상기 에칭부의 단부로 갈수록 단면적이 좁아지는 것을 특징으로 하는 칩 스케일 패키지용 리이드 프레임.
  4. 제1항에 있어서,
    상기 영역확장부는 상기 에칭부의 단부에 선택적으로 에칭액의 침투를 방지하도록 포토 레지스터를 코팅하여 형성시켜서 평활면을 연장시키도록 에칭부의 폭방향으로 돌출된 턱부인 것을 특징으로 하는 칩 스케일 패키지용 리이드 프레임.
  5. 패드의 둘레를 따라 다수개 배치되며, 리드단자부와, 상기 리드단자부로부터 일체로 연장되는 에칭부로 된 리이드를 준비하는 단계;
    상기 리이드의 아랫면에 제1 포토 레지스터를 전면 도포하고, 상기 리드단자부와 상기 에칭부의 윗면에 제3 포토 레지스터를 선택적으로 도포하는 단계; 및
    상기 에칭부가 소정의 에칭 깊이를 가지도록 하프 에칭하는 단계; 및
    상기 제1 포토 레지스터와, 상기 제3 포토 레지스터를 제거하여 평활한 에칭면을 가지는 에칭부를 가지는 리이드를 완성하는 단계;를 포함하는 칩 스케일 패키지용 리이드 프레임의 제조방법.
  6. 제5항에 있어서,
    상기 에칭부의 윗면에 제3 포토 레지스터를 도포하는 단계에서는,
    상기 에칭부의 가장자리를 따라서 포토 레지스터를 도포하는 것을 포함하는 것을 특징으로 하는 칩 스케일 패키지용 리이드 프레임의 제조방법.
  7. 타이바에 의하여 지지된 패드;
    상기 패드의 아랫면에 실장되는 반도체 칩;
    상기 패드의 둘레를 따라 배치되며, 상기 반도체 칩과 와이어에 의하여 와이어본딩되는 부분이 하프에칭된 리이드;
    상기 리이드에 형성되며, 와이어본딩되는 영역을 확장시킨 영역확장부; 및
    상기 패드와, 반도체 칩과, 리이드를 몰딩하는 몰딩재;를 포함하는 것을 특징으로 하는 칩 스케일 패키지.
  8. 제7항에 있어서,
    상기 영역확장부는 상기 리이드의 에칭되는 부분의 적어도 일측벽을 따라 형성되며, 상기 리이드의 에칭되는 부분과 공히 에칭되어 와이어본딩되는 영역인 평활면을 확장시킨 것을 특징으로 하는 칩 스케일 패키지.
  9. 제7항에 있어서,
    상기 영역확장부는 상기 리이드의 에칭되는 부분의 가장자리를 따라 선택적으로 에칭액의 침투를 방지하도록 포토 레지스터를 코팅하여 형성시켜서 와이어본딩되는 영역인 평활면을 확장시켜 형성된 것을 특징으로 하는 칩 스케일 패키지.
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