KR100791767B1 - 반도체 소자용 마스크, 그 제조 방법 및 이를 이용한 패턴형성 방법 - Google Patents

반도체 소자용 마스크, 그 제조 방법 및 이를 이용한 패턴형성 방법 Download PDF

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Abstract

반도체 소자의 제조 공정에 사용되는 반도체 소자용 마스크, 그 제조 방법 및 이를 이용한 패턴 형성 방법이 개시된다.
본 발명의 반도체 소자용 마스크는, 메모리 소자 영역과 비메모리 소자 영역으로 구분되고, 상기 각 영역 간에 단차를 형성하기 위해 서로 상이한 두께를 갖도록 마스크 기판을 형성한다.
따라서 본 발명은 메모리 소자와 비메모리 소자 간의 단차를 마스크에 보상함으로써, 메모리 소자 및 비메모리 소자 모두에 정확한 위치에 패턴 형성이 가능하여 제품에 대한 신뢰성을 향상시킬 수 있다.
반도체 소자, 마스크, 단차, 메모리 소자, 비메모리 소자

Description

반도체 소자용 마스크, 그 제조 방법 및 이를 이용한 패턴 형성 방법{Mask for semiconductor device, method of manufacturing the same and method of forming pattern using the mask}
도 1은 종래의 위상반전마스크를 개략적으로 도시한 도면.
도 2는 메모리 소자와 비메모리 소자를 구비한 반도체 소자를 도시한 도면.
도 3은 본 발명에 따른 위상반전마스크를 개략적으로 도시한 도면.
도 4a 내지 도 4d는 본 발명의 위상반전마스크를 제조하는 공정을 도시한 도면.
도 5는 도 3의 위상반전마스크를 이용하여 패턴을 형성하는 모습을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
21: 위상반전마스크 22: 마스크 기판
23: 차광 패턴 24: 위상반전패턴
본 발명은 반도체 소자에 관한 것으로, 특히 반도체 소자의 제조 공정에 사용되는 반도체 소자용 마스크, 그 제조 방법 및 이를 이용한 패턴 형성 방법에 관한 것이다.
통상 반도체 산업에서 사용되는 포토마스크 제조방법은 널리 알려져 있다. 하지만 반도체 장치의 집적도가 증가함에 따라 새로운 구조의 마스크 제조 공정시 어려움이 점차적으로 확대되고 있고, 이로 인해 해상도와 초점심도를 향상시키기 위한 마스크 구조들이 계속적으로 연구되고 있다.
광 노광 기술에 있어서 해상력을 향상시키고 초점심도를 높임으로서 공정의 안정성을 추구하는 방법은 크게 세 가지로 구분할 수 있다.
첫째 노광 장비의 개선, 둘째 감광제를 포함한 공정의 개선, 셋째 마스크의 개선이다. 이중에서 기존의 포토마스크의 구조를 개선함으로서 보다 높은 해상력을 얻고 공정의 안정을 추구하려는 마스크 차원의 개선 방법이 위상반전마스크이다.
이러한 위상반전마스크의 원리는 마스크의 한 칸 건너씩 인접한 패턴 사이에 위상반전패턴을 형성하여 이 부분을 투과한 빛의 위상을 반전시킴으로서 해상력을 높이고자 하는 것이다.
도 1은 종래의 위상반전마스크를 개략적으로 도시한 도면이다.
도 1에 도시한 바와 같이, 종래의 위상반전마스크(1)는 투명한 마스크 기판(2)상에 소정 간격을 두고 다수의 차광 패턴(3)이 형성되고, 각 차광 패턴(3) 사이에 위상반전패턴(4)을 교대로 형성한다. 예컨대, 두개의 차광 패턴(3) 사이에 위 상반전패턴(4)이 형성되는 경우, 인접한 또 다른 2개의 차광 패턴(3) 사이에는 위상반전패턴(4)이 형성되지 않는다.
이와 같이, 인접한 차광 패턴(3) 사이에 위상반전패턴(4)이 교대로 형성됨에 따라 위상반전패턴(4)을 투과한 빛의 위상을 180도 위상 반전시켜 줌으로서, 위상반전패턴(4)을 투과한 빛과 위상반전패턴(4)이 없는 영역을 투과한 빛 간의 광 강도가 상쇄되어, 위상반전패턴(4)과 위상반전패턴(4)이 없는 영역 사이에 위치된 차광 패턴(3)에서의 광강도가 0이 된다.
이에 따라, 차광 패턴(3)에 대응된 영역의 반도체 소자에 상기 차광 패턴(3)에 상응하는 패턴이 정확히 형성할 수 있다.
한편, 반도체 소자는 정보를 기억하는 메모리 소자와 그렇지 않은 비메모리 소자로 구분된다.
메모리 소자는 크게 기억된 정보를 지우고 다시 새로운 정보를 저장할 수 있는 휘발성 메모리 소자와, 일단 기억된 정보가 영구히 보존되는 불휘발성 메모리 소자로 나눌 수 있다.
휘발성 메모리 소자로서 정보의 기입 및 독출이 가능한 램(RAM, Random Access Memory)이 있으며, 불휘발성 메모리 소자로서 독출 가능한 롬(Read Only Memory)과, EPROM(Erasable Programmable ROM) 및 EEPROM(Electrically Erasable Programmable ROM)가 있다. 비메모리 소자는 제어, 처리 및 입출력(I/O)과 같이 기억된 정보를 가공하는 소자이다.
일반적으로, 반도체 기판 상에는 미리 설계된 레이아웃에 따라 메모리 소자 와 비메모리 소자가 동시에 설계된다.
도 2는 메모리 소자와 비메모리 소자를 구비한 반도체 소자를 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체 기판(11) 상에 메모리 소자(10)와 비메모리 소자(20)가 형성되어 있다.
즉, 메모리 소자(10)는 게이트 절연막(12a), 플로팅 게이트(13), 층간 절연막(14) 및 제어 게이트(15)가 적층 형성되고, 상기 제어 게이트(15)의 양측 영역에 소오스/드레인 영역(16a, 16b)이 형성되어 있다. 상기 층간 절연막(14)은 ONO(oxide-nitride-oxide)막으로 형성된다. 상기 플로팅 게이트(13)는 정보를 기입하기 위한 영역이고, 상기 게이트 절연막(12a)은 상기 반도체 기판(11)과 상기 플로팅 게이트(13)를 절연시켜 주기 위해 형성되고, 상기 제어 게이트(15)는 상기 플로팅 게이트(13)를 제어하여 정보를 기입 또는 소거하여 주기 위해 형성되며, 상기 층간 절연막(14)은 상기 플로팅 게이트(13)와 상기 제어 게이트(15)를 절연하여 주기 위해 형성된다.
이때, 상기 게이트 절연막(12a), 플로팅 게이트(13), 층간 절연막(14) 및 제어 게이트(15)의 측면으로 스페이서(17)가 형성되어 있다.
상기 비메모리 소자(20)는 게이트 절연막(12b) 및 일반 게이트(19)가 형성되고, 상기 일반 게이트(19)의 양측 영역에 소오스/드레인 영역(16a, 16b)이 형성되어 있다. 상기 일반 게이트(19)는 소오스/드레인 영역(16a, 16b) 간의 채널 영역을 도통 및 차단시켜 주어, 소오스/드레인 영역(16a, 16b) 간에 신호가 전달될 수 있 도록 한다.
또한, 상기 게이트 절연막(12b)은 상기 반도체 기판(11)과 상기 일반 게이트(19)를 절연시켜 주기 위해 형성된다. 이때, 상기 게이트 절연막(12b) 및 일반 게이트(19)의 측면으로 스페이서(17)가 형성되어 있다.
여기서, 메모리 소자(10)의 게이트 절연막(12a)과 비메모리 소자(20)의 게이트 절연막(12b)은 동일한 물질로 이루어지며, 메모리 소자(10)의 제어 게이트(15)와 비메모리 소자(20)의 일반 게이트(19)는 동일한 물질로 이루어진다.
이상과 같이 반도체 소자는 메모리 소자(10)와 비메모리 소자(20)를 동시에 형성한다. 이러한 경우, 메모리 소자(10)와 비메모리 소자(20) 사이에는 단차가 발생한다. 즉, 메모리 소자(10)는 게이트 절연막(12a), 플로팅 게이트(13), 층간 절연막(14) 및 제어 게이트(15)로 이루어지는데 반해, 비메모리 소자(20)는 게이트 절연막(12b) 및 일반 게이트(19)로 이루어진다. 이로부터 메모리 소자(10)는 비메모리 소자(20)에 비해 플로팅 게이트(13) 및 층간 절연막(14)만큼 더 높게 형성되므로, 메모리 소자(10)와 비메모리 소자(20) 사이에는 플로팅 게이트(13) 및 층간 절연막(14)만큼의 단차가 발생하게 된다.
도 2에 도시된 바와 같은 공정이 완료된 후, 반도체 소자에는 금속 배선과 같은 패턴이 형성되어야 하고, 이러한 경우 도 1의 위상반전마스크를 이용하여 노광 공정이 필수적으로 수행되어야 한다.
도 1의 위상반전마스크(1)를 통과한 빛은 도 2의 반도체 소자의 반도체 기판(11)상에 광학 이미지로 노광된다. 이러한 경우, 반도체 소자의 메모리 소자(10) 와 비메모리 소자(20)에 도착하는 광의 경로 차이가 발생하고, 이에 따라 메모리 소자(10)의 위상과 비메모리 소자(20)의 위상이 서로 상이해지게 된다.
예컨대, 위상반전마스크(1)의 위상반전패턴(4)을 투과한 빛은 메모리 소자(10)에서 180도의 위상을 가지고 도착하는 경우, 메모리 소자(10)에 비해 덜 두꺼운 비메모리 소자(20)에는 180도 이상의 위상을 가지고 도착하게 된다. 마찬가지로 위상반전마스크(1)의 위상반전패턴(2)이 없는 영역을 투과한 빛은 메모리 소자(10)에서 0도의 위상을 가지고 도착하는 경우, 메모리 소자(10)에 비해 덜 두꺼운 비메모리 소자(20)에는 0도 이상의 위상을 가지고 도착하게 된다. 따라서 메모리 소자(10)에는 정확히 0도의 위상과 180도의 위상이 도착하여 이들 위상이 상쇄되므로 0이 광세기를 가지므로 원하는 패턴이 형성되는데 반해, 비메모리 소자(20)에는 0도 이상의 위상과 180도 이상의 위상이 도착하여 이들 위상이 서로 상쇄되지 않게 되고 결국 0이 아닌 광세기를 가지게 되므로, 소정 거리 시프트(shift)하여 패턴이 형성되는 문제가 있다.
이와 같이, 종래의 위상반전마스크를 이용하여 메모리 소자와 비메모리 소자를 갖는 반도체 소자에 패턴을 형성하는 경우, 패턴이 시프트하여 형성되어 원하는 위치에 형성되지 않게 되므로, 소자의 불량을 야기시켜 제품의 신뢰성을 저하시키게 된다.
따라서 본 발명은 메모리 소자와 비메모리 소자 간의 단차를 고려하여 위상 반전마스크를 제조함으로써, 해상력이 높고 정밀한 패턴을 형성할 수 있는 반도체 소자용 마스크, 그 제조 방법 및 이를 이용한 패턴 형성 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 반도체 소자용 마스크는, 메모리 소자 영역과 비메모리 소자 영역으로 구분되고, 상기 각 영역 간에 단차를 형성하기 위해 서로 상이한 두께를 갖는 마스크 기판; 상기 마스크 기판 상에 소정 간격을 두고 형성된 다수의 차광 패턴; 및 상기 차광 패턴 사이에 교대로 형성된 위상반전패턴을 포함한다.
본 발명의 제2 실시예에 따르면, 반도체 소자용 마스크의 제조 방법은, 메모리 소자 영역과 비메모리 소자 영역으로 구분된 마스크 기판을 마련하는 단계; 상기 메모리 소자 영역의 마스크 기판을 소정 단차로 식각하는 단계; 상기 마스크 기판의 전 영역에 소정 간격을 두고 다수의 차광 패턴을 형성하는 단계; 및 상기 차광 패턴 사이에 교대로 위상반전패턴을 형성하는 단계를 포함한다.
본 발명의 제3 실시예에 따르면, 패턴 형성 방법은, 본 발명의 의해 제조된 마스크를 이용하여 소정의 패턴을 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3은 본 발명에 따른 위상반전마스크를 개략적으로 도시한 도면이다.
도 3에 도시한 바와 같이, 본 발명의 위상반전마스크(21)는 마스크 기판(22) 상에 소정 간격을 두고 다수의 차광 패턴(23)이 형성되고, 각 차광 패턴(23) 사이에 위상반전패턴(24)을 교대로 형성한다. 예컨대, 두개의 차광 패턴(23) 사이에 위상반전패턴(24)이 형성되는 경우, 인접한 또 다른 2개의 차광 패턴(23) 사이에는 위상반전패턴(24)이 형성되지 않는다.
본 발명의 위상반전마스크(21)는 메모리 소자 영역에 대응한 마스크 기판(22)과 비메모리 소자 영역에 대응한 마스크 기판(22) 간에 소정의 단차(d)가 형성되는 것에 중요한 특징이 있다.
상기 메모리 소자 영역에 대응한 마스크 기판(22)은 메모리 소자에 대응하여 정렬되는 영역이고 상기 비메모리 소자 영역에 대응한 마스크 기판(22)은 비메모리 소자에 대응하여 정렬되는 영역이다. 따라서 메모리 소자 영역에 대응한 마스크 기판(22)을 투과한 빛은 메모리 소자로 진행되고, 비메모리 소자 영역에 대응한 마스크 기판(22)을 투과한 빛은 비메모리 소자로 진행될 수 있다.
메모리 소자의 게이트는 게이트 절연막, 플로팅 게이트, 층간 절연막 및 제어 게이트를 포함하고, 비메모리 소자의 게이트는 게이트 절연막과 일반 게이트를 포함한다. 여기서, 상기 메모리 소자의 게이트 절연막과 상기 비메모리 소자의 게이트 절연막은 동일한 물질로 동일한 두께로 형성될 수 있다. 또한, 메모리 소자의 제어 게이트와 비메모리 소자의 일반 게이트는 동일한 물질로 동일한 두께로 형성될 수 있다. 따라서 메모리 소자는 비메모리 소자에 비해 플로팅 게이트와 층간 절연막만큼 더 두껍게 형성되고, 상기 플로팅 게이트와 층간 절연막만큼 메모리 소자와 비메모리 소자 간에 단차(d)가 형성될 수 있다. 하지만, 반드시 상기 단차(d)는 플로팅 게이트와 층간 절연막의 두께로 정의되는 것은 아님에 주의할 필요가 있다. 즉, 메모리 소자와 비메모리 소자 간의 단차는 플리팅 게이트와 층간 절연막 이외의 다른 층이 더 추가될 수도 있다.
본 발명에서는 상기 단차(d)는 플로팅 게이트와 층간 절연막의 두께로 정의되는 것으로 가정하여 설명한다.
따라서 비메모리 소자의 영역에 대응한 마스크 기판(22)의 두께는 메모리 소자 영역에 대응한 마스크 기판의 두께보다 단차(d)만큼 더 두껍게 형성된다.
도 4a 내지 도 4d는 본 발명의 위상반전마스크를 제조하는 공정을 도시한 도면이다.
도 4a에 도시한 바와 같이, 마스크 기판(22)이 비메모리 소자 영역과 메모리 소자 영역으로 구분된다. 상기 비메모리 소자 영역은 비메모리 소자에 대응하여 정렬된 영역이고, 메모리 소자 영역은 메모리 소자에 대응하여 정렬된 영역이다.
상기 마스크 기판(22)상에 포토레지스트막을 형성한 후 패터닝하여 메모리 소자 영역의 마스크 기판은 노출되고 비메모리 소자 영역의 마스크 기판(22)은 포토레지스트막으로 덮히도록 포토레지스트 패턴(27)을 형성한다.
이어서, 상기 포토레지스트 패턴(27)을 마스크로 하여 식각 공정을 수행하여, 메모리 소자 영역의 마스크 기판(22)을 소정 깊이, 즉 소정 단차(d)만큼 식각한다. 여기서, 상기 단차는 메모리 소자와 비메모리 소자 간의 단차와 동일하다. 상기 식각 공정은 플라즈마를 이용한 건식 식각에 의해 수행될 수 있다.
식각이 완료된 후, 상기 마스크 기판(22) 상의 포토레지스트 패턴(27)을 스 트립하여 제거한다.
도 4b에 도시한 바와 같이, 상기 마스크 기판(22)의 전 영역에 걸쳐 크롬과 같은 차광 물질(23')을 소정 두께로 형성한다. 상기 차광 물질(23')은 빛이 투과되지 않도록 하는 물질로서, 통상 크롬이 많이 사용되지만, 본 발명은 이에 한정되지 않고 빛을 차단하는 어떠한 물질을 사용해도 무방하다.
도 4c에 도시한 바와 같이, 차광 물질(23')을 대상으로 패터닝하여 소장 간경을 두고 차광 패턴(23)을 형성한다.
도 4d에 도시한 바와 같이, 상기 마스크 기판(22) 상에 위상반전물질을 형성한 후, 이를 패터닝하여 각 차광 패턴(23) 사이에 위상반전패턴(24)을 교대로 형성한다. 따라서 비메모리 소자 영역의 마스크 기판(22) 상의 각 패턴(23) 사이에 위상반전패턴(24)이 교대로 형성되고, 메모리 소자 영역의 마스크 기판(22)상의 각 패턴(23) 사이의 위상반전패턴(24)이 교대로 형성될 수 있다.
도 5는 도 3의 위상반전마스크를 이용하여 패턴을 형성하는 모습을 도시한 도면이다.
도 5에 도시한 바와 같이, 반도체 소자가 마련되고, 상기 반도체 소자 상에 위상반전마스크(21)를 정렬한 후 노광을 수행한다.
상기 반도체 소자는 반도체 기판(22) 상에 메모리 소자(40)와 비메모리 소자(50)가 형성되어 있다.
메모리 소자(40)는 게이트 절연막(42a), 플로팅 게이트(43), 층간 절연막(44) 및 제어 게이트(45)가 적층 형성되고, 상기 제어 게이트(45)의 양측 영역에 소오스/드레인 영역(46a, 46b)이 형성되어 있다. 상기 층간 절연막(44)은 ONO(oxide-nitride-oxide)막으로 형성된다. 상기 플로팅 게이트(43)는 정보를 기입하기 위한 영역이고, 상기 게이트 절연막(42a)은 상기 반도체 기판(41)과 상기 플로팅 게이트(43)를 절연시켜 주기 위해 형성되고, 상기 제어 게이트(45)는 상기 플로팅 게이트(43)를 제어하여 정보를 기입 또는 소거하여 주기 위해 형성되며, 상기 층간 절연막(44)은 상기 플로팅 게이트(43)와 상기 제어 게이트(45)를 절연하여 주기 위해 형성된다.
이때, 상기 게이트 절연막(42a), 플로팅 게이트(43), 층간 절연막(44) 및 제어 게이트(45)의 측면으로 스페이서(47)가 형성되어 있다.
상기 비메모리 소자(50)는 게이트 절연막(42b) 및 일반 게이트(49)가 형성되고, 상기 일반 게이트(49)의 양측 영역에 소오스/드레인 영역(46a, 46b)이 형성되어 있다. 상기 일반 게이트(49)는 소오스/드레인 영역(46a, 46b) 간의 채널 영역을 도통 및 차단시켜 주어, 소오스/드레인 영역(46a, 46b) 간에 신호가 전달될 수 있도록 한다.
또한, 상기 게이트 절연막(42b)은 상기 반도체 기판(41)과 상기 일반 게이트(49)를 절연시켜 주기 위해 형성된다. 이때, 상기 게이트 절연막(42b) 및 일반 게이트(49)의 측면으로 스페이서(47)가 형성되어 있다.
여기서, 메모리 소자(40)의 게이트 절연막(42a)과 비메모리 소자(50)의 게이트 절연막(42b)은 동일한 물질로 이루어지며, 메모리 소자(40)의 제어 게이트(45)와 비메모리 소자(50)의 일반 게이트(49)는 동일한 물질로 이루어진다.
이상에서 설명한 바와 같이, 메모리 소자(40)는 반도체 기판(41) 상에 게이트 절연막(42a), 플로팅 게이트(43), 층간 절연막(44) 및 제어 게이트(45)가 적층 형성되고, 비메모리 소자(50)는 게이트 절연막(42a) 및 일반 게이트(49)가 형성된다. 따라서 메모리 소자(40)와 비메모리 소자(50) 간에는 플로팅 게이트(43)와 층간 절연막(44)에 상응하는 단차(d1)가 형성된다.
본 발명에서는 이러한 단차(d1)를 보상하기 위해 위상반전마스크(21)의 마스크 기판(22)에 소정의 단차(d2)를 갖도록 형성한다. 즉, 반도체 소자는 메모리 소자(40)가 소정의 단차(d1)만큼 비메모리 소자(50)에 비해 더 두껍게 형성되는데 반해, 위상반전마스크(21)는 메모리 소자 영역에 비해 비메모리 소자 영역의 두께가 소정의 단차(d2)만큼 더 두껍게 형성될 수 있다. 여기서, 반도체 소자에서 발생된 단자(d)와 이러한 단차(d1)를 보상하기 위해 위상반전마스크(21)상에 형성한 단차(d2)는 동일한 크기를 가질 수 있다. 이러한 경우, 메모리 소자 영역에서 위상반전마스크(21)와 메모리 소자(40) 간의 거리(r1)와 비메모리 소자 영역에서 위상반전마스크(21)와 비메모리 소자(50) 간의 거리(r2)는 동일할 수 있다.
이와 같이 메모리 소자 영역에서 위상반전마스크(21)와 메모리 소자(40) 간의 거리(r1)와 비메모리 소자 영역에서 위상반전마스크(21)와 비메모리 소자(50) 간의 거리(r2)가 동일하므로, 상기 위상반전마스크(21)를 투과한 빛이 메모리 소자(40)와 비메모리 소자(50)에 동일한 위상을 갖고 도착할 수 있다.
예컨대, 메모리 소자 영역의 위상반전마스크(21)를 투과한 빛이 180도의 위상을 가지고 메모리 소자(40)에 도착하는 경우, 비메모리 소자 영역의 위상반전마 스크(21)를 투과한 빛 또한 180도의 위상을 가지고 비메모리 소자(50)에 도착할 수 있다. 마찬가지로, 메모리 소자 영역의 위상반전마스크(21)를 투과한 빛이 0도의 위상을 가지고 메모리 소자(40)에 도착하는 경우, 비메모리 소자 영역의 위상반전마스크(21)를 투과한 빛 또한 0도의 위상을 가지고 비메모리 소자(50)에 도착할 수 있다.
이상과 같이 메모리 소자 또는 비메모리 소자의 어느 하나에 위상을 맞추더라도, 메모리 소자와 비메모리 소자에 동일한 위상을 갖는 빛이 도착하므로, 메모리 소자 또는 비메모리 소자에 형성된 패턴이 시프트되지 않게 되어 원하는 패턴이 정확한 위치에 형성되게 되어, 제품에 대한 신뢰성을 향상시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 메모리 소자와 비메모리 소자 간의 단차를 보상한 위상반전마스크를 제조함으로써, 반도체 소자에 원하는 패턴을 정확한 위치에 형성할 수 있으므로 제품에 대한 신뢰성을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (11)

  1. 메모리 소자 영역과 비메모리 소자 영역으로 구분되고, 상기 각 영역 간에 단차를 형성하기 위해 서로 상이한 두께를 갖는 마스크 기판;
    상기 마스크 기판 상에 소정 간격을 두고 형성된 다수의 차광 패턴; 및
    상기 차광 패턴 사이에 교대로 형성된 위상반전패턴을 포함하는 반도체 소자용 마스크.
  2. 제1항에 있어서, 상기 마스크 기판에서 상기 비메모리 소자 영역은 상기 메모리 소자 영역에 비해 상기 단차만큼 두꺼운 것을 특징으로 하는 반도체 소자용 마스크.
  3. 제1항에 있어서, 상기 메모리 소자 영역은 메모리 소자에 대응하는 영역이고, 상기 비메모리 소자 영역은 비메모리 소자에 대응하는 영역이며, 상기 단차는 상기 메모리 소자와 상기 비메모리 소자 간의 단차인 것을 특징으로 하는 반도체 소자용 마스크.
  4. 제3항에 있어서, 상기 메모리 소자와 상기 비메모리 소자 간의 단차는 상기 메모리 소자의 플로팅 게이트와 층간 절연층에 의해 결정되는 것을 특징으로 하는 반도체 소자용 마스크.
  5. 메모리 소자 영역과 비메모리 소자 영역으로 구분된 마스크 기판을 마련하는 단계;
    상기 메모리 소자 영역의 마스크 기판을 소정 단차로 식각하는 단계;
    상기 마스크 기판의 전 영역에 소정 간격을 두고 다수의 차광 패턴을 형성하는 단계; 및
    상기 차광 패턴 사이에 교대로 위상반전패턴을 형성하는 단계를 포함하는 반도체 소자용 마스크의 제조 방법.
  6. 제5항에 있어서, 상기 마스크 기판에서 상기 비메모리 소자 영역은 상기 메모리 소자 영역에 비해 상기 단차만큼 두꺼운 것을 특징으로 하는 반도체 소자용 마스크의 제조 방법.
  7. 제5항에 있어서, 상기 메모리 소자 영역은 메모리 소자에 대응하는 영역이고, 상기 비메모리 소자 영역은 비메모리 소자에 대응하는 영역이며, 상기 단차는 상기 메모리 소자와 상기 비메모리 소자 간의 단차인 것을 특징으로 하는 반도체 소자용 마스크의 제조 방법.
  8. 제7항에 있어서, 상기 메모리 소자와 상기 비메모리 소자 간의 단차는 상기 메모리 소자의 플로팅 게이트와 층간 절연층에 의해 결정되는 것을 특징으로 하는 반도체 소자용 마스크의 제조 방법.
  9. 제5항에 있어서, 상기 식각은 플라즈마를 이용한 건식식각이 수행되는 것을 특징으로 하는 반도체 소자용 마스크의 제조 방법.
  10. 제1항에 의해 제조된 반도체 소자용 마스크를 이용하여 반도체 소자에 소정의 패턴을 형성하는 것을 특징으로 하는 패턴 형성 방법.
  11. 제10항에 있어서, 상기 반도체 소자는 메모리 소자와 비메모리 소자를 포함하고, 상기 메모리 소자와 비메모리 소자 간의 단차는 상기 메모리 소자와 상기 비메모리 소자에 동일한 위상의 빛이 도착되도록 하는 상기 마스크에 의해 보상되는 것을 특징으로 하는 패턴 형성 방법.
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