KR100787693B1 - 인버터 장치 - Google Patents

Abstract

본 발명에서, CPU는 소정 기간의 연산 주기 마다, 전동기를 구동하는 주파수 지령치와 상기 전동기의 상태량에 근거하여 출력전압 지령을 연산할 때에, 연산 주기를 단축하는 것이 아니라, 일정의 조건하에 그 연산 주기에 있어서, 진폭은 동일하고 위상만 진행된 복수의 출력전압 지령치를 연산한다. ASIC은 CPU로부터 받은 복수의 출력전압 지령치를 시계열의 순서로 삼각파 신호 상에 반영하여 비교하고, PWM 신호를 스위칭 회로에 출력한다. 그 결과, 출력 주파수의 고저를 불문하고, 출력전압의 파형을 종래보다 한층 정현파에 접근할 수 있고, 한편 CPU의 처리부하를 경감할 수 있는 인버터 장치를 얻을 수 있다.

Description

인버터 장치{INVERTER APPARATUS}

본 발명은 임의의 주파수로 전동기를 구동하는 인버터 장치에 관한 것이다.

유도 전압기나 동기 전동기 등의 전동기를 구동하는 인버터 장치는, 일반적으로, 전동기를 구동하기 위해서 입력되는 주파수 지령치와 검출된 상기 전동기의 상태량에 근거하여 출력전압 지령을 연산 주기마다 연산하는 출력전압 연산 수단과, 상기 출력전압 연산 수단이 출력하는 출력전압 지령치와 삼각파 신호의 비교에 근거하여 PWM(펄스폭변조) 신호를 출력하는 PWM 패턴 발생 수단과, 직류 전압을 상기 PWM 패턴 발생 수단이 출력하는 PWM 신호에 대응하여 스위칭하고 소정 주파수의 교류 전압을 상기 전동기에 공급하는 스위칭 수단을 구비하고 있지만, 스위칭 수단이 출력하는 교류 전압의 파형이 계단 형상이 되므로, 전류 리플의 저감 등을 목적으로 하여, 출력전압의 파형을 가능한 한 정현파에 접근하도록 하는 방법이 여러 가지 제안되고 있다.

예를 들면, 특허 문헌 1에서는, 어느 1 연산 주기에서 계산한 출력전압 지령치 V1과 다음의 1 연산 주기에서 계산한 출력전압 지령치 V2와의 차분 ΔV를 1 연산 주기 중에 존재하는 삼각파 신호의 정점 개수 N으로 분할하고, 각 출력전압 지령치를 그 연산 주기 중에 존재하는 삼각파 신호의 정점마다 진폭치를 ΔV/N 씩 직 선 보완하며 변화시켜 가는 것에 의해, 출력전압 지령치를 계단 형상으로부터 직선 모양으로 변화하도록 하여 매끄러운 출력전압을 얻는 기술이 개시되고 있다.

또한, 상기한 특허 문헌 1은 다음과 같다.

특허 문헌 1: 특개평 6-22556호 공보

그렇지만, 상기 특허 문헌 1에 기재된 기술에서는, 1 연산 주기 내에서는 전압 변화의 방향을 나타내는 부호는 고정되어 버리므로, 도 1에 나타나는 것처럼, 1 연산 주기 내의 도중에 전압 변화 방향이 역방향이 되는 경우에는 그러한 변화를 나타내는 출력전압 지령치를 구할 수가 없다. 도 1을 참조하여 구체적으로 설명한다. 도 1은 실제로 출력하고 싶은 출력전압 지령의 변화 파형과 실제로 출력되는 출력전압 지령의 변화 파형을 비교하여 가리키는 도면이다.

도 1(1)에서는, 1 연산 주기 내에 있어서, 실제로 출력하고 싶은 출력전압 지령의 변화 파형 1이 삼각파 신호 2와 관련지어 나타나고 있다. 도 1(2)에서는, 1 연산 주기 내에 있어서, 실제로 출력되는 출력전압 지령의 변화 파형 3이 삼각파 신호 2와 관련지어 나타나고 있다. 도 1에 나타나는 것처럼, 1 연산 주기 내의 출력전압 지령의 진폭치는 삼각파 신호 2의 정점마다 ΔV/N 씩 변화하고 있다.

여기서, 1 연산 주기 내에 정현파의 정점(예를 들면 정극측의 최대치점)이 존재하는 경우에는, 도 1(1)에 나타나는 것처럼, 실제로 출력하고 싶은 출력전압 지령의 변화 파형 1은, 1 연산 주기 내에 있어 상승 계단의 뒤에 하강 계단 부분 4가 연결되는 계단 파형이 된다. 이것에 대해, 상기 특허 문헌 1에 기재된 기술에서는, 1 연산 주기 내에 있어 전압 변화 방향이 한 방향이므로, 도 1(2)에 나타나는 것처럼, 실제로 출력되는 출력전압 지령의 변화 파형 2는 상승 계단뿐이어서, 도 1(1)에 나타나는 실제로 출력하고 싶은 출력전압 지령의 변화 파형 1에 있어서의 하강 계단 부분 4에 대응하는 영역 5에서도 상승 계단의 파형이 되어버린다.

이것을 회피하기 위해서는, 도 1(1)의 하강 계단 부분 4가 다음의 연산 주기에 포함되도록 파선으로 단락지은 구간을 하나 줄이는, 즉 연산 주기를 짧게 하거나, 또는 정현파의 위상을 전체에 대해 오른쪽으로 비켜 놓는 처리를 실시하여, 연산 주기와 정현파의 위상을 맞출 필요가 있다. 이것을 실현하려면, 전자의 경우에는 출력전압 지령을 연산하는 CPU를 업그레이드할 필요가 있어 비용이 상승한다. 또, 후자의 경우에는 처리 부하가 증대한다.

또, 도 2는 출력전압 파형과 정현파 파형을 비교하여 가리키는 그림이다. 도 2에서는, 정현파 7의 1/4 주기를 1 연산 주기로 했을 경우의 출력전압 8의 파형이 나타나고 있다. 도 2에 나타나는 것처럼, 각 연산 주기간에 있어서의 전압을 직선 보완에 의해 구하고 있으므로, 출력전압 8은 각 연산 주기간에 직선적으로 변화하는 전압으로서 출력된다. 이때, 출력 주파수가 낮은 경우에는 정현파의 주기에 대해서 연산 주기는 충분히 짧아지므로, 정현파를 세세하게 분할할 수가 있어 직선 보완에서도 정현파로부터의 차이는 적지만, 출력 주파수가 높은 경우에는 상대적으로 연산 주기가 길어지므로, 종래 기술에서는, 정현파의 미묘한 곡선을 근사하는 것이 곤란해져 정현파로부터의 차이가 현저하게 된다.

본 발명은, 상기 문제점을 해결하기 위한 것으로, 출력 주파수의 고저를 불문하고, 출력전압의 파형을 종래보다 한층 정현파에 접근시킬 수 있고, 출력전압 지령을 연산하는 CPU의 처리 부하를 경감할 수 있는 인버터 장치를 얻는 것을 목적으로 한다.

본 발명에서는, 각 연산 주기에 있어서, 전동기를 구동하는 주파수 지령치와 상기 전동기의 상태량에 근거하여 출력전압 지령치를 연산하는 출력전압 연산 수단과, 상기 출력전압 연산 수단이 출력하는 출력전압 지령치에 대응한 PWM 신호를 출력하는 PWM 패턴 발생 수단과, 직류 전압을 상기 PWM 패턴 발생 수단이 출력하는 PWM 신호에 따라 스위칭하여 소정 주파수의 교류 전압을 상기 전동기에 공급하는 스위칭 수단을 구비하는 인버터 장치로서, 상기 출력전압 연산 수단은, 상기 주파수 지령치가 소정치보다 큰 경우에는 작은 경우보다 보다 많은 출력전압 지령치를 연산하는 기능을 구비하는 것을 특징으로 한다.

본 발명에 의하면, 저속 영역에서의 계산 부하를 감소시킬 수 있다. 또, 출력 주파수가 낮은 경우에만 실시하는 연산 시간, 예를 들면 스위칭 회로의 상하 암(arm) 단락 방지 시간 등에 의한 출력전압의 오차 보정 등의 연산 시간을 확보할 수 있다.

도 1은 실제로 출력하고 싶은 출력전압 지령의 변화 파형과 실제로 출력되는 출력전압 지령의 변화 파형을 비교하여 가리키는 도면.

도 2는 출력전압 파형과 정현파 파형을 비교하여 가리키는 도면.

도 3은 이 발명의 일실시의 형태인 인버터 장치의 구성을 나타내는 블록도.

도 4는 도 3에 나타내는 출력전압 연산부의 동작을 설명하는 플로우 차트.

도 5는 도 3에 나타내는 출력전압 연산부에 있어 1 연산 주기 내에 복수의 출력전압 지령을 생성하는 구체적인 동작예를 설명하는 타임 차트.

도 6은 도 3에 나타내는 PWM 패턴 발생부(ASIC)의 동작을 설명하는 타임 차트.

도 7은 도 3에 나타내는 인버터 장치에서 얻을 수 있는 출력전압을 종래 기술에 의하는 것과 비교하여 가리키는 파형도.

이하에서 첨부 도면을 참조하여, 본 발명의 인버터 장치의 매우 적합한 실시의 형태를 상세하게 설명한다.

도 3은 본 발명의 일실시의 형태인 인버터 장치의 구성을 나타내는 블록도이다. 도 3에 나타나는 인버터 장치는 출력전압 연산부(10)와, 출력전압 연산부(10)의 출력을 받는 PWM 패턴 발생부(11)와, PWM 패턴 발생부(11)의 출력을 받는 스위칭 회로(12)를 구비하고, 스위칭 회로(12)에는 전동기(유도 전압기 또는 동기 전동기)(13)가 접속되어 있다. 전동기(13)는 삼상 전동기가 예시되고 있다.

출력전압 연산부(1O)는 각종의 데이터를 작성하는 연산부(이후 「CPU」라고 한다)(14)와, 그 작성한 데이터를 PWM 패턴 발생부(11)에 보내는 인터페이스인 데 이터 송신부(15)를 갖추고 있다.

CPU(14)에는 외부로부터 전동기(13)를 구동하기 위한 주파수 지령(16)이 입력되고, 또 전동기(13)의 상태량(17)이 입력된다. 상태량(17)으로는, 전동기(13)가 유도기인 경우에는 전류치가 메인이지만, 전동기(13)가 동기기인 경우에는 또한 속도치가 더해진다. 전류치는 전류 검출기(변류기나 저항기 등)를 전선에 설치하여 검출한다. 또, 속도치는 엔코더를 회전축에 달아 검출한다. 또한, 이 명세서에서는 전동기(13)는 유도기로 하고, 상태량(17)은 전류치로 한다.

CPU(14)는 검출된 전동기(13)의 상태량(17)을 연산 주기마다 수중에 넣고, 거기에 기초를 두고 출력전압 지령(전압 데이터)을 연산한다. 또, CPU(14)는 주파수 지령(16)에 근거하여 PWM 신호를 얻는 반송파가 되는 삼각파 신호의 주기를 주는 삼각파 진폭 데이터나, 반영의 간격을 규정하는 삼각파 신호의 정점 개수를 주는 반영 타이밍 데이터 등을 작성한다.

이때, CPU(14)는 출력전압 지령을 연산할 때에, 일정한 조건하에서, 그 연산 주기에 있어 진폭은 동일하고 위상만 진행된 복수의 출력전압 지령치를 연산하게 되어 있다. 이 실시의 형태에서는, 복수의 출력전압 지령치로서 3개의 출력전압 지령치를 요구한다.

그 결과, 데이터 송신부(15)로부터 PWM 패턴 발생부(11)에 대해, 작성된 데이터(전압 데이터, 삼각파 진폭 데이터, 반영 타이밍 데이터 등)가 보내진다. 또, 연산 주기와 반영 타이밍과의 동기를 취하기 위한 동기 신호가 보내진다.

PWM 패턴 발생부(11)는 전용의 반도체 집적회로인 ASIC에 의해 실현된다. ASIC(11)은 인터페이스인 데이터 수신부(21)와, 버퍼 A(22), 버퍼 B(23) 및 버퍼 C(24)와, 반영 타이밍 레지스터(25)와, 삼각파 카운터(26)와, 비교부(28)를 구비하고 있다.

데이터 수신부(21)는 CPU(14)에서 작성된 데이터(전압 데이터, 삼각파 진폭 데이터, 반영 타이밍 데이터 등)를 수중에 넣고, 전압 데이터는 버퍼 A(22), 버퍼 B(23) 및 버퍼 C(24)에 각각 출력하고, 일시 보관 유지시킨다. 이때, 전압 데이터가 하나인 경우는 그 하나의 전압 데이터를 3개의 버퍼 A(22), 버퍼 B(23) 및 버퍼 C(24)에 각각 출력하지만, 3개인 경우에는 그 3개의 전압 데이터를 시계열의 순서로 3개의 버퍼 A(22), 버퍼 B(23) 및 버퍼 C(24)에 각각 출력한다.

또, 데이터 수신부(21)는 수중에 넣은 반영 타이밍 데이터를 반영 타이밍 레지스터(25)에 출력하고, 삼각파 진폭 데이터는 삼각파 카운터(26)로 출력한다. 반영 타이밍 레지스터(25)가 보관 유지하는 반영 타이밍 데이터는 전압 레지스터(27)가 사용한다. 삼각파 카운터(26)는 삼각파 진폭 데이터에 따라 카운터를 업다운하고, 삼각파를 생성하여 비교부(28)에 준다.

전압 레지스터(27)는 동기 신호와 반영 타이밍 데이터에 근거하여 버퍼 A(22), 버퍼 B(23) 및 버퍼 C(24)의 보관 유지 데이터를 시계열의 순서로 수중에 넣고, 각각 일정기간(삼각파 신호의 정점의 소정 개수 분의 기간) 보관 유지하여 비교부(28)에 준다.

비교부(28)는 전압 레지스터(27)의 값과 삼각파 카운터(26)의 값을 비교하고, 펄스폭이 변화하는 펄스 신호인 PWM 지령을 스위칭 회로(12)에 출력한다.

스위칭 회로(12)는 3개의 상부 암(arm) 스위칭 소자와 3개의 하부 암(arm) 스위칭 소자가 PWM 패턴 발생부(ASIC)(11)가 출력하는 PWM 지령에 대응하여 서로 중복하지 않게 온·오프 동작을 실시하여 +V의 직류 전압으로부터 소정 주파수의 삼상 교류 전압을 생성하고, 전동기(13)에 공급한다.

다음에, 도 3 ~ 도 7을 참조하여, 이 실시의 형태에 의한 인버터 장치의 동작에 대해 설명한다. 우선, 도 4를 참조하여, 출력전압 연산부에서의 전반적인 연산 동작을 설명한다. 도 4는 도 3에 나타내는 출력전압 연산부의 동작을 설명하는 플로우 차트이다.

도 4에 있어서, CPU(14)는 입력되는 주파수 지령(16)에 근거하여 PWM 신호의 반송파인 삼각파 신호의 주파수를 결정하고, 삼각파 진폭 데이터를 작성한다(단계 ST1). 그리고, 소정 기간 ΔT의 연산 주기마다, 단계 ST2 ~ 단계 ST12의 처리를 실행하여 삼상 교류의 출력전압 지령치 V(Vu, Vv, Vw)를 구한다.

즉, CPU(14)는 전동기의 상태량(17)인 전류치를 검출하여(단계 ST2), 전류 좌표를 d축-q축을 직교 2축으로 하는 회전 직교좌표계로 변환한다(단계 ST3). 그리고, 회전 좌표로부터 해당 연산 주기의 정현파에 있어서의 위상 θ를 구한다(단계 ST4). 여기서, 이 실시의 형태에서는, 기간 ΔT의 1 연산 주기에서의 위상 θ를 3 분할하고, 최초의 기간 ΔT/3 에 있어서의 위상(이후 「전치위상」이라고 한다) θ1과, 2 번째의 기간 ΔT/3 에 있어서의 위상(이후 「중심 위상」이라고 한다) θ2와, 3 번째의 기간 ΔT/3 에 있어서의 위상(이후 「후치위상」이라고 한다) θ3의 각각에 있어서 출력전압 지령치를 구하므로(도 5 참조), 이 단계 ST4에서는 중심 위상 θ2를 구하게 된다.

그 다음에, 직류분으로서 전압 Vd와 전압 Vq를 구하고(단계 ST5), 위상에 변화가 있는지 아닌지를 판단한다(단계 ST6). 일반적으로, 각주파수 ω로 회전하는 정현파의 시간 t에 있어서의 진폭치는, 진폭 A와 각주파수 ω 및 시간 t에 의해 Asin ωt로 표현되고, 그때의 위상 θ는 ωt 이다. 시간 t는 연산 주기의 기간 ΔT 의 적분이므로, 위상 θ는 θ=ω∑ΔT가 된다. 그리고, 연산 주기간의 위상 변화량 Δθ는 Δθ=ωΔT 이므로, 이 단계 ST6에서는 출력전압의 각주파수 ω를 감시하는 것으로 판단할 수가 있고, 해당 연산 주기가 정현파의 어느 위상에 있을까를 판단할 수가 있다. 또한, 위상 θ는 위상 변화량 Δθ의 적분이고, θ=∑Δθ이 된다.

거기서, 예를 들면, 위상 변화량이 소정치 이하이면, 위상 변화 없음이라고 판단한다(단계 ST6:No). 이 경우는, θ2=θ1=θ3이 되므로, 전압 좌표변화에 의해 중심 위상 θ2에 있어서의 전압 V2를 구하고(단계 ST7), 나머지의 전치위상 θ1에 있어서의 전압 V1와 후치위상 θ3에 있어서의 전압 V3은 연산하는 일 없이 모두 전압 V2와 등치로 설정하고(단계 ST8), 그것을 해당 연산 주기에 있어서의 출력전압 지령치 V(Vu, Vv, Vw)로 한다. 이상의 단계 ST1 ~ 단계 ST4, 단계 ST7, 단계 ST8의 순서는 종래 행해지고 있는 순서이다.

단, 종래에는 1 연산 주기 내의 위상을 분할하는 생각은 없었으나, 단계 ST4에서는 해당 연산 주기의 위상 θ를 구하고 있다. 또, 단계 ST8은 이 실시의 형태에서는 1 연산 주기 내의 위상을 분할하도록 했기 때문에 생긴 새로운 순서이다. 따라서, 이 실시의 형태에 대해, 1 연산 주기에 있어 종래와 같게 하나의 출력전압 지령을 연산하는 경우에 추가되는 처리는 단계 ST8의 순서이며, 처리의 증가량은 지극히 적다.

한편, 위상 변화량이 소정치를 넘는 경우는 위상 변화있음이라고 판단하고(단계 ST6:Yes), 전치위상 θ1으로 후치위상 θ3을 각각 구하고(단계 ST9), 전압 좌표변화에 의해, 전치위상 θ1에 있어서의 출력전압 지령치 V1(Vu1, Vv1, Vw1)과, 중심 위상 θ2에 있어서의 출력전압 지령치 V2(Vu2, Vv2, Vw2)와, 후치위상 θ3에 있어서의 출력전압 지령치 V3(Vu3, Vv3, Vw3)를 각각 구한다(단계 ST1O ~ 단계 ST12).

다음에, 도 5를 참조하여, 단계 ST4, 단계 ST9 ~ 단계 ST12의 동작에 대해 설명한다. 도 5는 도 3에 나타나는 출력전압 연산부에 있어서 1 연산 주기 내에 복수의 출력전압 지령을 생성하는 구체적인 동작예를 설명하는 타임 차트이다. 도 5에 있어서, 세로축은 위상 θ이며, 가로축은 시간 t이다.

도 5에서는, 정현파의 정극성의 반주기에 있어서의 전반주기에 있어서, 어느 각도로 우상 방향으로 직선 모양으로 상승하는 아날로그 위상 θana에 대해, 연속하는 2개의 연산 주기 31, 32가 나타나고 있다. 모두, 연산 주기의 기간은 ΔT이다.

연산 주기 31에서는, 위상이 최초의 기간 ΔT/3 에 있어서의 전치위상 θ11과, 2 번째의 기간 ΔT/3 에 있어서의 중심 위상 θ12와, 3 번째의 기간 ΔT/3 에 있어서의 후치위상 θ13이 이 순서로 변화한다. 또, 연산 주기 32에서는, 위상이 최초의 기간 ΔT/3 에 있어서의 전치위상 θ21과, 2 번째의 기간 ΔT/3 에 있어서 의 중심 위상 θ22와, 3 번째의 기간 ΔT/3 에 있어서의 후치위상 θ23이 이 순서로 변화한다.

그리고, 연산 주기 31과 연산 주기 32의 각각에 있어서, 중심 위상 θ2에 대응하는 전치위상 θ1 및 후치위상 θ3의 변화량은, 모두 동일하게 Δθ/3이다. 또, 연산 주기 31과 연산 주기 32와의 사이에서의 위상 변화량 (리드(lead) 위상분) Δθ는, 중심 위상 θ12과 중심 위상 θ22와의 차분으로서 주어지고, 상기와 같이, Δθ=ωΔT 이다.

연산 주기 32를 예로 들어 설명한다. 종래에는, 도 4의 단계 ST4에서 구하는 위상 θ는 상기의 중심 위상 θ22이며, 그것이 1 연산 주기 전체의 위상이었지만, 본 실시의 형태에서는 그 위상 θ를 3 분할하여 계산한다. 즉, 우선, 도 4의 단계 ST4에서 중심 위상 θ22를 종래의 수법에 따라 구하고, 도 4의 단계 ST9에서 이 중심 위상 θ22를 중심으로, -ΔT/3 때의 전치위상 θ21과 +ΔT/3 때의 후치위상 θ23을 구하는 것으로 위상을 3회 분 구한다.

위상의 리드(lead) 분 Δθ는, 전술한 것과 같이, 각주파수와 연산 주기의 기간과의 곱 ωΔT로 구하므로, 연산 주기 중에 출력 주파수가 변화하지 않는다고 하면, 도 4의 단계 ST9에서는 전치위상 θ21와 후치위상 θ23을,

θ21 = θ22 - ωΔT/3 = θ22 - Δθ/3

θ23 = θ22 + ωΔT/3 = θ22 + Δθ/3

로 계산할 수가 있다.

도 4의 단계 ST1O ~ 단계 12에서는, 이상과 같이 하여 구한 3개의 위상을 이 용하여 기간 ΔT의 1 연산 주기에 있어 대응하는 3개의 출력전압 지령치를 각각 계산한다. 이것에 의해, 인버터의 출력전압을 기간 ΔT의 1 연산 주기에 있어서의 위상만을 ΔT/3의 기간씩 변화시키는 것이 가능해진다.

다음에, 도 6은 도 3에 나타내는 PWM 패턴 발생부(ASIC)의 동작을 설명하는 타임 차트이다. 도 6에서는, CPU(14)가 ASIC(11)에 대응하여, 도 5에 나타나는 연산 주기 31에서, 동기 신호(41)와, 3개의 전압 데이터 V11, V12, V13 및 각각 대응하는 기간 Δt의 반영 타이밍 42,43,44로 삼각파 신호(45)의 데이터를 송신하는 경우의 ASIC(11)에 있어서의 각부의 동작이 나타나고 있다.

CPU(14)는 기간 ΔT의 연산 주기 31에서, 전압 데이터 V11, V12, V13의 계산 처리가 종료하면, 즉시 송신 처리를 실시하고, 전압 데이터 V11, V12, V13을 다른 데이터와 함께 신속하게 ASIC(11)로 송신하고, ASIC(11)의 버퍼에 저장시킨다. 그 후에 동기 신호(41)가 송신된다.

따라서, 도 6에 나타나는 것처럼, ASIC(11)에서는 기간 ΔT의 연산 주기 31 에 대해, 우선, 버퍼 A22에는 전압 데이터 V11이 저장되고, 버퍼 B23에는 전압 데이터 V12가 저장되고, 버퍼 C23에는 전압 데이터 V13이 저장된다.

그리고, 전압 레지스터 27에서는, 동기 신호(41)에 응답하여 버퍼 A22내의 전압 데이터 V11을 수중에 넣고, 반영 타이밍 42의 기간Δt 내에 보관 유지하여 출력한다. 그 반영 타이밍 42의 기간 Δt가 경과하면, 버퍼 B23내의 전압 데이터 V12를 수중에 넣고, 반영 타이밍 43의 기간 Δt 내에 보관 유지하여 출력한다. 마찬가지로 그 반영 타이밍 43의 기간Δt가 경과하면, 버퍼 C24 내의 전압 데이터 V13을 수중에 넣고, 반영 타이밍 44의 기간Δt 내에 보관 유지하여 출력한다.

비교부(28)에서는, 반영 타이밍 42,43,44의 각 기간 Δt에 있어서, 전압 데이터 V11, V12, V13을 각각 삼각파 카운터(26)의 출력인 삼각파 신호(45)에 반영하여 비교하고, PWM 신호를 스위칭 회로(12)로 출력한다. 여기서, 반영 타이밍 42,43,44의 기간 Δt는, 삼각파 신호(45)의 정점이 소정 개수(도 6의 예에서는 3개) 만큼 경과하는 기간이며, 그 기간의 시점과 종점은 삼각파 신호(45)의 정점과 동기 하게 되어 있다.

이와 같이, CPU(14)가 1 연산 주기의 기간 ΔT 내에 연산한 3개의 출력전압 지령치는 ASIC(11)에 있어서, CPU(14)가 지정한 타이밍에 자동적으로 반영되고, PWM 신호가 생성된다. CPU(14)는 반영 타이밍을 지정하는 데 있어, 반영 처리를 실시하지 않기 때문에, 처리 부하가 경감된다.

도 7은 도 3에 나타나는 인버터 장치에서 얻을 수 있는 출력전압을 종래 기술에 의하는 것과 비교하여 가리키는 파형도이다. 도 7(1)은 종래 기술에 의해 얻을 수 있는 출력전압의 파형을 나타낸다. 도 7(2)는 본 실시의 형태에 의해 얻을 수 있는 출력전압의 파형을 나타낸다.

도 4에서의 동작 설명에서 분명히 한 것처럼, 종래에는, 각 연산 주기(기간 ΔT)에 있어서 하나의 출력전압 지령치를 요구하므로, 출력 주파수가 높아져 상대적으로 연산 주기가 길어지는 경우에는, 도 7(1)에 나타나는 것처럼, 출력전압의 파형은, 단차가 눈에 띄는 계단 형상 파형이 된다.

이것에 대해, 본 실시의 형태에서는, 도 7(2)에 나타나는 것처럼, 위상 변화량이 예를 들면 소정치를 넘는 연산 주기(기간 ΔT)에는, 위상을 3 분할하여, 기간 ΔT/3 마다, V1(θ1), V2(θ2), V3(θ3)으로 조금씩 3개의 출력전압 지령치를 구하고, 각각에 대해 PWM 신호를 발생하므로, 출력 주파수가 높아져 상대적으로 연산 주기가 길어지는 경우에도, 계단 형상 파형의 단차를 작게 할 수가 있어 보다 매끄러운 정현파에 접근할 수가 있다.

또한 설명의 편의를 위해, 위상을 3 분할하여 3개의 출력전압 지령을 구하는 경우를 보였지만, 이 1 연산 주기 마다의 반영 가능한 출력전압 지령의 개수는 CPU(14)의 처리 능력이나 ASIC(11)의 메모리 규모에 대응하여 적당하게 선택할 수 있어 필요에 따라서 임의로 변경할 수 있는 것은 말할 필요도 없다.

이와 같이, 본 실시의 형태에 의하면, 연산 주기 내에 있어 위상만 진행한 출력전압 지령치를 여러 차례 갱신하므로, 출력전압 기본파 주기 내에 연산 주기의 수가 적은 경우에도 보다 정현파에 가까운 파형을 가지는 출력전압을 얻을 수 있다. 따라서, 전류 리플이 종래보다 감소하고, 토크 리플 감소나 효율 업을 꾀할 수 있다.

또, 출력전압 지령을 연산하는 CPU는 위상만을 진행시킨 출력전압 지령치를 복수 개 연산하는 기능을 추가하는 것만으로 끝나므로, 연산량의 증가는 비교적 적어도 된다. 또한, 출력전압 지령치를 여러 차례 갱신하는 동작은 CPU의 처리를 개입하지않고 반도체 집적회로인 ASIC이 실시하므로, 이 점으로부터도 CPU의 처리 부하를 경감할 수 있고, 연산 주기를 단축하지 않는 점과 더불어 고가의 CPU를 사용하지 않고 끝낼 수 있다.

여기서, 이상의 설명은, 위상 변화량이 소정치를 넘는 연산 주기에 있어 그 위상을 복수로 분할하는 경우를 나타냈지만, 출력전압의 주기가 연산 주기에 대해서 충분히 큰 경우, 즉, 출력 주파수가 낮은 경우에는, 출력전압의 기본파 1 주기 내에 다수의 연산 주기가 들어오고, 복수의 출력전압 지령치가 연산되므로, 연산 주기의 1 주기 내에 복수의 위상을 진행하게 한 전압을 출력하지 않아도 충분히 정현파에 가까운 파형을 얻을 수 있다.

거기서, 도 4에 있어서의 단계 ST6에 있어서, 위상의 변화를 판단하는 것이 아니라, 전동기를 구동하기 위해서 입력되는 주파수 지령치가 소정치보다 작은가 큰가를 판단하고, 주파수 지령치가 소정치보다 큰 경우에는 작은 경우보다 보다 많은 출력전압 지령치를 연산한다. 또는, 주파수 지령치가 소정치보다 큰 경우에는 복수의 출력전압 지령치를 연산하고, 작은 경우에는 종래와 같이 하나의 출력전압 지령치를 연산하도록 해도 괜찮다.

후자의 예로서는, 예를 들면, 연산 주기가 500 μ초로, 출력전압 1 주기 중에 전압변화가 18개 얻을 수 있으면 충분하다면, 1/(500μ×l8)=111.11 Hz 이하의 출력 주파수 영역에서는, 단계 ST6에서는 위상의 복수 분할을 실시하지 않게 부정 (No)의 처리를 실시한다. 그리고, 그 이상의 출력 주파수 영역의 경우에는 출력전압의 기본파 1 주기 내에 접어드는 연산 주기가 적게 되므로, 전압의 갱신을 앞당길 수 있도록 위상의 복수 분할 계산을 실시하도록 긍정(Yes)의 처리를 실시하고, 연산 주기 내에서의 출력전압 지령 출력 회수를 많이 한다.

이것에 의하면, 저속 영역에서의 계산 부하를 감소시킬 수가 있다. 또, 출력 주파수가 낮은 경우에만 실시하는 연산 시간, 예를 들면 스위칭 회로의 상하부 암(arm) 합선 방지 시간 등에 의한 출력전압의 오차 보정 등의 연산 시간을 확보할 수가 있다.

또한 본 실시의 형태에서는, CPU와 ASIC의 사이에 교환하는 데이터에 삼각파 신호의 정점 개수를 나타내는 반영 타이밍 데이터를 포함하고, 출력전압 지령의 갱신 타이밍이 그때마다 설정할 수 있어 자동 갱신의 유무나 연산 주기의 전환이 발생하는 경우에도 대응할 수 있도록 한 구성을 나타냈지만, 본 발명은, 이것으로 한정되는 것은 아니고, 각종의 변형이 가능하다.

예를 들면, (1) 연산 주기가 고정이기 때문에 자동 반영의 타이밍이 고정이 되는 경우는 ASIC의 포트 설정 등에 의해 값을 하드웨어적으로 설정하는 것도 좋다. (2) 또, ASIC은 유저가 삼각파 신호의 주기를 변경할 수 있도록 하기 위해, CPU로부터 삼각파 신호의 주기를 받도록 했지만, 삼각파 신호의 주기가 고정이면, CPU로부터 삼각파 신호의 주기를 받을 필요가 없다. 따라서, CPU도 삼각파 신호의 주기를 구할 필요가 없어진다. (3) 또, 출력전압 지령의 삼각파 신호에의 반영 타이밍을 삼각파 신호의 정점 개수로 제어하는 경우를 나타냈지만, 반영 타이밍을 시간 베이스로 설정하도록 해도 괜찮다. (4) 게다가 타이밍 신호에 관해서는 삼각파 신호의 정점과 CPU의 연산 타이밍과의 동기를 취하기 때문에 동기 신호를 이용했지만, 그 동기를 취할 필요가 없는 실현 방법도 있을 수 있다.

본 발명은 전동기를 구동하는 임의 주파수의 교류 전압을 한층 정현파에 접 근한 파형으로 얻는다. 즉 전류 리플이 적고, 토크 리플을 줄일 수가 있는 교류 전압을 얻는 인버터 장치로서 매우 적합하다.

Claims (6)

1. 삭제
2. 삭제
3. 각 연산 주기에 있어서, 전동기를 구동하는 주파수 지령치와 상기 전동기의 상태량에 근거하여 출력전압 지령치를 연산하는 출력전압 연산 수단과,

   상기 출력전압 연산 수단이 출력하는 출력전압 지령치에 대응한 PWM 신호를 출력하는 PWM 패턴 발생 수단과,

   직류 전압을 상기 PWM 패턴 발생 수단이 출력하는 PWM 신호에 따라 스위칭하여 소정 주파수의 교류 전압을 상기 전동기에 공급하는 스위칭 수단

   을 구비하는 인버터 장치로서,

   상기 출력전압 연산 수단은,

   상기 주파수 지령치가 소정치보다 큰 경우에는 작은 경우보다 보다 많은 출력전압 지령치를 연산하는 기능

   을 구비하는 것을 특징으로 하는 인버터 장치.
4. 각 연산 주기에 있어서, 전동기를 구동하는 주파수 지령치와 상기 전동기의 상태량에 근거하여 출력전압 지령치를 연산하는 출력전압 연산 수단과,

   상기 출력전압 연산 수단이 출력하는 출력전압 지령치에 대응한 PWM 신호를 출력하는 PWM 패턴 발생 수단과,

   직류 전압을 상기 PWM 패턴 발생 수단이 출력하는 PWM 신호에 따라 스위칭하여 소정 주파수의 교류 전압을 상기 전동기에 공급하는 스위칭 수단

   을 구비하는 인버터 장치로서,

   상기 출력전압 연산 수단은,

   상기 주파수 지령치가 소정치보다 큰 경우에는 복수의 출력전압 지령치를 연산하고, 작은 경우에는 하나의 출력전압 지령치를 연산하는 기능

   을 구비하는 것을 특징으로 하는 인버터 장치.
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