KR100782791B1 - 디지털 변조 회로 - Google Patents

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KR100782791B1
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Abstract

본 발명은 디지털 회로로만 구성된 디지털 변조회로에 관한 것이다.
본 발명은, 일정한 주기의 기준 펄스 클럭을 생성하는 클럭생성부; 상기 기준 펄스 클럭을 업 카운팅 또는 다운 카운팅하여 소정 비트의 카운트값을 생성하고, 상기 카운트값 중 한 비트를 송신 신호로써 출력하는 업/다운 카운터; 송신하고자 하는 디지털 송신 데이터의 값에 따라, 상기 업/다운 카운터의 카운팅 시작/종료 시점 및 상기 업다운 카운터의 업카운팅 또는 다운카운팅 동작을 결정하는 제어부; 및 상기 업/다운 카운터에서 출력된 상기 송신 신호를 정현파 형태로 변형하는 대역통과필터를 포함하는 디지털 변조 회로를 제공한다.
디지털, 변조, 초광대역 통신(UWB), 업/다운 카운터, 심벌, 캐리어, 비트

Description

디지털 변조 회로{DIGITAL MODULATION CIRCUIT}
도 1은 본 발명에 따른 디지털 변조 회로의 블록구성도이다.
도 2는 본 발명의 디지털 변조 회로에 적용된 제어부의 상세 블록도이다.
도 3은 본 발명에 따른 디지털 변조 회로의 동작을 설명하는 파형도이다.
도 4는 본 발명에 디지털 변조 회로에 적용된 대역통과 필터의 입출력을 도시한 파형도이다.
*도면의 주요부분에 대한 부호의 설명*
11: 클럭 생성부 12: 업/다운 카운터
13: 제어부 14: 대역통과 필터
131: 마이크로 프로세서 132: 카운팅 비교부
본 발명은 디지털 통신시스템에 적용될 수 있는 디지털 변조 회로에 관한 것으로 더욱 상세하게는, 전력 소모를 줄이면서도 단순한 구조로 구현이 가능한 특징을 갖는 펄스를 이용한 디지털 변조회로에 관한 것이다.
일반적으로, 무선통신에서는 표준으로 결정된 대역폭 내에서 통신하기 위해 데이터 신호(기저대역 신호)와 국부발진(Local Oscillation) 신호를 믹싱하는 변조 방식을 채택하고 있다. 이러한 변조방식은 펄스를 이용한 초광대역 통신에서도 그대로 적용되고 있다.
그러나, 국부발진 신호를 믹싱하는 종래의 변조방식은 국부발진 신호의 주파수를 고정하기 위해 위상 고정 루프(Phase Locked Loop) 회로를 사용하게 됨으로써, 송신기의 구조를 복잡하게 하고 송신기의 전력소모를 증가시키는 문제점이 있다. 또한, 국부발진 신호를 믹싱하는 종래의 변조방식을 적용하는 경우 동기 방식의 수신기를 구현하는데 있어서 캐리어 신호의 동기 획득을 위한 구조가 매우 복잡해지는 문제점이 있다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 그 목적은, 디지털 회로만을 이용함으로써 위상 고정 루프 회로등에 의해 발생하는 전력소모를 절감할 수 있으며, 수신기에서 캐리어 신호의 동기 획득이 용이한 디지털 변조회로를 제공하는데 있다.
상기 목적을 달성하기 위한 기술적 구성으로서, 본 발명은,
일정한 주기의 기준 펄스 클럭을 생성하는 클럭생성부;
상기 기준 펄스 클럭을 업 카운팅 또는 다운 카운팅하여 소정 비트의 카운트값을 생성하고, 상기 카운트값 중 한 비트를 송신 신호로써 출력하는 업/다운 카운터;
송신하고자 하는 디지털 송신 데이터의 값에 따라, 상기 업/다운 카운터의 카운팅 시작/종료 시점 및 상기 업다운 카운터의 업카운팅 또는 다운카운팅 동작을 결정하는 제어부; 및
상기 업/다운 카운터에서 출력된 상기 송신 신호를 정현파 형태로 변형하는 대역통과필터
를 포함하는 디지털 변조 회로를 제공한다.
바람직하게, 상기 업/다운 카운터는, 상기 카운트값 중 최하위 비트를 상기 송신신호로써 출력할 수 있다.
바람직하게, 상기 송신 신호의 주기는 상기 기준 클럭 펄스 주기의 정수배일 수 있다.
본 발명의 일실시형태에서, 상기 제어부는, 송신하고자 하는 디지털 송신 데이터의 값에 따라, 상기 업/다운 카운터의 업카운팅 또는 다운카운팅 동작을 결정하는 업/다운 신호를 생성하고, 상기 업/다운 카운터의 카운팅 시작을 결정하는 이네이블 신호를 생성하며, 변조된 신호의 심볼크기를 설정하는 마이크로 프로세서; 및 상기 업/다운 카운터의 카운트값을 입력받으며, 상기 마이크로 프로세서에서 설정된 심볼크기에 따라 카운팅 종료 카운트값을 설정하고, 상기 설정된 카운팅 종료 카운트값이 입력되는 경우 상기 업/다운 카운터의 카운팅 종료를 결정하는 리셋 신호를 생성하는 카운팅 비교부를 포함할 수 있다.
이 실시형태에서, 상기 업/다운 카운터는, 상기 업/다운 신호가 하이 상태에서 상기 이네이블 신호의 상승에지가 검출될 때 상기 기준 클럭 펄스의 상승에지를 카운트하는 업카운팅을 시작하고, 상기 리셋신호의 상승에지에서 상기 업카운팅을 종료하며, 상기 업/다운 신호가 로우 상태에서 상기 이네이블 신호의 상승에지가 검출될 때 상기 기준 클럭 펄스의 상승에지를 카운트하는 다운카운팅을 시작하고, 상기 리셋신호의 상승에지에서 상기 다운카운팅을 종료하는 방식으로 동작한다.
또한, 상기 카운팅 비교부는, 상기 심볼크기와 동일한 회수의 카운팅이 이루어질 때 출력되는 카운트값이 입력된 이후 그 다음 카운팅 시점에 상기 리셋 신호의 상승에지를 출력하는 방식으로 동작하여, 상기 리셋 신호의 상승에지에서 상기 업/다운 카운터의 카운팅 동작을 정지시킨다.
상기 목적을 달성하기 위한 다른 구성으로서 본 발명은,
일정한 주기의 기준 펄스 클럭을 생성하는 클럭생성부;
상기 기준 펄스 클럭의 상승에지를 업 카운팅 또는 다운 카운팅하여 4 비트의 카운트값을 생성하고, 상기 4 비트의 카운트값 중 최하위 비트를 송신 신호로써 출력하는 업/다운 카운터;
송신하고자 하는 디지털 송신 데이터가 입력되면 상기 업/다운 카운터의 카운팅 동작을 시작시키고, 상기 입력된 디지털 송신 데이터의 종류에 따라 상기 업/다운 카운터의 업카운팅 또는 다운카운팅 동작을 결정하며, 변조된 신호의 심볼크기를 설정하는 마이크로 프로세서;
상기 업/다운 카운터의 4 비트 카운트값을 입력받으며, 상기 마이크로 프로세서에서 설정된 심볼크기와 동일한 회수의 카운팅이 이루어질 때 출력되는 카운트값이 입력된 이후 상기 업/다운 카운터의 카운팅 동작을 정지시키는 카운팅 비교부; 및
상기 업/다운 카운터에서 출력된 상기 송신 신호를 정현파 형태로 변형하는 대역통과필터
를 포함하는 디지털 변조회로를 제공한다.
바람직하게, 상기 심볼크기는 4 비트이며, 상기 카운팅 비교부는 입력되는 상기 카운트값이 [0 1 0 0] 또는 [1 0 1 1]이 입력된 이후 상기 업/다운 카운터의 카운팅 동작을 정지시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 보다 상세하게 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 또한, 본 발명을 설명함에 있어서, 정의되는 용어들은 본 발명에서의 기능을 고려하여 정의 내려진 것으로, 이는 당 분야에 종사하는 기술자의 의도 또는 관례 등에 따라 달라질 수 있으므로, 본 발명의 기술적 구성요소를 한정하는 의미로 이해되어서는 아니 될 것이다.
도 1은 본 발명에 따른 디지털 변조 회로를 도시한 블록 구성도이다.
도 1을 참조하면, 본 발명의 디지털 변조 회로는 클럭생성부(11)와, 업/다운 카운터(12)와, 제어부(13) 및 대역통과 필터(14)를 포함하여 구성된다.
상기 클럭생성부(11)는 데이터 전송에 사용되는 기준 펄스 클럭을 생성한다. 예를 들어, UWB 시스템에 적용되는 경우 2 ns의 주기를 갖는 펄스 클럭이 사용될 수 있다.
상기 업/다운 카운터(12)는 상기 기준 펄스 클럭을 업카운팅 또는 다운카운팅하여 소정 비트의 카운트값을 생성한다. 예를 들어, 상기 업/다운 카운터(12)는 상기 기준 펄스 클럭의 상승에지를 업카운팅 또는 다운카운팅하여 카운트값을 생성할 수 있다. 상기 업/다운 카운터(12)는 상기 제어부(13)의 제어에 의해 동작을 시작 또는 종료하고, 업카운팅 동작을 수행할 것인지 다운카운팅 동작을 수행할 것인지가 결정된다. 또한, 상기 업/다운 카운터(12)에서 생성되는 카운트값 중 한 비트가 변조된 송신신호(심볼)로 출력된다. 이 송신신호는 송신하고자 하는 디지털값을 변조한 캐리어 신호이다. 즉, 본 명세서에서, 변조된 송신신호, 심볼 및 캐리어 신호는 동일한 신호를 지칭하는 것으로 사용된다. 바람직하게 상기 업/다운 카운터(12)에서 출력되는 변조된 송신신호는 상기 업/다운 카운터(12)의 최하위 비트인 것이 바람직하다.
상기 제어부는, 송신하고자하는 정보를 갖는 디지털 송신 데이터(예를 들어, '+1' 및 '-1')를 입력받고, 이에 따라 상기 업/다운 카운터의 동작을 제어한다. 즉, 상기 제어부(13)는 상기 업/다운 카운터(12)의 카운팅 동작의 시작 및 종료 시점을 결정하고, 상기 업/다운 카운터(12)가 업카운팅 동작을 수행할 것인지, 다운카운팅 동작을 수행할 것인지 결정한다.
도 2는 상기 제어부(13)의 구성을 더욱 상세하게 도시한 블럭구성도이다.
도 2에 도시된 바와 같이, 상기 제어부(13)는 마이크로 프로세서(131)와, 카운팅 비교부(132)를 포함할 수 있다.
상기 마이크로 프로세서(131)는, 송신하고자 하는 디지털 송신 데이터의 값에 따라, 상기 업/다운 카운터(12)의 업카운팅 또는 다운카운팅 동작을 결정하는 업/다운 신호(up/down)를 생성하고, 상기 업/다운 카운터(12)의 카운팅 시작을 결정하는 이네이블 신호(enable)를 생성한다. 또한, 상기 마이크로 프로세서(131)에는 변조된 신호의 심볼크기가 설정되며, 상기 설정된 심볼크기에 따라 상기 업/다운 카운터(12)의 동작이 종료하는 시점을 상기 카운팅 비교부(132)에서 결정할 수 있게 된다.
상기 카운팅 비교부(132)는, 상기 업/다운 카운터(12)의 카운트값을 입력받으며, 상기 마이크로 프로세서(131)에서 설정된 심볼크기에 따라 카운팅 종료 카운트값을 설정하고, 상기 업/다운 카운터(12)로부터 상기 설정된 카운팅 종료 카운트값이 입력되는 경우 상기 업/다운 카운터의 카운팅 종료를 결정하는 리셋 신호(reset)를 생성하여 상기 업/다운 카운터(12)로 전달한다.
상기 대역통과 필터(14)는 상기 업/다운 카운터(12)에서 출력된 상기 송신 신호, 즉 업/다운 카운터(12)에서 카운팅된 카운트값의 최하위 비트를 정현파 형태로 변형한다. 상기 업/다운 카운터(12)에서 출력되는 송신 신호는 구형파 형태를 가지며, 이 구형파 형태의 송신 신호는 상기 대역통과 필터(14)를 통과하면서 모서리 부분이 절단된 형태로 변형됨으로써 안테나로 전송하기 위한 정현파 형태를 갖게 된다.
도 3은 본 발명에 따른 디지털 변조 회로의 동작을 설명하는 파형도이다. 이하, 도 1 및 도 2에 도시된 본 발명의 블록 구성도와, 도 3의 파형도를 참조하여 본 발명의 동작을 설명한다.
도 3에서, T1-T2 구간은 송신하고자 하는 정보를 담고 있는 디지털 데이터가 '+1'일 때 업/다운 카운터(12)에서 출력되는 송신신호, 즉 심볼이 생성되는 구간이며, T3-T4 구간은 송신하고자 하는 디지털 데이터가 '-1'일 때 업/다운 카운터(12)에서 출력되는 심볼이 생성되는 구간이다. 이하에서는, 도 3에 도시된 것과 같이 전송하고자 하는 디지털 데이터에 대한 심볼의 크기가 4비트인 경우에 대해, 디지털 데이터가 '+1'과 '-1'인 경우를 나누어 본 발명에 따른 디지털 변조 회로의 동작을 설명하기로 한다.
먼저, 제어부(13), 더욱 상세하게는 제어부(13)의 마이크로 프로세서(131)에 송신하고자 하는 디지털 데이터 '+1'이 입력되면, 상기 마이크로 프로세서(131)는 기준 펄스 클럭의 상승에지가 뜨는 시점(T1)에 업/다운 카운터(12)의 카운팅 동작을 시작하도록 지시하는 이네이블 신호(enable)의 상승에지를 출력한다. 또한, 상기 업/다운 카운터(12)에서 업카운팅 동작이 수행될 수 있도록 업/다운 신호가 상기 T1 시점에서 하이 상태가 되도록 제어한다. 또한, 마이크로 프로세서(131)에는 심볼의 크기가 4비트임이 설정되어 있으며, 상기 마이크로 프로세서(131)는 카운팅 비교부에 심볼의 크기에 대한 정보를 전달한다.
상기 업/다운 카운터(12)는 상기 마이크로 프로세서(131)의 이네이블 신호(enable)의 상승에지에서 업/다운 신호(up/down)가 하이 상태이므로 업카운팅을 시작한다. 본 설명에서는 도 1 및 도 2에 도시된 것과 같이 4비트 업/다운 카운터(12)의 동작을 예를 들어 설명한다. 상기 4 비트의 업/다운 카운터(12)는 4 자리의 이진수 형태로 이루어진 카운트값을 생성한다. 업카운팅의 경우 T1 시점에서 최초 카운팅이 이루어질 때, 최하위 비트(bit0)는 1의 값을 가지고 나머지 상위 비트(bit1 내지 bit3)는 0의 값을 갖는다. 즉, 상기 업/다운 카운터(12)의 카운트값을 상위 비트에서부터 순서대로 [bit3 bit2 bit1 bit0]의 형태로 나타내면, 업카운 팅시에는 [0 0 0 0]부터 값이 증가하는 카운트가 이루어지게 된다. 따라서, 상기 업/다운 카운터(12)는 최초 카운팅시 [0 0 0 1]의 카운트값을 생성하고, 이어 기준 클럭의 상승에지가 발생하는 시점에 순차적으로 [0 0 1 0], [0 0 1 1], [0 1 0 0], ...의 카운팅값을 생성하게 되며, 이 카운팅 값은 제어부(13)의 카운팅 비교부(132)로 입력된다.
한편, 상기 업/다운 카운터(12)는 송신신호, 즉 디지털 데이터 '+1'에 대한 심볼으로 상기 카운트값의 최하위 비트를 순차적으로 출력한다. 상술한 바와 같이, 상기 업/다운 카운터(12)가 업카운팅을 하므로 이 경우 생성되는 심볼(4 비트)은 [1 0 1 0]이 된다.
본 예시는 심볼이 4 비트로 설정된 경우이므로, 상기 업/다운 카운터(12)가 네번째 최하위 비트를 송신신호로써 출력한 이후 카운팅 동작을 정지하여야 한다. 이를 위해 심볼의 크기가 4 비트로 결정된 경우, 상기 카운팅 비교부(132)에는 입력되는 카운트값이 네번째 카운트값에 해당하는 카운트값이 되는 경우 상기 카운트의 동작을 정지시키는 리셋 신호(reset)의 상승에지를 T2 시점에 생성하여 상기 업/다운 카운터(12)로 전달한다. 즉, 상기 카운팅 비교부(132)에 [0 1 0 0]의 카운팅 값이 입력되면, 상기 카운팅 비교부(132)는 이 카운팅 값이 입력된 후 기준 펄스 클럭의 첫번째 상승에지에서 리셋 신호(reset)의 상승에지를 생성하고, 이 리셋 신호(reset)의 상승에지가 입력되면 상기 업/다운 카운터(12)는 카운팅 동작을 정지한다.
상기와 같은 일련의 동작을 통해 '+1'에 해당하는 디지털 데이터를 변조하여 4 비트 크기의 심볼 [1 0 1 0]을 생성하게 된다.
다음으로, 제어부(13)의 마이크로 프로세서(131)에 송신하고자 하는 디지털 데이터 '-1'이 입력되면, 상기 마이크로 프로세서(131)는 기준 펄스 클럭의 상승에지가 뜨는 시점(T3)에 업/다운 카운터(12)의 카운팅 동작을 시작하도록 지시하는 이네이블 신호(enable)의 상승에지를 출력한다. 또한, 상기 업/다운 카운터(12)에서 다운카운팅 동작이 수행될 수 있도록 업/다운 신호가 상기 T3 시점에서 로우 상태가 되도록 제어한다. 상기 업카운팅 동작에서와 마찬가지로, 마이크로 프로세서(131)에는 심볼의 크기가 4비트임이 설정되어 있으며, 상기 마이크로 프로세서(131)는 카운팅 비교부에 심볼의 크기에 대한 정보를 전달한다.
상기 업/다운 카운터(12)는 상기 마이크로 프로세서(131)의 이네이블 신호(enable)의 상승에지에서 업/다운 신호(up/down)가 로우 상태이므로 다운카운팅을 시작한다. 상기 업카운팅에 대한 설명에서와 유사하게, 다운카운팅의 경우 T3 시점에서 최초 카운팅이 이루어질 때, 최하위 비트(bit0)는 0의 값을 가지고 나머지 상위 비트(bit1 내지 bit3)는 1의 값을 갖는다. 즉, 상기 업/다운 카운터(12)의 카운트값을 상위 비트에서부터 순서대로 [bit3 bit2 bit1 bit0]의 형태로 나타내면, 업카운팅시에는 [1 1 1 1]부터 값이 감소하는 카운트가 이루어지게 된다. 따라서, 상기 업/다운 카운터(12)는 최초 카운팅시 [1 1 1 0]의 카운트값을 생성하고, 이어 기준 클럭의 상승에지가 발생하는 시점에 순차적으로 [1 1 0 1], [1 1 0 0], [1 0 1 1], ...의 카운팅값을 생성하게 되며, 이 카운팅 값은 제어부(13)의 카운팅 비교부(132)로 입력된다.
한편, 상기 업/다운 카운터(12)는 송신신호, 즉 디지털 데이터 '-1'에 대한 심볼으로 상기 카운트값의 최하위 비트를 순차적으로 출력한다. 상술한 바와 같이, 상기 업/다운 카운터(12)가 다운카운팅을 하므로 이 경우 생성되는 심볼(4 비트)은 [0 1 0 1]이 된다.
본 예시는 심볼이 4 비트로 설정된 경우이므로, 상기 업/다운 카운터(12)가 네번째 최하위 비트를 송신신호로써 출력한 이후 카운팅 동작을 정지하여야 한다. 이를 위해 심볼의 크기가 4 비트로 결정된 경우, 상기 카운팅 비교부(132)에는 입력되는 카운트값이 네번째 카운트값에 해당하는 카운트값이 되는 경우 상기 카운트의 동작을 정지시키는 리셋 신호(reset)의 상승에지를 T4 시점에 생성하여 상기 업/다운 카운터(12)로 전달한다. 즉, 상기 카운팅 비교부(132)에 [1 0 1 1]의 카운팅 값이 입력되면, 상기 카운팅 비교부(132)는 이 카운팅 값이 입력된 후 기준 펄스 클럭의 첫번째 상승에지에서 리셋 신호(reset)의 상승에지를 생성하고, 이 리셋 신호(reset)의 상승에지가 입력되면 상기 업/다운 카운터(12)는 카운팅 동작을 정지한다.
상기와 같은 일련의 동작을 통해 '-1'에 해당하는 디지털 데이터를 변조하여 4 비트 크기의 심볼 [0 1 0 1]을 생성하게 된다.
도 4는 본 발명에 디지털 변조 회로에 적용된 대역통과 필터의 입출력을 도시한 파형도이다.
도 4의 (a)에 도시된 바와 같이, 전술한 일련의 동작을 통해 생성된 심벌은 구형파 형태를 갖는다. 이와 같은 구형파 형태의 심벌은 대역통과 필터(14)를 통과함으로써, 도 4의 (b)에 도시된 것과 같이 안테나를 이용하여 무선 송신하기 위한 정현파 형태로 변형된다.
전술한 것과 같은 디지털 변조 방식은 데이터 전송에 사용되는 기준 펄스 클럭의 주기와 캐리어 신호, 즉 심벌의 주기의 차이가 크지 않은 경우에 적용할 수 있다. 특히, IEEE 802.15.4a와 같은 표준에서는 데이터의 송신에 사용되는 기준 펄스 클럭의 주기와 캐리어 신호의 주기가 정수배 관계에 있도록 규정하고 있다. 전술한 본 발명의 경우, 캐리어 신호(심벌)의 주기는 기준 펄스 클럭 주기의 2배에 해당한다. 따라서, 본 발명은 초광대역 통신 시스템의 대역통과 변조(bandpass modulation)에 매우 적절하게 적용될 수 있다. 또한, 기준 펄스 클럭에 동기되어 캐리어 신호가 생성되므로 동기 방식의 수신기를 매우 간단한 구조로 구현할 수 있다.
전술한 바와 같이 본 발명에 따르면, 디지털 회로만으로 변조 회로를 구성함으로써 송신기의 구조를 단순화할 수 있으며, 위상 고정 루프 회로 등에 의한 전력소모를 절감할 수 있는 효과가 있다.
또한, 본 발명에 따르면, 동기방식의 수신기에서 캐리어 신호의 동기획득 구 조를 단순화할 수 있는 효과가 있다.

Claims (8)

  1. 일정한 주기의 기준 펄스 클럭을 생성하는 클럭생성부;
    상기 기준 펄스 클럭을 업 카운팅 또는 다운 카운팅하여 소정 비트의 카운트값을 생성하고, 상기 카운트값 중 한 비트를 송신 신호로써 출력하는 업/다운 카운터;
    송신하고자 하는 디지털 송신 데이터의 값에 따라, 상기 업/다운 카운터의 카운팅 시작/종료 시점 및 상기 업/다운 카운터의 업카운팅 또는 다운카운팅 동작을 상기 기준 펄스 클럭에 동기하여 결정하는 제어부; 및
    상기 업/다운 카운터에서 출력된 상기 송신 신호를 정현파 형태로 변형하는 대역통과필터
    를 포함하는 디지털 변조 회로.
  2. 제1항에 있어서, 상기 업/다운 카운터는,
    상기 카운트값 중 최하위 비트를 상기 송신신호로써 출력하는 것을 특징으로 하는 디지털 변조 회로.
  3. 제1항에 있어서,
    상기 송신 신호의 주기는 상기 기준 클럭 펄스 주기의 정수배인 것을 특징으로 하는 디지털 변조 회로.
  4. 제1항에 있어서, 상기 제어부는,
    송신하고자 하는 디지털 송신 데이터의 값에 따라, 상기 업/다운 카운터의 업카운팅 또는 다운카운팅 동작을 결정하는 업/다운 신호를 생성하고, 상기 업/다운 카운터의 카운팅 시작을 결정하는 이네이블 신호를 생성하며, 변조된 신호의 심볼크기를 설정하는 마이크로 프로세서; 및
    상기 업/다운 카운터의 카운트값을 입력받으며, 상기 마이크로 프로세서에서 설정된 심볼크기에 따라 카운팅 종료 카운트값을 설정하고, 상기 설정된 카운팅 종료 카운트값이 입력되는 경우 상기 업/다운 카운터의 카운팅 종료를 결정하는 리셋 신호를 생성하는 카운팅 비교부를 포함하는 것을 특징으로 하는 디지털 변조 회로.
  5. 제4항에 있어서, 상기 업/다운 카운터는,
    상기 업/다운 신호가 하이 상태에서 상기 이네이블 신호의 상승에지가 검출될 때 상기 기준 클럭 펄스의 상승에지를 카운트하는 업카운팅을 시작하고, 상기 리셋신호의 상승에지에서 상기 업카운팅을 종료하며,
    상기 업/다운 신호가 로우 상태에서 상기 이네이블 신호의 상승에지가 검출 될 때 상기 기준 클럭 펄스의 상승에지를 카운트하는 다운카운팅을 시작하고, 상기 리셋신호의 상승에지에서 상기 다운카운팅을 종료하는 것을 특징으로 하는 디지털 변조회로.
  6. 제5항에 있어서,
    상기 카운팅 비교부는, 상기 심볼크기와 동일한 회수의 카운팅이 이루어질 때 출력되는 카운트값이 입력된 이후 그 다음 카운팅 시점에 상기 리셋 신호의 상승에지를 출력하고,
    상기 업/다운 카운터는, 상기 리셋 신호의 상승에지에서 카운팅을 정지하는 것을 특징으로 하는 디지털 변조회로.
  7. 일정한 주기의 기준 펄스 클럭을 생성하는 클럭생성부;
    상기 기준 펄스 클럭의 상승에지를 업 카운팅 또는 다운 카운팅하여 4 비트의 카운트값을 생성하고, 상기 4 비트의 카운트값 중 최하위 비트를 송신 신호로써 출력하는 업/다운 카운터;
    송신하고자 하는 디지털 송신 데이터가 입력되면 상기 업/다운 카운터의 카운팅 동작을 시작시키고, 상기 입력된 디지털 송신 데이터의 종류에 따라 상기 업/다운 카운터의 업카운팅 또는 다운카운팅 동작을 결정하며, 변조된 신호의 심볼크 기를 설정하는 마이크로 프로세서;
    상기 업/다운 카운터의 4 비트 카운트값을 입력받으며, 상기 마이크로 프로세서에서 설정된 심볼크기와 동일한 회수의 카운팅이 이루어질 때 출력되는 카운트값이 입력된 이후 상기 업/다운 카운터의 카운팅 동작을 정지시키는 카운팅 비교부; 및
    상기 업/다운 카운터에서 출력된 상기 송신 신호를 정현파 형태로 변형하는 대역통과필터
    를 포함하는 디지털 변조회로.
  8. 제7항에 있어서,
    상기 심볼크기는 4 비트이며,
    상기 카운팅 비교부는 입력되는 상기 카운트값이 [0 1 0 0] 또는 [1 0 1 1]이 입력된 이후 상기 업/다운 카운터의 카운팅 동작을 정지시키는 것을 특징으로 하는 디지털 변조회로.
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