KR100781446B1 - Method for manufacturing mim type capacitor on the semiconductor device - Google Patents

Method for manufacturing mim type capacitor on the semiconductor device Download PDF

Info

Publication number
KR100781446B1
KR100781446B1 KR1020060111384A KR20060111384A KR100781446B1 KR 100781446 B1 KR100781446 B1 KR 100781446B1 KR 1020060111384 A KR1020060111384 A KR 1020060111384A KR 20060111384 A KR20060111384 A KR 20060111384A KR 100781446 B1 KR100781446 B1 KR 100781446B1
Authority
KR
South Korea
Prior art keywords
capacitor
upper electrode
thin film
semiconductor device
insulator thin
Prior art date
Application number
KR1020060111384A
Other languages
Korean (ko)
Inventor
안희백
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060111384A priority Critical patent/KR100781446B1/en
Application granted granted Critical
Publication of KR100781446B1 publication Critical patent/KR100781446B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Abstract

A method for manufacturing an MIM(Metal-Insulator-Metal) capacitor of a semiconductor device is provided to prevent breakdown of a dielectric thin film and to improve an electrical characteristic by eliminating a side of an upper electrode where an etch damage of the dielectric thin film is generated. A lower electrode(102) comprised of a lower metal layer, and a dielectric thin film(104) are sequentially formed on an upper portion of an interlayer dielectric(100) of a semiconductor substrate. An upper metal layer is laminated on an upper portion of the dielectric thin film. A pattern(108) is formed on an upper portion of the upper metal layer to define an upper electrode region of a capacitor. The upper metal layer exposed by the pattern is dry-etched to form an upper electrode(106a) of the capacitor. The sidewall of the upper electrode exposed by the pattern is removed as much as a predetermined width and then the pattern is removed.

Description

반도체 소자의 ＭＩＭ 커패시터 제조 방법{METHOD FOR MANUFACTURING MIM TYPE CAPACITOR ON THE SEMICONDUCTOR DEVICE} MIM capacitor manufacturing method of semiconductor device {METHOD FOR MANUFACTURING MIM TYPE CAPACITOR ON THE SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 의한 반도체 소자의 MIM 커패시터 구조를 나타낸 수직 단면도,1 is a vertical cross-sectional view showing a MIM capacitor structure of a semiconductor device according to the prior art,

도 2a 내지 도 2e는 종래 기술에 의한 반도체 소자의 MIM 커패시터 제조 공정을 순차적으로 나타낸 공정 순서도,2A to 2E are process flowcharts sequentially illustrating a MIM capacitor manufacturing process of a semiconductor device according to the prior art;

도 3은 본 발명에 따라 제조된 반도체 소자의 MIM 커패시터 구조를 나타낸 수직 단면도,3 is a vertical sectional view showing a MIM capacitor structure of a semiconductor device manufactured according to the present invention;

도 4a 내지 도 4f는 본 발명에 따른 반도체 소자의 MIM 커패시터 제조 공정을 순차적으로 나타낸 공정 순서도.4A to 4F are process flowcharts sequentially showing a MIM capacitor manufacturing process of a semiconductor device according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100, 112 : 층간 절연막 102 : 하부 전극100, 112: interlayer insulating film 102: lower electrode

104 : 절연체 박막 106 : 상부 금속막104: insulator thin film 106: upper metal film

106a : 상부 금속 108 : 포토레지스트 패턴106a: upper metal 108: photoresist pattern

110 : 식각 손상이 발생된 부분 110: portion where the etching damage

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로서, 특히, 금속(Metal)/ 절연체(Insulator)/ 금속(Metal) 구조를 갖는 커패시터를 형성할 때 상부 전극의 식각으로 인한 절연체 박막의 측면 손상으로 인한 수율 저하를 방지할 수 있는 반도체 소자의 MIM 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to forming a capacitor having a metal / insulator / metal structure due to side damage of an insulator thin film due to etching of an upper electrode. The present invention relates to a method for manufacturing a MIM capacitor of a semiconductor device capable of preventing a decrease in yield.

현재, 반도체 소자 중에서 고속 동작을 요구하는 로직 회로에서는 고용량의 커패시터를 구현하기 위한 반도체 소자의 개발 및 연구가 진행되고 있다.Currently, development and research of semiconductor devices for implementing high-capacity capacitors have been conducted in logic circuits requiring high-speed operation among semiconductor devices.

고용량 커패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 커패시터의 상부 전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부전극과 절연체 박막 계면에서 산화 반응이 일어나 자연 산화막이 형성되어 전체 커패시턴스의 크기가 줄어들게 되는 단점이 있다.When the high-capacitance capacitor has a PIP (Polysilicon / Insulator / Polysilicon) structure, since the upper electrode and the lower electrode of the capacitor are used as conductive polysilicon, an oxidation reaction occurs at the upper electrode / lower electrode and the insulator thin film interface to form a natural oxide film. The disadvantage is that the size of the capacitance is reduced.

이러한 문제를 해결하기 위하여 커패시터의 구조를 PIP 대신에 MIM(Metal/Insulator/Metal)로 변경하고 있다. MIM 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 높은 Q값을 요구하는 고성능 반도체 소자, 예를 들어 RF CMOS장치에서 주로 사용되고 있다.To solve this problem, the structure of the capacitor is changed to MIM (Metal / Insulator / Metal) instead of PIP. MIM capacitors are mainly used in high-performance semiconductor devices that require high Q values, for example, RF CMOS devices because of their low resistivity and no parasitic capacitance due to depletion therein.

도 1은 종래 기술에 의한 반도체 소자의 MIM 커패시터 구조를 나타낸 수직 단면도이다.1 is a vertical cross-sectional view showing a MIM capacitor structure of a semiconductor device according to the prior art.

도 1을 참조하면, 종래 기술에 의한 반도체 소자의 MIM 커패시터는, 반도체 기판(미도시됨)에 반도체 로직 회로 소자(미도시됨)가 형성되어 있고, 그 위에 층간 절연막(10)이 형성되어 있다. 층간 절연막(10) 상부에는 하부 금속막으로 이루 어진 커패시터의 하부 전극(12) 및 절연체 박막(14)이 순차 적층되어 있으며, 그 위에 상부 금속막으로 이루어진 커패시터의 상부 전극(16a)이 적층되어 있다.Referring to FIG. 1, in a conventional MIM capacitor of a semiconductor device, a semiconductor logic circuit device (not shown) is formed on a semiconductor substrate (not shown), and an interlayer insulating film 10 is formed thereon. . The lower electrode 12 and the insulator thin film 14 of the capacitor made of the lower metal film are sequentially stacked on the interlayer insulating film 10, and the upper electrode 16a of the capacitor made of the upper metal film is stacked thereon. .

도 2a 내지 도 2e는 종래 기술에 의한 반도체 소자의 MIM 커패시터 제조 공정을 순차적으로 나타낸 공정 순서도이다.2A to 2E are process flowcharts sequentially illustrating a MIM capacitor manufacturing process of a semiconductor device according to the prior art.

도 2a 내지 도 2e를 참조하면, 종래 기술에 의한 반도체 소자의 MIM 커패시터는 다음과 같은 제조 공정에 의해 제조된다.2A to 2E, the MIM capacitor of the semiconductor device according to the prior art is manufactured by the following manufacturing process.

우선, 도 2a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판 상부에 통상의 반도체 로직 공정을 진행하고 소자 사이의 층간 절연을 위한 층간 절연막(10)을 형성한다. 예를 들어, 층간 절연막(10)은, 고밀도 플라즈마(HDP : High Density Plasma) 방식의 실리콘산화막(SiO2)을 증착하여 형성한다. First, as shown in FIG. 2A, a normal semiconductor logic process is performed on a silicon substrate as a semiconductor substrate, and an interlayer insulating film 10 for interlayer insulation between devices is formed. For example, the interlayer insulating film 10 is formed by depositing a silicon oxide film (SiO 2 ) of a high density plasma (HDP) method.

그리고, 층간 절연막(10) 상부에 하부 금속막으로서, 구리(Cu)를 증착하고, 사진 및 건식 식각 공정을 진행하여 하부 금속막을 패터닝하여 커패시터의 하부 전극(12)을 형성한다. 하부 전극(12) 상부면에 절연체 박막(14)으로서, 실리콘질화막(SiN)을 증착한 후에, 상부 금속막(16)으로서, 티타늄(Ti) 또는 티타늄 질화막(TiN)을 순차적으로 증착한다.Then, copper (Cu) is deposited as a lower metal layer on the interlayer insulating layer 10, and the lower metal layer is patterned by performing a photolithography and a dry etching process to form the lower electrode 12 of the capacitor. After the silicon nitride film SiN is deposited as the insulator thin film 14 on the upper surface of the lower electrode 12, the titanium or titanium nitride film TiN is sequentially deposited as the upper metal film 16.

도 2b에 도시된 바와 같이, 사진 공정을 진행하여 상부 금속막(16) 상부에 포토레지스트를 도포하고, 노광 및 현상 공정을 진행하여 커패시터의 상부 전극을 정의하기 위한 포토레지스트 패턴(18)을 형성한다.As shown in FIG. 2B, the photoresist is applied to the upper metal layer 16, and the photoresist pattern 18 is formed to define the upper electrode of the capacitor. do.

이어서, 도 2c에 도시된 바와 같이, 포토레지스트 패턴(18)에 의해 드러난 상부 금속막(16)을 건식 식각 공정, 예를 들어 플라즈마를 이용한 반응성 이온 식각(RIE : Reactive Ion Etching) 공정으로 패터닝하여 커패시터의 상부 전극(16a)을 형성한다.Subsequently, as shown in FIG. 2C, the upper metal layer 16 exposed by the photoresist pattern 18 is patterned by a dry etching process, for example, a reactive ion etching (RIE) process using plasma. The upper electrode 16a of the capacitor is formed.

그 다음 도 2d에 도시된 바와 같이, 에슁(ashing) 등의 공정으로 포토레지스트 패턴(18)을 제거한다.Next, as shown in FIG. 2D, the photoresist pattern 18 is removed by a process such as ashing.

그리고나서 도 2e에 도시된 바와 같이, 상기 결과물 전면에 층간 절연막(22)으로서, 예를 들어 고밀도 플라즈마(HDP) 방식의 실리콘산화막(SiO2)을 증착하여 형성한다.Then, as shown in FIG. 2E, a silicon oxide film (SiO 2 ), for example, a high density plasma (HDP) method, is formed as an interlayer insulating film 22 on the entire surface of the resultant.

종래 기술에 의한 반도체 소자의 MIM 커패시터 제조 방법은, 상부 금속막(16)을 건식 식각할 때 절연체 박막(14) 에지 부분이 식각 손상이 발생하게 된다. 그 이유는 커패시터의 상부 전극을 위한 식각 공정시 절연체 박막의 두께가 얇기 때문에 엔드 포인트(end point) 측정에 어려움이 있기 때문이다.In the method of manufacturing a MIM capacitor of a semiconductor device according to the related art, etching damage occurs at an edge portion of the insulator thin film 14 when the upper metal film 16 is dry etched. This is because the thickness of the insulator thin film during the etching process for the upper electrode of the capacitor is difficult to measure the end point (end point).

이에 따라, 도 2c의 도면 부호 20과 같이 절연체 박막의 에지 부분이 과도 식각되고, 과도 식각된 부위가 커패시터 안쪽에 그대로 존재하게 된다. 따라서, 커패시터의 상부 전극 및 하부 전극에 고전압이 인가될 경우 과도 식각된 절연체 박막 부위(20)에서 절연 파괴(break down)가 쉽게 일어날 수 있어 MIM 커패시터의 전기적 특성을 저하시키게 된다.Accordingly, as shown by reference numeral 20 of FIG. 2C, the edge portion of the insulator thin film is excessively etched, and the excessively etched portion remains in the capacitor. Therefore, when a high voltage is applied to the upper electrode and the lower electrode of the capacitor, an insulation breakdown may easily occur in the over-etched insulator thin film portion 20, thereby lowering the electrical characteristics of the MIM capacitor.

본 발명의 목적은 종래 기술의 문제점을 해결하기 위한 것으로, MIM 커패시 터의 상부 전극을 위한 건식 식각 공정 이후에, 절연체 박막의 식각 손상이 발생한 상부 전극의 측면을 식각하여 제거함으로써, 절연체 박막의 과도 식각된 부분이 커패시터 상부 전극의 바깥쪽에 위치하도록 하여 MIM 커패시터의 절연체 박막에서 발생하는 절연 파괴 현상을 방지할 수 있는 반도체 소자의 MIM 커패시터 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to solve the problems of the prior art, and after the dry etching process for the upper electrode of the MIM capacitor, by removing the side surface of the upper electrode where the etch damage of the insulator thin film is etched and removed, The present invention provides a method of manufacturing a MIM capacitor of a semiconductor device capable of preventing over-etched portions of the capacitor upper electrode from preventing dielectric breakdown occurring in an insulator thin film of the MIM capacitor.

상기 목적을 달성하기 위하여 본 발명은, 금속/절연체 박막/금속(MIM) 구조를 갖는 반도체 소자의 커패시터 제조 방법에 있어서, 반도체 기판의 층간 절연막 상부에 하부 금속막으로 이루어진 하부 전극 및 절연체 박막을 순차적으로 형성하는 단계와, 절연체 박막 상부에 상부 금속막을 적층하는 단계와, 상부 금속막 상부에 커패시터의 상부 전극 영역을 정의하는 패턴을 형성하는 단계와, 패턴에 의해 드러난 상부 금속막을 건식 식각하여 커패시터의 상부 전극을 형성하는 단계와, 패턴에 의해 드러난 상부 전극의 측벽을 기설정된 폭만큼 식각하여 제거한 후에 패턴을 제거하는 단계를 포함한다.In order to achieve the above object, the present invention, in the capacitor manufacturing method of a semiconductor device having a metal / insulator thin film / metal (MIM) structure, the lower electrode and the insulator thin film made of a lower metal film on the interlayer insulating film of the semiconductor substrate sequentially Forming an upper metal film on the insulator thin film, forming a pattern defining an upper electrode region of the capacitor on the upper metal film, and dry etching the upper metal film exposed by the pattern Forming an upper electrode, and removing the pattern after the sidewall of the upper electrode exposed by the pattern is removed by etching by a predetermined width.

이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도 3은 본 발명에 따라 제조된 반도체 소자의 MIM 커패시터 구조를 나타낸 수직 단면도이다.3 is a vertical cross-sectional view showing a MIM capacitor structure of a semiconductor device manufactured according to the present invention.

도 3을 참조하면, 본 발명에 따라 제조된 반도체 소자의 MIM 커패시터는, 반 도체 기판(미도시됨)에 반도체 로직 회로 소자(미도시됨)가 형성되어 있고, 그 위에 층간 절연막(100)이 형성되어 있다. 층간 절연막(100) 상부에는 하부 금속막으로 이루어진 커패시터의 하부 전극(102) 및 절연체 박막(104)이 순차 적층되어 있으며, 그 위에 상부 금속막으로 이루어진 커패시터의 상부 전극(106a)이 적층되어 있다.Referring to FIG. 3, in a MIM capacitor of a semiconductor device manufactured according to the present invention, a semiconductor logic circuit device (not shown) is formed on a semiconductor substrate (not shown), and an interlayer insulating film 100 is formed thereon. Formed. The lower electrode 102 and the insulator thin film 104 of the capacitor made of the lower metal film are sequentially stacked on the interlayer insulating film 100, and the upper electrode 106a of the capacitor made of the upper metal film is stacked thereon.

그리고, 본 발명에 따른 MIM 커패시터는, 커패시터의 상부 전극(106a)과 일정 거리 이격되는 절연체 박막(104) 부분에 상부 전극을 위한 건식 식각 공정시 발생된 식각 손상 부위(110)가 위치하게 된다.In addition, in the MIM capacitor according to the present invention, the etch damage region 110 generated during the dry etching process for the upper electrode is positioned at a portion of the insulator thin film 104 spaced apart from the upper electrode 106a of the capacitor.

그러므로, 본 발명의 MIM 커패시터는, MIM 커패시터의 상부 전극을 위한 건식 식각 공정에 의해 과도 식각된 절연체 박막 부분(110)이 커패시터 상부 전극(106a)의 바깥쪽에 위치하기 때문에 이후 상부 전극(106a) 및 하부 전극(102)에 고전압이 인가될 경우 MIM 커패시터의 절연체 박막(104)에서 발생하는 절연 파괴 현상을 방지한다.Therefore, the MIM capacitor of the present invention has since the upper electrode 106a and the insulator thin film portion 110 over-etched by the dry etching process for the upper electrode of the MIM capacitor is located outside the capacitor upper electrode 106a. When a high voltage is applied to the lower electrode 102, a breakdown phenomenon that occurs in the insulator thin film 104 of the MIM capacitor is prevented.

도 4a 내지 도 4f는 본 발명에 따른 반도체 소자의 MIM 커패시터 제조 공정을 순차적으로 나타낸 공정 순서도이다.4A to 4F are process flowcharts sequentially illustrating a MIM capacitor manufacturing process of a semiconductor device according to the present invention.

도 4a 내지 도 4f를 참조하면, 본 발명에 따른 반도체 소자의 MIM 커패시터는 다음과 같은 제조 공정에 의해 제조된다.4A to 4F, the MIM capacitor of the semiconductor device according to the present invention is manufactured by the following manufacturing process.

우선, 도 4a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판 상부에 통상의 반도체 로직 공정을 진행하고, 소자 사이의 층간 절연을 위한 층간 절연막(100)을 형성한다. 예를 들어, 층간 절연막(100)은, 고밀도 플라즈마(HDP) 증착 방식으로 기설정된 두께의 실리콘산화막(SiO2)을 증착하여 형성한다. First, as shown in FIG. 4A, a normal semiconductor logic process is performed on a silicon substrate as a semiconductor substrate, and an interlayer insulating film 100 for interlayer insulation between devices is formed. For example, the interlayer insulating film 100 is formed by depositing a silicon oxide film (SiO 2 ) having a predetermined thickness by using a high density plasma (HDP) deposition method.

그리고, 고밀도 플라즈마(HDP) 실리콘산화막 등의 층간 절연막(100) 상부에 하부 금속막으로서, 구리(Cu)를 증착하고, 사진 및 건식 식각 공정을 진행하여 하부 금속막을 패터닝하여 커패시터의 하부 전극(102)을 형성한다. 하부 전극(102) 상부면에 절연체 박막(104)으로서, 실리콘질화막(SiN)을 증착한 후에, 상부 금속막(106)으로서, 티타늄(Ti) 또는 티타늄 질화막(TiN)을 순차적으로 증착한다.The lower metal layer is deposited on the interlayer insulating layer 100, such as a high density plasma (HDP) silicon oxide layer, and copper (Cu) is deposited, and the lower metal layer is patterned by performing a photo and dry etching process to form a lower electrode 102 of the capacitor. ). After the silicon nitride film SiN is deposited as the insulator thin film 104 on the upper surface of the lower electrode 102, titanium or a titanium nitride film TiN is sequentially deposited as the upper metal film 106.

이어서 도 4b에 도시된 바와 같이, 사진 공정을 진행하여 상부 금속막(106) 상부에 포토레지스트를 도포하고, 노광 및 현상 공정을 진행하여 커패시터의 상부 전극을 정의하기 위한 포토레지스트 패턴(108)을 형성한다.Subsequently, as shown in FIG. 4B, a photoresist is applied to the upper metal layer 106, and a photoresist pattern 108 for defining the upper electrode of the capacitor is formed by performing an exposure and development process. Form.

그 다음 도 4c에 도시된 바와 같이, 포토레지스트 패턴(108)에 의해 드러난 상부 금속막을 건식 식각, 예를 들어 플라즈마를 이용한 반응성 이온 식각(RIE) 공정으로 식각하여 커패시터의 상부 전극(106a)을 형성한다. 이때, 상부 전극을 위한 상부 금속막의 건식 식각 공정시 그 하부의 절연체 박막(104)의 두께 부분이 얇기(예를 들어, 약 100Å)때문에 상부 전극(106a) 에지 하부에 위치한 절연체 박막(104) 부분이 과도 식각(110)된다.Next, as shown in FIG. 4C, the upper metal film exposed by the photoresist pattern 108 is etched by dry etching, for example, a reactive ion etching (RIE) process using plasma to form the upper electrode 106a of the capacitor. do. At this time, in the dry etching process of the upper metal film for the upper electrode, the portion of the insulator thin film 104 positioned below the edge of the upper electrode 106a because the thickness of the lower portion of the insulator thin film 104 is thin (for example, about 100 μs). This is excessively etched 110.

이러한 절연체 박막(104)의 과도 식각된 부분으로 인한 커패시터 절연체 박막의 절연 파괴 현상을 방지하기 위하여, 본 발명은 도 4d에 도시된 바와 같이, 포토레지스트 패턴(108)을 그대로 사용하고 상부 전극(106a)의 습식 식각 공정을 진행하여 상부 전극(106a)의 측면 부분을 일정 폭만큼 식각해서 제거한다. 즉, 본 발명은 절연체 박막(104)의 식각 손상이 발생한 부분(110)에 해당하는 상부 전극(106a)의 측면을 식각하여 제거함으로써, 커패시터 절연체 박막의 과도 식각된 부분이 커패시터 상부 전극(106a) 바깥쪽에 위치하도록 한다.In order to prevent the dielectric breakdown of the capacitor insulator thin film due to the over-etched portion of the insulator thin film 104, the present invention uses the photoresist pattern 108 as it is, as shown in FIG. 4D, and the upper electrode 106a. The wet etching process is performed to remove side surfaces of the upper electrode 106a by a predetermined width. That is, according to the present invention, the side surface of the upper electrode 106a corresponding to the portion 110 in which the etch damage of the insulator thin film 104 has occurred is etched and removed, so that the over-etched portion of the capacitor insulator thin film is removed from the capacitor upper electrode 106a. Position it outwards.

계속해서 도 4e에 도시된 바와 같이, 에슁 등의 공정으로 사용된 포토레지스트 패턴을 제거한다.Subsequently, as shown in FIG. 4E, the photoresist pattern used in the process of etching etc. is removed.

그리고나서 도 4f에 도시된 바와 같이, 상기 결과물 전면에 층간 절연막(112)으로서, 예를 들어 고밀도 플라즈마(HDP) 방식의 실리콘산화막(SiO2)을 증착하여 형성한다.Then, as shown in FIG. 4F, a silicon oxide film (SiO 2 ), for example, a high density plasma (HDP) method, is formed as the interlayer insulating film 112 on the entire surface of the resultant.

이후, 도면에 도시되지 않았지만 층간 절연막(112)에 비아홀 식각 공정과 배선 공정을 진행하여 커패시터의 하부 전극(102) 또는 상부 전극(106a)과 연결되는 비아 및 배선을 형성한다. Subsequently, although not shown in the drawing, via holes etching and wiring processes may be performed on the interlayer insulating layer 112 to form vias and wirings connected to the lower electrode 102 or the upper electrode 106a of the capacitor.

본 발명에 따른 MIM 커패시터 제조 방법은, MIM 커패시터의 상부 전극을 위한 건식 식각 공정 이후에, 절연체 박막의 식각 손상이 발생한 상부 전극의 측면을 습식 식각 공정으로 제거함으로써, 절연체 박막의 과도 식각된 부분을 커패시터 상부 전극의 바깥쪽에 위치하도록 한다. 즉, 과도 식각된 절연체 박막 부위(110)는 커패시터의 상부 전극의 바깥쪽 부분에 위치하고, 상부 전극 및 하부 전극 사이에는 균일한 두께의 절연체 박막(104)이 존재한다.In the method of manufacturing a MIM capacitor according to the present invention, after the dry etching process for the upper electrode of the MIM capacitor, by removing the side of the upper electrode where the etching damage of the insulator thin film by a wet etching process, the excessively etched portion of the insulator thin film Position it outside of the capacitor upper electrode. That is, the over-etched insulator thin film portion 110 is positioned outside the upper electrode of the capacitor, and an insulator thin film 104 having a uniform thickness exists between the upper electrode and the lower electrode.

그러므로, 본 발명은 MIM 커패시터의 작동으로 인해 상부 전극 및 하부 전극에 고전압이 인가될 경우 커패시터의 절연체 박막에서 발생하는 절연 파괴 현상을 방지할 수 있다.Therefore, the present invention can prevent the dielectric breakdown occurring in the insulator thin film of the capacitor when a high voltage is applied to the upper electrode and the lower electrode due to the operation of the MIM capacitor.

이상 상술한 바와 같이, 본 발명은, MIM 커패시터의 상부 전극을 위한 건식 식각 공정 이후에, 절연체 박막의 식각 손상이 발생한 상부 전극의 측면을 습식 식각 공정으로 제거하여 절연체 박막의 과도 식각된 부분을 커패시터 상부 전극의 바깥쪽에 위치시키고, 상부 전극과 하부 전극 사이에는 균일한 두께의 절연체 박막만이 존재하도록 한다.As described above, the present invention, after the dry etching process for the upper electrode of the MIM capacitor, by removing the side of the upper electrode where the etching damage of the insulator thin film by a wet etching process to remove the over-etched portion of the insulator thin film capacitor It is positioned outside the upper electrode, and only an insulator thin film having a uniform thickness exists between the upper electrode and the lower electrode.

따라서, 본 발명은 커패시터의 상부 전극 및 하부 전극에 고전압이 인가될 경우 과도 식각된 절연체 박막 부위가 상부 전극과 소정 거리 이격되는 바깥쪽 위치에 존재하기 때문에 종래 절연체 박막에서 일어하는 절연 파괴 현상을 방지할 수 있어 MIM 커패시터의 전기적 특성을 향상시킬 수 있다.Therefore, the present invention prevents the dielectric breakdown phenomenon occurring in the conventional insulator thin film because the over-etched insulator thin film portion is located at an outer position spaced apart from the upper electrode when a high voltage is applied to the upper electrode and the lower electrode of the capacitor. This can improve the electrical characteristics of the MIM capacitor.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.

Claims (3)

금속/절연체 박막/금속(MIM) 구조를 갖는 반도체 소자의 커패시터 제조 방법에 있어서,In the capacitor manufacturing method of a semiconductor device having a metal / insulator thin film / metal (MIM) structure, 반도체 기판의 층간 절연막 상부에 하부 금속막으로 이루어진 하부 전극 및 상기 절연체 박막을 순차적으로 형성하는 단계와,Sequentially forming a lower electrode formed of a lower metal film and the insulator thin film on an interlayer insulating film of a semiconductor substrate; 상기 절연체 박막 상부에 상부 금속막을 적층하는 단계와,Stacking an upper metal film on the insulator thin film; 상기 상부 금속막 상부에 상기 커패시터의 상부 전극 영역을 정의하는 패턴을 형성하는 단계와,Forming a pattern defining an upper electrode region of the capacitor on the upper metal layer; 상기 패턴에 의해 드러난 상기 상부 금속막을 건식 식각하여 상기 커패시터의 상부 전극을 형성하는 단계와,Dry etching the upper metal film exposed by the pattern to form an upper electrode of the capacitor; 상기 패턴에 의해 드러난 상기 상부 전극의 측벽을 기설정된 폭만큼 식각하여 제거한 후에 상기 패턴을 제거하는 단계Removing the pattern after etching the sidewall of the upper electrode exposed by the pattern by a predetermined width 를 포함하는 반도체 소자의 MIM 커패시터 제조 방법.MIM capacitor manufacturing method of a semiconductor device comprising a. 제 1항에 있어서, The method of claim 1, 상기 상부 전극의 측벽 식각 공정은, 상기 절연체 박막의 식각 손상이 발생된 부분에 해당하는 상기 상부 전극이 제거되도록 하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터 제조방법.The sidewall etching process of the upper electrode, the upper electrode corresponding to the portion where the etching damage of the insulator thin film is removed so that the MIM capacitor manufacturing method of a semiconductor device. 제 1항에 있어서,The method of claim 1, 상기 상부 전극의 측벽 식각 공정은, 습식 식각 공정인 것을 특징으로 하는 반도체 소자의 MIM 커패시터 제조방법.The sidewall etching process of the upper electrode is a wet etching process, characterized in that the semiconductor device MIM capacitor manufacturing method.
KR1020060111384A 2006-11-13 2006-11-13 Method for manufacturing mim type capacitor on the semiconductor device KR100781446B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060111384A KR100781446B1 (en) 2006-11-13 2006-11-13 Method for manufacturing mim type capacitor on the semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060111384A KR100781446B1 (en) 2006-11-13 2006-11-13 Method for manufacturing mim type capacitor on the semiconductor device

Publications (1)

Publication Number Publication Date
KR100781446B1 true KR100781446B1 (en) 2007-12-03

Family

ID=39139352

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060111384A KR100781446B1 (en) 2006-11-13 2006-11-13 Method for manufacturing mim type capacitor on the semiconductor device

Country Status (1)

Country Link
KR (1) KR100781446B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113517401A (en) * 2021-09-13 2021-10-19 广州粤芯半导体技术有限公司 Metal capacitor structure and preparation method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040056958A (en) * 2002-12-24 2004-07-01 주식회사 하이닉스반도체 Method for MIM capacitor of semiconductor device
KR20040057816A (en) * 2002-12-26 2004-07-02 삼성전자주식회사 fabrication method of a metal-insulator-metal capacitor
KR20060114056A (en) * 2005-04-27 2006-11-06 삼성전자주식회사 Method for manufacturing the flat type mim capacitor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040056958A (en) * 2002-12-24 2004-07-01 주식회사 하이닉스반도체 Method for MIM capacitor of semiconductor device
KR20040057816A (en) * 2002-12-26 2004-07-02 삼성전자주식회사 fabrication method of a metal-insulator-metal capacitor
KR20060114056A (en) * 2005-04-27 2006-11-06 삼성전자주식회사 Method for manufacturing the flat type mim capacitor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113517401A (en) * 2021-09-13 2021-10-19 广州粤芯半导体技术有限公司 Metal capacitor structure and preparation method thereof
CN113517401B (en) * 2021-09-13 2021-12-17 广州粤芯半导体技术有限公司 Metal capacitor structure and preparation method thereof

Similar Documents

Publication Publication Date Title
KR100642633B1 (en) MIM capacitors and method of fabricating the same
US20060183280A1 (en) Metal-insulator-metal capacitors and methods of forming the same
US9012296B2 (en) Self-aligned deep trench capacitor, and method for making the same
CN111211092B (en) Semiconductor structure and forming method thereof
US20090258469A1 (en) Method of manufacturing semiconductor device
KR100897824B1 (en) Metal insulator metal capacitor and method for manufacture thereof
KR100781446B1 (en) Method for manufacturing mim type capacitor on the semiconductor device
CN112928030B (en) Processing method of capacitor structure and semiconductor structure
KR100924879B1 (en) Method for fabricating mim structure capacitor
KR20000013840A (en) Capacitor and fabricating method of the same
KR100639000B1 (en) Method of fabricating metal-insulator-metal capacitor
KR100733460B1 (en) Method for forming metal contact in semiconductor device
US20230395649A1 (en) Metal-insulator-metal (mim) capacitor module
KR100641984B1 (en) Method of fabricating MIMMetal-Insulator-Metal capacitor
US11127675B2 (en) Interconnection structure and manufacturing method thereof
KR100800823B1 (en) Method for forming via hole of semiconductor device with mim type capacitor
KR100329072B1 (en) Capacitor Manufacturing Method for Semiconductor Devices
KR20090064805A (en) Method of manufacturing metal- insulator-metal capacitor of a semiconductor device
KR100688724B1 (en) Method for manufacturing high volume mim capacitor
JP2006253268A (en) Semiconductor device and its manufacturing method
KR100971325B1 (en) Metal-insulator-metal capacitor manufacturing method for semiconductor device
CN111952287A (en) Capacitor device and method of forming the same
KR100652309B1 (en) Method for manufacturing a metal insulator metal type capacitor
KR100816245B1 (en) Capacator and method for manufacturing the same
KR100955839B1 (en) Method for forming multi capacitor

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111020

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20121026

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee