KR20060114056A - Method for manufacturing the flat type mim capacitor - Google Patents

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KR20060114056A KR1020050035159A KR20050035159A KR20060114056A KR 20060114056 A KR20060114056 A KR 20060114056A KR 1020050035159 A KR1020050035159 A KR 1020050035159A KR 20050035159 A KR20050035159 A KR 20050035159A KR 20060114056 A KR20060114056 A KR 20060114056A
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정용국
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Abstract

A method for manufacturing a flat type MIM(Metal Insulator Metal) capacitor is provided to improve capacitor dielectric characteristics by curing a damaged dielectric film under oxygen gas atmosphere. A first metal film, a dielectric film and a second metal film are sequentially formed on a semiconductor substrate(100). An upper electrode(182) is formed on the resultant structure by etching selectively the second metal film. A curing process is performed on the resultant structure under oxygen gas atmosphere. A spacer(192) is formed at both sidewalls of the upper electrode. A capacitor dielectric film(162) is formed by etching selectively the dielectric film using the upper electrode and the spacer as an etch mask. A lower electrode(142) is then formed on the resultant structure by etching selectively the first metal film.

Description

평판형 금속-절연체-금속 캐패시터의 제조방법{Method for manufacturing the flat type MIM capacitor} Method for manufacturing the flat metal-insulator-metal capacitor

도 1은 종래의 평판형 MIM 캐패시터를 나타내는 단면도이다.1 is a cross-sectional view showing a conventional flat MIM capacitor.

도 2 내지 도 6은 본 발명에 따른 평판형 MIM 캐패시터의 제조방법을 설명하기 위한 각 공정별 단면도이다. 2 to 6 are cross-sectional views for each process for explaining the manufacturing method of a flat plate MIM capacitor according to the present invention.

(도면의 주요 부분에 대한 부호의 설명) (Explanation of symbols for the main parts of the drawing)

100 : 반도체 기판 100: semiconductor substrate

142: 하부 전극142: lower electrode

162: 캐패시터 유전막162: capacitor dielectric film

182: 상부 전극182: upper electrode

192: 절연막 스페이서192: insulating film spacer

본 발명은 평판형 MIM 캐패시터의 제조방법에 관한 것으로, 보다 구체적으로는 캐패시터 유전막의 열화를 방지하여, 캐패시터의 특성을 개선할 수 있는 평판형 MIM 캐패시터의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a flat plate type MIM capacitor, and more particularly, to a method for manufacturing a plate type MIM capacitor which can prevent deterioration of a capacitor dielectric film and improve the characteristics of the capacitor.

반도체 메모리 소자 뿐만 아니라 아날로그 소자 즉, RF(radio frequency) 소자, 혼합 신호 소자(mixed signal device), 및 시스템 드라이버 소자 역시 캐패시터가 없어서는 안될 성분 중 하나이다. 특히 MIM(금속-절연체-금속) 구조의 캐패시터는 높은 전압 선형성, 정확한 세팅이 가능한 캐패시턴스값 및 낮은 기생 캐패시턴스 등 우수한 특성을 지니고 있어 혼합신호 제품 및 아날로그 제품과 같은 다양한 반도체 디바이스에서 전하를 저장하는데 주로 사용되고 있다. In addition to semiconductor memory devices, analog devices, that is, radio frequency (RF) devices, mixed signal devices, and system driver devices, are also essential components. In particular, MIM (metal-insulator-metal) capacitors have excellent characteristics such as high voltage linearity, precisely set capacitance values, and low parasitic capacitances, which are mainly used for storing charge in various semiconductor devices such as mixed signal products and analog products. It is used.

이와같은 MIM 캐패시터는 다양한 형태로 형성될 수 있지만, 일반적으로는 유전막에 의하여 분리된 평행한 금속막으로 구성되고, 이를 평판형 MIM 캐패시터라 칭하고 있다. Such a MIM capacitor can be formed in various forms, but is generally composed of a parallel metal film separated by a dielectric film, which is called a flat MIM capacitor.

도 1은 일반적인 평판형 MIM 캐패시터를 나타낸 단면도로서, 상기 도면을 참조하여 평판형 MIM 캐패시터의 제조방법을 설명하면, 반도체 기판(10) 상부에 제 1 금속막을 증착한다. 반도체 기판(10)은 트랜지스터, IC 소자들 및 금속 배선이 형성되어 있는 실리콘 기판일 수 있다. 상기 제 1 금속막을 소정 부분 패터닝하여, 하부 전극(14)을 형성한다.FIG. 1 is a cross-sectional view illustrating a general flat MIM capacitor. Referring to the drawings, a method of manufacturing a flat MIM capacitor is deposited. The first metal film is deposited on the semiconductor substrate 10. The semiconductor substrate 10 may be a silicon substrate on which transistors, IC devices, and metal wirings are formed. The first metal film is partially patterned to form a lower electrode 14.

그후, 상기 결과물 상부에 유전막 및 상부 전극용 금속막을 순차적으로 증착한다음, 상기 상부 전극용 금속막 및 유전막을 하부 전극(14)의 소정 부분이 노출되도록 식각하여 상부 전극(18) 및 캐패시터 유전막(16)을 형성한다. 이때, 하부 전극(14)의 소정 부분이 유전막의 잔류 없이 노출될 수 있도록, 유전막을 식각하여준다. 하부 전극(14)의 소정 부분을 노출시키는 것은, 이후 하부 전극(14)을 캐패시터 공정 이후에 형성되는 금속 배선과 전기적으로 연결시키기 위함이다. Thereafter, the dielectric film and the metal film for the upper electrode are sequentially deposited on the resultant, and the metal film for the upper electrode and the dielectric film are etched to expose a predetermined portion of the lower electrode 14 to expose the upper electrode 18 and the capacitor dielectric film ( 16). At this time, the dielectric film is etched so that a predetermined portion of the lower electrode 14 can be exposed without remaining of the dielectric film. Exposing a portion of the lower electrode 14 is intended to electrically connect the lower electrode 14 with a metal wiring formed after the capacitor process.

다음으로, 도시하지는 않았지만 상기 결과물 상부에 층간 절연막을 형성한다음, 상기 하부 전극(14) 및 상부 전극(18)이 노출되도록 층간 절연막을 식각하여 콘택 플러그들를 형성하고, 상기 플러그 각각과 콘택되도록 제 2 금속 배선을 형성하여, 상기 상부전극(18) 및 하부 전극(14) 각각에 전기적 신호를 공급하도록 한다. Next, although not shown, an interlayer insulating film is formed on the resultant, and then the interlayer insulating film is etched to expose the lower electrode 14 and the upper electrode 18, thereby forming contact plugs, and contacting with each of the plugs. 2 metal wires are formed to supply an electrical signal to each of the upper electrode 18 and the lower electrode 14.

그러나, 상기한 평판형 MIM 캐패시터는 유전막이 식각되는 과정에서, 캐패시터 유전막(16) 측벽에 식각 부산물이 흡착되거나, 식각가스에 의하여 손상을 입게 되어 유전막의 전기적 특성이 저하된다. However, in the planar MIM capacitor, the by-product is adsorbed on the sidewall of the capacitor dielectric layer 16 or damaged by the etching gas in the process of etching the dielectric layer, thereby lowering the electrical characteristics of the dielectric layer.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 캐패시터의 유전막의 열화를 방지하여, 캐패시터의 전기적 특성을 개선할 수 있는 평판형 MIM 캐패시터의 제조방법을 제공하는 것이다.Accordingly, a technical object of the present invention is to provide a method of manufacturing a flat-panel MIM capacitor which can prevent the deterioration of the dielectric film of the capacitor and improve the electrical characteristics of the capacitor.

상기한 본 발명의 기술적 과제를 달성하기 위한 본 발명의 일 견지에 따른 평판형 MIM 캐패시터의 제조방법은 반도체 기판의 소정 부분에 제1 금속막, 유전막, 및 제2 금속막을 순차적으로 형성하는 단계와, 상기 제2 금속막을 식각하여 상부 전극을 형성하는 단계, 산소가 포함된 가스 분위기에서 큐어링 하는 단계, 상기 상부 전극 측벽에 스페이서를 형성하는 단계, 상기 상부 전극 및 스페이서를 식각 마스크로 사용하여 상기 유전막을 식각하여 캐패시터 유전막을 형성하는 단계, 및 상기 제2 금속막을 식각하여 하부 전극을 형성하는 단계를 포함한다. According to an aspect of the present invention, there is provided a method of manufacturing a flat plate type MIM capacitor, including sequentially forming a first metal film, a dielectric film, and a second metal film on a predetermined portion of a semiconductor substrate. Etching the second metal layer to form an upper electrode, curing in a gas atmosphere containing oxygen, forming a spacer on the sidewall of the upper electrode, and using the upper electrode and the spacer as an etch mask. Etching the dielectric layer to form a capacitor dielectric layer, and etching the second metal layer to form a lower electrode.

이때, 상기 산소가 포함된 가스 분위기에서 큐어링하는 단계는 O2, O3, N2O, O2-플라즈마, N2O-플라즈마 물질, 또는 이들의 조합이 포함된 가스 분위기에서 행한다. At this time, the step of curing in a gas atmosphere containing oxygen is performed in a gas atmosphere containing O 2 , O 3 , N 2 O, O 2 -plasma, N 2 O-plasma material, or a combination thereof.

또한 상기 큐어링은 25~450℃의 온도 범위에서 30초 내지 10분간 행하며, 더욱 바람직하게는 200내지 300℃의 온도 범위에서 1분 내지 3분간 행한다. In addition, the curing is performed for 30 seconds to 10 minutes in the temperature range of 25 ~ 450 ℃, more preferably 1 to 3 minutes in the temperature range of 200 to 300 ℃.

상기 유전막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 HfO2, Al2O3, ZrO2, La2O3, BST, PZT, BTO, STO, Ta2O5, TaON, TiO2 등의 고유전막 물질 또는 이들의 조합막 중 선택되는 하나로 형성할 수 있다. The dielectric layer may be a silicon oxide layer, a silicon nitride layer, a silicon oxynitride layer, or a high-k dielectric layer such as HfO 2 , Al 2 O 3 , ZrO 2 , La 2 O 3 , BST, PZT, BTO, STO, Ta 2 O 5 , TaON, TiO 2, or the like. It may be formed of one selected from a material or a combination thereof.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 보다 크게 그려질 수 있으며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape of the elements in the drawings and the like may be drawn larger in order to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements. In addition, where a layer is described as being "on" another layer or semiconductor substrate, a layer may exist in direct contact with the other layer or semiconductor substrate, or a third layer therebetween. Can be done.

도 2 내지 도6은 본 발명에 따른 평판형 MIM 캐패시터의 제조방법을 설명하 기 위한 각 공정별 단면도이다.2 to 6 are cross-sectional views for each process for explaining a method of manufacturing a flat MIM capacitor according to the present invention.

도 2를 참조하여, 반도체 기판(100) 상에 제1 금속막(140), 유전막(160)에이어 제2 금속막(180)을 순차적으로 형성한다. Referring to FIG. 2, a second metal layer 180 is sequentially formed on the semiconductor substrate 100 after the first metal layer 140 and the dielectric layer 160.

이들 제1 금속막(140) 및 제2 금속막( 180)은 동일한 물질로 형성될 수 있으며 Al, Al 합금막, W 또는 Cu와 같은 금속막이 이용될 수 있다. 또한, 제1 금속막(140) 및 제2 금속막(180)은 Ti, Ta, W, TiN, TaN, Al, Cu, Ru, Pt, Ir 물질 또는 이들의 조합막 중 선택되는 하나로 형성될 수 있다. 이때, 제 1 금속막(140)으로 Cu막이 사용되는 경우는 도시하지는 않았지만 다마신법에 의하여 형성될 수 있다.The first metal film 140 and the second metal film 180 may be formed of the same material, and a metal film such as Al, Al alloy film, W, or Cu may be used. In addition, the first metal layer 140 and the second metal layer 180 may be formed of one selected from Ti, Ta, W, TiN, TaN, Al, Cu, Ru, Pt, Ir materials, or a combination thereof. have. In this case, when the Cu film is used as the first metal film 140, although not shown, the Cu film may be formed by the damascene method.

상기 유전막(160)은 HfO2, Al2O3, ZrO2, La2O3, BST, PZT, BTO, STO, Ta2O5, TaON, TiO2 등의 고유전막 물질 또는 이들의 조합막 중 선택되는 하나로 형성할 수 있다. The dielectric layer 160 may be formed of a high-k dielectric material such as HfO 2 , Al 2 O 3 , ZrO 2 , La 2 O 3 , BST, PZT, BTO, STO, Ta 2 O 5 , TaON, TiO 2 , or a combination thereof. It can be formed into one selected.

상기 반도체 기판(100)은 예를 들어, 반도체 회로 패턴 및 절연막이 형성되어 있는 기판 일 수 있다. 또한 상기 제1 금속막(140)은 해당 도면에서 첫 번째 층에 해당되므로 부여된 명칭일 뿐 반드시 반도체 집적회로에 있어 제 1 금속 배선에 해당되는 것은 아니다.The semiconductor substrate 100 may be, for example, a substrate on which a semiconductor circuit pattern and an insulating layer are formed. In addition, since the first metal film 140 corresponds to the first layer in the drawing, the first metal film 140 is only a name given and does not necessarily correspond to the first metal wire in the semiconductor integrated circuit.

다음으로 도3을 참조하여, 상기 제2 금속막(180)의 소정 부분을 패터닝하여 캐패시터의 상부 전극(182)를 형성한다. 이때, 상부 전극용 제2 금속막(180)의 식각은 건식 식각 방식이 이용된다. 이러한 건식 식각 방식에 의하여, 유전막(160)의 상부가 노출되어 유전막이 손상을 입게된다. Next, referring to FIG. 3, a predetermined portion of the second metal layer 180 is patterned to form the upper electrode 182 of the capacitor. At this time, the etching of the second metal layer 180 for the upper electrode is a dry etching method. By the dry etching method, the top of the dielectric layer 160 is exposed to damage the dielectric layer.

계속해서 동일 도면을 참조하여, 상기 상부 전극(180)이 형성된 결과물을 산소가 포함된 가스 분위기(185)에서 큐어링(curing)하여 손상된 유전막을 회복시킨다. Subsequently, referring to the same figure, the resultant on which the upper electrode 180 is formed is cured in a gas atmosphere 185 containing oxygen to recover a damaged dielectric film.

상기 산소가 포함된 가스 분위기(185)는 O2, O3, N2O, O2-플라즈마, N2O-플라즈마 물질, 또는 이들의 조합이 포함된 가스 분위기를 말한다. 또한 상기 큐어링은 하부 배선 또는 하부 회로의 영향을 최소화하기 위하여 비교적 저온인 25~450℃의 온도 범위에서 30초 내지 10분간 행하며, 더욱 바람직하게는 200내지 300℃의 온도 범위에서 1분 내지 3분간 행한다. The oxygen-containing gas atmosphere 185 refers to a gas atmosphere including O 2 , O 3 , N 2 O, O 2 -plasma, N 2 O-plasma material, or a combination thereof. In addition, the curing is performed for 30 seconds to 10 minutes in a temperature range of 25 ~ 450 ℃ relatively low temperature in order to minimize the influence of the lower wiring or the lower circuit, more preferably 1 to 3 in the temperature range of 200 to 300 ℃ Do it for a minute.

이때, 이러한 큐어링 방법은 다음과 같이 다양한 방식으로 진행될 수 있다.At this time, such a curing method may proceed in various ways as follows.

먼저, 결과물을 약 200 내지 300℃의 온도 및 O2, O3, N2O, O2-플라즈마, N2O-플라즈마 물질, 또는 이들의 조합이 포함된 가스 분위기에서 약 1분 내지 3분간 열처리를 진행할 수 있다. First, the resultant is subjected to about 1 to 3 minutes in a gas atmosphere containing a temperature of about 200 to 300 ° C. and O 2 , O 3 , N 2 O, O 2 -plasma, N 2 O-plasma material, or a combination thereof. Heat treatment can proceed.

다른 방법으로는, 상온에서 O2-플라즈마, O3-플라즈마, 또는 N2O-플라즈마 등의 산소를 포함한 플라즈마 가스 분위기에 일정시간동안 노출시켜 큐어링을 진행할 수 있다. Alternatively, O 2 at room temperature plasma and O 3 - is exposed for a predetermined time to the plasma, or a plasma gas atmosphere containing oxygen such as N 2 O- plasma can proceed with the curing.

이와같은 평판형 MIM 캐패시터의 제조방법은 상부 전극(182) 형성시 표면에 손상을 입은 유전막(160)을 산소가 포함된 가스 분위기(185)에서 큐어링해줌으로서 캐패시터 유전막(162)의 특성을 개선할 수 있게 된다. The manufacturing method of the flat plate type MIM capacitor improves the characteristics of the capacitor dielectric film 162 by curing the dielectric film 160 damaged on the surface when the upper electrode 182 is formed in a gas atmosphere 185 containing oxygen. You can do it.

다음으로 도4를 참조하여, 상기 큐어링된 결과물 상부에 절연막(190)을 형성 하고 에치백하여 절연막 스페이서(192)를 형성한다. Next, referring to FIG. 4, an insulating film 190 is formed on the cured resultant and etched back to form an insulating film spacer 192.

상기 스페이서용 절연막(190)은 상기 제2 금속막(180), 유전막(160) 및 제1 금속막(140)과 식각 선택비를 갖는 물질로 형성한다. 또한 스페이서용 절연막(190)은 SiO2, Si3N4, SiON, SiOC, SiOCH 물질 또는 이들의 조합막 중 선택되는 하나로 형성한다. The spacer insulating layer 190 is formed of a material having an etching selectivity with the second metal layer 180, the dielectric layer 160, and the first metal layer 140. The spacer insulating layer 190 is formed of one selected from SiO 2 , Si 3 N 4 , SiON, SiOC, SiOCH, or a combination thereof.

한편, 상기 스페이서(192)는 절연막이 아니라 도전막으로 형성될 수도 있다. 도전막으로 스페이서(192)를 형성하는 경우, 스페이서 하부의 유전막도 유효 캐패시터 면적에 포함되므로 본 발명에 따른 금속-절연막-금속 캐패시터의 캐패시턴스를 향상시킬 수 있다.The spacer 192 may be formed of a conductive film instead of an insulating film. When the spacer 192 is formed of the conductive film, the dielectric film under the spacer is also included in the effective capacitor area, so that the capacitance of the metal-insulating film-metal capacitor according to the present invention can be improved.

상기 스페이서용 도전막은 상기 유전막(160)과 식각 선택비를 갖는 물질로 형성한다. 또한 상기 스페이서용 도전막은 상기 제2 금속막(180)과 동일한 물질일 수 있다. 상기 스페이서용 도전막은 Ti, Ta, W, TiN, TaN, Al, Cu, Ru, Pt, Ir 물질 또는 이들의 조합막 중 선택되는 하나로 형성될 수 있다.The spacer conductive layer is formed of a material having an etching selectivity with respect to the dielectric layer 160. In addition, the spacer conductive film may be made of the same material as the second metal layer 180. The spacer conductive film may be formed of one selected from Ti, Ta, W, TiN, TaN, Al, Cu, Ru, Pt, Ir materials, or a combination thereof.

다음으로 도5를 참조하여, 상기 상부 전극(182) 및 스페이서(192)를 식각 마스크로 사용하여 상기 유전막(160)을 식각하여 캐패시터 유전막(162)을 형성한다. Next, referring to FIG. 5, the dielectric film 160 is etched using the upper electrode 182 and the spacer 192 as an etching mask to form a capacitor dielectric film 162.

이때, 상기 스페이서(192)를 식각마스크로 하여 유전막(160)을 식각하므로, 상기 식각공정에 의해 캐패시터 유전막(162)의 측면이 손상을 입거나 식각부산물이 발생하게 되어도 실질적으로 캐패시터의 유전막 역할을 하는 부분은 상부 전극(182)과 대응하는 유전막만 해당되므로, 캐패시터의 유전 특성에 영향을 미치지 않 는다. 즉, 상기 상부 전극(182)이 캐패시터 유전막(162)의 모서리 부분까지 연장되지 않으므로, 측면 손상에 의하여 캐패시턴스의 열화 현상이 발생되지 않는다. In this case, since the dielectric layer 160 is etched using the spacer 192 as an etch mask, even when the side surface of the capacitor dielectric layer 162 is damaged or an etch byproduct is generated by the etching process, the dielectric layer 160 serves as a dielectric layer of the capacitor. Since only the dielectric layer corresponding to the upper electrode 182 corresponds to the portion, it does not affect the dielectric characteristics of the capacitor. That is, since the upper electrode 182 does not extend to the edge portion of the capacitor dielectric layer 162, the deterioration of capacitance does not occur due to side damage.

도6을 참조하여, 상기 제2 금속막(140)을 식각하여 캐패시터 하부 전극(142)을 형성한다. 이때, 상기 하부전극(142)는 상기 캐피시터 유전막(162) 및 상부전극(182)의 면적보다 크게 형성된다. Referring to FIG. 6, the second metal layer 140 is etched to form a capacitor lower electrode 142. In this case, the lower electrode 142 is formed larger than the area of the capacitor dielectric layer 162 and the upper electrode 182.

한편, 상기 하부전극(142) 형성후 식각마스크로 이용한 상기 절연막 스페이서(192)를 제거할 수도 있고, 제거하지 않고 후속공정을 진행할 수도 있다. Meanwhile, after forming the lower electrode 142, the insulating layer spacer 192 used as an etching mask may be removed or a subsequent process may be performed without removing the insulating layer spacer 192.

다음으로, 도시하지는 않았지만 상기 결과물 상부에 층간 절연막을 형성한다음, 상기 하부 전극(142) 및 상부 전극(182)이 노출되도록, 층간 절연막을 식각하여 콘택 플러그들를 형성하고, 상기 플러그 각각과 콘택되도록 금속 배선을 형성하여, 상기 상부전극(182) 및 하부 전극(142) 각각에 전기적 신호를 공급하도록 한다. 또는 상기 하부 전극(142)에 전기적 신호를 공급하는 콘택 플러그 및 금속배선은 상기 반도체 기판(100) 내에 미리 형성되어 상기 하부 전극(142)의 하부면과 연결될 수도 있다.Next, although not shown, an interlayer insulating film is formed on the resultant, and then the interlayer insulating film is etched to form contact plugs so that the lower electrode 142 and the upper electrode 182 are exposed, and contact with each of the plugs. Metal wires are formed to supply an electrical signal to each of the upper electrode 182 and the lower electrode 142. Alternatively, a contact plug and a metal wiring for supplying an electrical signal to the lower electrode 142 may be previously formed in the semiconductor substrate 100 and connected to the lower surface of the lower electrode 142.

상술한 방법에서 유전막 큐어링을 위한 열처리는 스페이서를 형성 한 후 유전막을 식각하기 전에 또는 스페이서 형성 및 유전막 식각 공정을 모두 진행한 이후에 진행될 수 도 있다.In the above-described method, the heat treatment for curing the dielectric film may be performed after etching the dielectric film after forming the spacer or after performing both the spacer formation and the dielectric film etching process.

이상에서 본 발명에 의하면 상부 전극 형성시 표면에 손상을 입은 유전막을 산소가 포함된 가스 분위기에서 큐어링해줌으로서 캐패시터 유전막의 특성을 개선 할 수 있게 된다. 또한 절연막 스페이서를 식각마스크로 하여 유전막을 식각하므로 실질적인 캐패시터의 유전막으로 작용하는 부분이 캐패시터의 모서리 부분에 해당되지 않고 상부 전극과 대응되는 부분이 되므로, 모서리 부분에 유전막의 열화가 발생되더라도 캐패시터의 특성에 영향을 미치지 않는다.As described above, according to the present invention, the dielectric film damaged on the surface of the upper electrode is cured in a gas atmosphere containing oxygen, thereby improving the characteristics of the capacitor dielectric film. In addition, since the dielectric film is etched using the insulating film spacer as an etch mask, the portion of the capacitor that acts as the dielectric film of the capacitor does not correspond to the edge of the capacitor but corresponds to the upper electrode. Does not affect.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다. Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. .

Claims (11)

반도체 기판 상에 제1 금속막, 유전막, 및 제2 금속막을 순차적으로 형성하는 단계;Sequentially forming a first metal film, a dielectric film, and a second metal film on the semiconductor substrate; 상기 제2 금속막을 식각하여 상부 전극을 형성하는 단계;Etching the second metal layer to form an upper electrode; 산소가 포함된 가스 분위기에서 큐어링하는 단계;Curing in a gas atmosphere containing oxygen; 상기 상부전극 측벽에 스페이서를 형성하는 단계;Forming a spacer on sidewalls of the upper electrode; 상기 상부전극 및 스페이서를 식각 마스크로 사용하여 상기 유전막을 식각하여 캐패시터 유전막을 형성하는 단계; 및Etching the dielectric layer using the upper electrode and the spacer as an etching mask to form a capacitor dielectric layer; And 상기 제2 금속막을 식각하여 하부 전극을 형성하는 단계를 포함하는 평판형 MIM 캐패시터의 제조방법.And forming a lower electrode by etching the second metal film. 제1 항에 있어서, According to claim 1, 상기 큐어링은, O2, O3, N2O, O2-플라즈마, N2O-플라즈마 물질, 또는 이들의 조합이 포함된 가스 분위기에서 열처리하는 평판형 MIM 캐패시터의 제조방법. The curing method is a method for producing a flat plate MIM capacitor is heat-treated in a gas atmosphere containing O 2 , O 3 , N 2 O, O 2 -plasma, N 2 O-plasma material, or a combination thereof. 제1 항에 있어서, According to claim 1, 상기 큐어링은 25 내지 450℃의 온도 범위에서 행하는 것을 특징으로 하는 평판형 MIM 캐패시터의 제조방법.The curing method is a manufacturing method of a flat plate MIM capacitor, characterized in that carried out in a temperature range of 25 to 450 ℃. 제1 항에 있어서, According to claim 1, 상기 큐어링은 200 내지 300℃의 온도 범위에서 행하는 것을 특징으로 하는 평판형 MIM 캐패시터의 제조방법.The curing method is a manufacturing method of a flat plate type MIM capacitor, characterized in that performed in a temperature range of 200 to 300 ℃. 제3 항에 있어서, The method of claim 3, wherein 상기 큐어링은 30초 내지 10분의 온도 범위에서 행하는 것을 특징으로 하는 평판형 MIM 캐패시터의 제조방법.The curing method is a manufacturing method of a flat panel MIM capacitor, characterized in that performed in a temperature range of 30 seconds to 10 minutes. 제1 항에 있어서, According to claim 1, 상기 유전막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 HfO2, Al2O3, ZrO2, La2O3, BST, PZT, BTO, STO, Ta2O5, TaON, TiO2 을 포함하는 고유전막 물질 및 이들의 조합막 중 선택되는 하나로 형성하는 평판형 MIM 캐패시터의 제조방법. The dielectric film may be a silicon oxide film, a silicon nitride film, a silicon oxynitride film or an intrinsic material including HfO 2 , Al 2 O 3 , ZrO 2 , La 2 O 3 , BST, PZT, BTO, STO, Ta 2 O 5 , TaON, TiO 2 . A method for producing a flat plate type MIM capacitor, which is formed of one selected from a film material and a combination thereof. 제1 항에 있어서, According to claim 1, 상기 하부 전극 및/또는 상부 전극은 Ti, Ta, W, TiN, TaN, Al, Cu, Ru, Pt, Ir 물질 및 이들의 조합막 중 선택되는 하나로 형성하는 평판형 MIM 캐패시터의 제조방법.And the lower electrode and / or the upper electrode is formed of one selected from Ti, Ta, W, TiN, TaN, Al, Cu, Ru, Pt, Ir materials, and a combination thereof. 시터의 제조방법.Method of manufacturing the sheeter. 제1 항에 있어서, According to claim 1, 상기 스페이서는 절연막으로 형성하는 평판형 MIM 캐패시터의 제조방법.And the spacer is formed of an insulating film. 제8 항에 있어서, The method of claim 8, 상기 스페이서는 SiO2, Si3N4, SiON, SiOC, SiOCH 물질 및 이들의 조합막 중 선택되는 하나로 형성하는 평판형 MIM 캐패시터의 제조방법. The spacer is a method of manufacturing a flat plate MIM capacitor is formed of one selected from SiO 2 , Si 3 N 4 , SiON, SiOC, SiOCH material and a combination thereof. 제1 항에 있어서, According to claim 1, 상기 스페이서는 도전막으로 형성하는 평판형 MIM 캐패시터의 제조방법.The spacer is a method of manufacturing a flat plate MIM capacitor formed of a conductive film. 제10 항에 있어서,The method of claim 10, 상기 스페이서는 Ti, Ta, W, TiN, TaN, Al, Cu, Ru, Pt, Ir 물질 및 이들의 조합막 중 선택되는 하나로 형성하는 평판형 MIM 캐패시터의 제조방법.The spacer is a method of manufacturing a flat MIM capacitor formed of one selected from Ti, Ta, W, TiN, TaN, Al, Cu, Ru, Pt, Ir materials and combinations thereof.
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