KR100774651B1 - Manufacturing method of copper metalization for semiconductor device and structure thereof - Google Patents
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Abstract
Description
도 1은 종래의 이중상감법에 따른 구리 배선 형성과정을 나타내는 반도체 기판의 단면사시도,1 is a cross-sectional perspective view of a semiconductor substrate showing a process of forming a copper wiring according to a conventional double damascene method;
도 2는 본 발명의 일실시예에 따른 반도체 소자의 구리배선 형성방법의 공정진행 순서를 보여주는 공정순서도,FIG. 2 is a process flowchart showing a process procedure of a method for forming a copper wiring of a semiconductor device according to an embodiment of the present invention; FIG.
도 3은 본 발명의 일실시예에 따른 반도체 소자의 구리배선 구조를 보여주는 단면사시도.3 is a cross-sectional perspective view showing a copper wiring structure of a semiconductor device according to an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 반도체 기판 20 : 하부 금속배선10: semiconductor substrate 20: lower metal wiring
30 : 층간 절연막 40 : 비아 콘택홀30: interlayer insulating film 40: via contact hole
50 : 금속배선 패턴 60, 600 : 배리어 메탈50:
70 : 구리막, 구리 배선 80 : 배리어 절연막70 copper film,
본 발명은 반도체 소자의 구리배선 형성방법 및 구조에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조를 위한 구리배선 형성시 배리어 절연막을 사용하지 않고 절연막의 유전율을 낮출 수 있는 반도체 소자의 구리배선 형성방법 및 구조에 관한 것이다.The present invention relates to a method and structure for forming a copper wiring of a semiconductor device, and more particularly to a method for forming a copper wiring of a semiconductor device capable of lowering the dielectric constant of the insulating film without using a barrier insulating film when forming a copper wiring for manufacturing a semiconductor device. And structure.
일반적으로 반도체 소자의 동작속도는 주로 게이트 지연시간(gate delay time)과 저항 커패시턴스 지연시간(resistance capicitance delay time, 이하 'RC 지연시간'라 한다)에 의존한다. In general, the operation speed of a semiconductor device mainly depends on a gate delay time and a resistance capacitance delay time (hereinafter, referred to as an 'RC delay time').
반도체 소자의 집적화가 진행됨에 따라 RC 지연시간의 비중이 커지고 있으며, 이를 극복하기 위해 기존의 알루미늄 금속배선보다 저항이 낮은 구리배선(copper metalization)을 사용하여 배선 저항을 감소시키고 한편으로는 다양한 저유전상수(low dielectric constant)의 층간 절연막의 적용을 시도하고 있다.As the integration of semiconductor devices proceeds, the proportion of RC delay time is increasing. To overcome this problem, copper metalization, which has lower resistance than conventional aluminum metal wiring, is used to reduce wiring resistance and various low dielectric constants. Attempts to apply a low dielectric constant interlayer insulating film.
그러나 구리는 절연막으로 주로 사용되는 실리콘산화막(SiO2) 또는 다른 저유전율의 물질에 대하여 접착성(adhesion)이 낮고, 실리콘 내에서 확산계수가 알루미늄보다 100배 정도 크기 때문에 반도체 소자의 신뢰성을 확보하기 위해서는 절연막과의 접착성이 우수하면서도 확산을 방지할 수 있는 확산 방지막(diffusion barrier layer)을 필요로 한다.However, copper has low adhesion to silicon oxide film (SiO 2 ) or other low dielectric constant materials, which are mainly used as an insulating film, and has a diffusion coefficient of about 100 times greater than that of aluminum, thereby ensuring reliability of semiconductor devices. To this end, a diffusion barrier layer capable of preventing diffusion while having excellent adhesion with an insulating film is required.
상기 확산 방지막으로서 구리 배선의 측벽 및 저면에는 질화티타늄(TiN) 등이 배리어 메탈(barrier metal)로서 주로 사용되며, 구리 배선의 상면은 실리콘질 화막(SiN)이 배리어 절연막(barrier dielectric)으로 주로 사용된다.As the diffusion barrier, titanium nitride (TiN) is mainly used as a barrier metal on the sidewall and the bottom of the copper wiring, and a silicon nitride film (SiN) is mainly used as a barrier dielectric on the upper surface of the copper wiring. do.
상기 배리어 절연막으로 사용되는 실리콘질화막은 유전상수(dielectric constant)가 비교적 높은(~10) 물질이기 때문에, 2.5 정도 또는 그 이하의 유전상수 값을 요구하는 고성능 반도체 소자의 층간 절연막의 전체적인 유전상수(effective dielectric constant)를 증가시킨다.Since the silicon nitride film used as the barrier insulating film is a material having a relatively high dielectric constant (~ 10), the overall dielectric constant of the interlayer insulating film of a high performance semiconductor device requiring a dielectric constant value of about 2.5 or less is effective. increase the dielectric constant.
한편 구리배선은 기존의 건식식각 방법으로 식각을 진행하기 어렵기 때문에 이중상감법(dual damascene)에 의하여 패터닝되는 것이 일반적이다. 이중상감법은 층간 절연막에 금속배선 및 콘택홀의 위한 패터닝을 함께 진행한 후에 배선을 위한 금속층을 상기 패턴된 부분에 매립하고 불필요한 부분의 금속층을 제거하는 공정을 말하며, 공정의 단순화 및 비용절감의 장점이 있어 점차 적용이 확대되는 금속배선 형성방식이다.On the other hand, copper wiring is generally patterned by a dual damascene because it is difficult to etch by conventional dry etching. The double damascene method refers to a process of embedding a metal layer for wiring in the patterned portion and removing a metal layer of an unnecessary portion after the patterning of the metal wiring and the contact hole together in the interlayer insulating film, and the advantages of simplification and cost reduction This is a metal wiring formation method that is gradually expanded application.
도 1은 종래의 이중상감법에 따른 구리 배선 형성과정을 나타내는 반도체 기판의 단면사시도이다.1 is a cross-sectional perspective view of a semiconductor substrate illustrating a process of forming a copper wiring according to a conventional double damascene method.
첨부된 도 1에 도시한 바와 같이 먼저 하부 금속배선(20)이 형성된 반도체 기판(10)상에 저유전율의 층간절연막(30)을 증착하고, 사진/식각 공정을 진행하여 상기 반도체 기판 상에 비아 콘택홀(40) 및 금속배선 패턴(또는 트랜치, 50)을 형성한다.(도 1a)As shown in FIG. 1, first, a low dielectric constant interlayer
이후 배리어 메탈(60)과 시드 구리막(seed copper, 도시되지 않음)을 증착하고나서, 상기 반도체 기판을 전기화학적도금(electrochemical plating, 이하 'ECP'라 한다.) 방식에 의하여 구리막(70)을 형성한다.(도 1b)After the deposition of the
상기 구리막(70)이 형성된 반도체 기판을 화학적기계적 연마(chemical mechanical polish, 이하 'CMP'라 한다.) 공정에 의하여 금속 배선형성부위 이외의 구리막(70) 및 배리어 메탈(60)을 순차로 제거함으로써 구리금속배선을 형성하는 것이다.(도 1c)The
이후 다시 배리어 절연막(80)을 증착하고나서 전술한 과정을 반복하여 상부 구리 배선을 형성하게 된다.After the
이러한 종래의 상감법에 따른 구리 배선 형성과정에서 구리금속의 배리어 절연막으로 실리콘질화막이 주로 사용되며, 상기 실리콘질화막은 Cu CMP공정을 진행하고 나서 구리배선의 상면에 증착된다.(도 1d) 따라서 트렌치 내에 매립된 형태의 구리배선은 측벽 및 저면은 배리어 메탈에 의하여, 상면은 배리어 절연막에 의하여 피복(encapsulation)되는 구조를 이룬다.In the copper wiring forming process according to the conventional damascene method, a silicon nitride film is mainly used as a barrier insulating film of copper metal, and the silicon nitride film is deposited on the upper surface of the copper wiring after the Cu CMP process (FIG. 1D). The copper wirings embedded therein have a structure in which sidewalls and bottom surfaces are encapsulated by a barrier metal, and an upper surface thereof is encapsulated by a barrier insulating film.
그러나 배리어 절연막으로 실리콘질화막을 사용함에 따라 층간 절연막의 전체적인 유전상수를 증가시켜 배선 간의 기생 커패시턴스(parasitic capacitance)의 증가 또는 크로스톡(cross-talk)에 의한 노이즈를 증가시킬 뿐만 아니라 구리금속과 접착성이 좋지 않아 신뢰성을 떨어뜨리는 문제점이 있다.However, as the silicon nitride film is used as the barrier insulating film, the overall dielectric constant of the interlayer insulating film is increased to increase the parasitic capacitance between the wirings or the noise due to crosstalk, as well as adhesion to the copper metal. This is not good, there is a problem that reduces the reliability.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 반도체 소자의 제조를 위해 이중상감법에 의한 구리배선 형성시 배리어 절연막을 사용하지 않고 절연막의 전체적 유전율을 낮출 수 있는 반도체 소자의 구리배선 형성방법 및 구조를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-described problems, the formation of copper wiring of a semiconductor device that can lower the overall dielectric constant of the insulating film without using a barrier insulating film when forming a copper wiring by a double damascene method for manufacturing a semiconductor device Its purpose is to provide a method and structure.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 구리배선 형성방법은 하부 금속배선이 형성된 반도체 기판상에 층간절연막을 증착하는 IMD 증착 단계; 사진 공정 및 식각 공정을 진행하여 상기 반도체 기판에 금속배선 패턴, 또는 비아콘택홀 및 금속배선 패턴을 형성하는 상감단계; 배리어 메탈과 시드 구리막을 순차로 증착하는 시드 증착 단계; 상기 반도체 기판을 전기화학적도금 방식에 의하여 구리막을 형성하는 ECP 단계; 상기 구리막이 형성된 반도체 기판을 CMP 공정에 의하여 금속 배선형성부위 이외의 구리막 및 배리어 메탈을 제거하는 CMP 단계; 상기 CMP가 완료된 반도체 기판에 금속 배선 패턴을 위한 사진 공정을 진행하는 트랜치 사진공정 단계; 상기 트랜치 사진공정단계에서 형성된 감광막을 마스크로하여 노출되는 금속배선 표면에 선택적으로 배리어 메탈 이온을 주입시키는 이온 주입 단계; 상기 감광막을 제거하는 감광막 스트립 단계;를 포함하여 이루어진 것을 특징으로 한다.Copper wiring forming method of a semiconductor device of the present invention for achieving the above object is an IMD deposition step of depositing an interlayer insulating film on a semiconductor substrate formed with a lower metal wiring; An inlay step of forming a metal wiring pattern, a via contact hole and a metal wiring pattern in the semiconductor substrate by performing a photo process and an etching process; A seed deposition step of sequentially depositing a barrier metal and a seed copper film; An ECP step of forming a copper film on the semiconductor substrate by an electrochemical plating method; A CMP step of removing the copper film and the barrier metal other than the metal wiring forming portion by the CMP process on the semiconductor substrate on which the copper film is formed; A trench photographing step of performing a photographing process for a metallization pattern on the CMP-complete semiconductor substrate; An ion implantation step of selectively implanting barrier metal ions into the exposed metal wiring surface using the photoresist film formed in the trench photographing step as a mask; And a photosensitive film strip step of removing the photosensitive film.
또한, 상기 이온 주입 단계는 Co·W·P을 동시에 이온 주입하거나, Ta·N을 동시에 이온 주입하거나, Ti·Si·N을 동시에 이온 주입하거나, Ta·Si·N을 동시에 이온 주입하여 배리어 메탈를 형성하는 것을 특징으로 한다.In addition, the ion implantation step may be performed by simultaneously implanting Co.W.P, ion implantation of Ta.N at the same time, ion implantation of Ti.Si.N at the same time, or ion implantation of Ta.Si.N at the same time. It is characterized by forming.
또한, 상기 이온 주입 단계는 1 ~ 10 MeV의 이온 주입 에너지, 0.1 ~ 89.9°의 이온 주입 각도로 진행하는 것을 특징으로 한다.In addition, the ion implantation step is characterized in that the ion implantation energy of 1 ~ 10 MeV, the ion implantation angle of 0.1 ~ 89.9 °.
또한, 상기 이온 주입 단계는 -30 ~ 400℃의 반도체 기판의 온도로 진행하는 것을 특징으로 한다.In addition, the ion implantation step is characterized in that proceeds to the temperature of the semiconductor substrate of -30 ~ 400 ℃.
본 발명의 반도체 소자의 구리배선 구조는 구리 상감법에 의하여 노출된 구리 금속 배선의 상부를 선택적으로 이온 주입하여 형성되는 CoWP, TaN, TiSiN 중 어느 하나로 이루어진 배리어 메탈이 구리 배선의 상면으로 이루어진 것을 특징으로 한다.The copper wiring structure of the semiconductor device of the present invention is characterized in that the barrier metal formed of any one of CoWP, TaN, and TiSiN formed by selectively ion implanting the upper portion of the exposed copper metal wiring by the copper damascene method consists of the upper surface of the copper wiring. It is done.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.Hereinafter, the configuration and operation of the preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 일실시예에 따른 반도체 소자의 구리배선 형성방법의 공정진행 순서를 보여주는 공정순서도이다.2 is a process flowchart showing a process progress of a method for forming a copper wiring of a semiconductor device according to an embodiment of the present invention.
첨부된 도 2에 도시한 바와 같이, 본 발명의 일실시예에 따른 반도체 소자의 구리배선 형성방법은 IMD 증착 단계, 상감단계, 시드 증착 단계, ECP 단계, CMP 단계, 트랜치 사진공정 단계, 이온 주입 단계, 그리고 감광막 스트립 단계를 포함하여 이루어진 것이다.As shown in FIG. 2, a copper wiring forming method of a semiconductor device according to an exemplary embodiment of the present invention may include an IMD deposition step, a damascene step, a seed deposition step, an ECP step, a CMP step, a trench photographing step, and an ion implantation step. And a photosensitive film strip step.
상기 IMD 증착 단계는 하부 금속배선이 형성된 반도체 기판상에 층간절연막(inter metal dielectric)을 증착하는 단계이다. 보다 상세하게는 설명하면, 금속배선층 사이의 저유전상수의 절연막으로서 제1절연막이 증착되고, 상기 제1절연막 상부에 식각정지막이 증착된다. 여기서 식각정지막은 후술되는 트렌치 식각단계에서 식각 선택비가 높은 층으로서, 식각 정지막(etch stop layer)으로서 역할을 수행한다. 이후 상기 식각정지막 상부에 배선간 절연막으로서 저유전상수의 제2절연막이 증착된다. 이때, 제1절연막/식각정지막/제2절연막의 적층구조뿐만 아니라 전술한 바와 같은 단일층 또는 식각정지막을 포함하지 아니하는 다중층으로도 형성할 수 있다. The IMD deposition step is a step of depositing an inter metal dielectric on a semiconductor substrate on which a lower metal wiring is formed. In more detail, a first insulating film is deposited as an insulating film having a low dielectric constant between the metal wiring layers, and an etch stop film is deposited on the first insulating film. Here, the etch stop layer is a layer having a high etching selectivity in the trench etching step to be described later, and serves as an etch stop layer. Thereafter, a second dielectric layer having a low dielectric constant is deposited on the etch stop layer as an inter-wire dielectric. At this time, not only the stacked structure of the first insulating film / etch stop film / second insulating film but also a single layer or a multilayer not including the etch stop film as described above can be formed.
상기 상감단계는 사진 공정 및 식각 공정을 진행하여 상기 반도체 기판에 금속배선 패턴, 또는 비아콘택홀 및 금속배선 패턴을 형성하는 단계이다. 즉, 단일상감법(single damascene)에 의하여 금속 배선 패턴(이하 '트랜치'라 한다)을 형성하거나, 이중상감법(dual damascene)에 의하여 트랜치 및 비아컨택홀을 형성하는 단계이다.The damascene step is a step of forming a metal wiring pattern, a via contact hole and a metal wiring pattern in the semiconductor substrate by performing a photo process and an etching process. In other words, a metal wiring pattern (hereinafter referred to as a trench) is formed by a single damascene or a trench and via contact hole are formed by a dual damascene.
상기 시드 증착 단계는 배리어 메탈과 시드 구리막을 순차로 증착하는 단계이다. 상기 배리어 메탈은 구리의 확산을 방지하기 위한 것으로서, 주로 Ti, TiN 또는 이들의 적층 구조를 사용한다. 상기 시드 구리막은 후술되는 ECP 단계에서 시드(seed) 층으로서 역할을 한다.The seed deposition step is a step of depositing the barrier metal and the seed copper film sequentially. The barrier metal is used to prevent diffusion of copper, and mainly uses Ti, TiN, or a laminated structure thereof. The seed copper film serves as a seed layer in the ECP step to be described later.
상기 ECP 단계는 상기 반도체 기판을 전기화학적도금 방식에 의하여 구리막을 형성하는 단계이다. The ECP step is a step of forming a copper film on the semiconductor substrate by an electrochemical plating method.
상기 CMP 단계는 상기 구리막이 형성된 반도체 기판을 CMP 공정에 의하여 금속 배선형성부위 이외의 구리막 및 배리어 메탈을 제거하는 단계이다. 즉 CMP공정에 의하여 트랜치의 내부에 존재하는 구리와 배리어 메탈을 제외한 상기 제2절연막의 상부에 존재하는 구리 및 배리어 메탈을 제거함으로써 금속 배선 패턴을 형성한다.In the CMP step, the copper substrate and the barrier metal other than the metal interconnection forming region are removed by the CMP process on the semiconductor substrate on which the copper film is formed. That is, the metal interconnection pattern is formed by removing the copper and the barrier metal present on the upper portion of the second insulating layer except for the copper and the barrier metal present in the trench by the CMP process.
상기 트랜치 사진공정 단계는 상기 CMP가 완료된 반도체 기판에 금속 배선 패턴을 위한 사진 공정을 진행하는 단계이다. 이 단계에서 상기 상감단계에서 트랜치를 형성하기 위해 사용된 트랜치 마스크가 한번 더 진행된다.The trench photographing step is a step of performing a photographing process for a metal wiring pattern on the CMP completed semiconductor substrate. In this step, the trench mask used to form the trench in the inlay step is processed once more.
상기 이온 주입 단계는 상기 트랜치 사진공정 단계에서 형성된 감광막을 마스크로 하여 노출되는 금속배선 표면에 선택적으로 배리어 메탈 이온을 주입시키는 단계이다. 따라서 상기 트랜치 사진공정에 의하여 구리 금속의 상면이 오픈된 감광막에 의하여 상기 구리배선의 상면에 선택적으로 이온 주입이 진행되어 배리어 메탈층이 형성되는 것이다.The ion implantation step is a step of selectively implanting barrier metal ions to the exposed metal wiring surface using the photoresist film formed in the trench photographing step as a mask. Therefore, the ion implantation is selectively performed on the upper surface of the copper wiring by the photosensitive film in which the upper surface of the copper metal is opened by the trench photography process, thereby forming a barrier metal layer.
상기 감광막 스트립 단계는 상기 감광막을 제거하는 단계이다. 즉, 산소 플라즈마 방식의 드라이 스트립(dry strip) 또는 소정의 케미컬 용액에 의한 웨트 스트립(wet strip) 공정을 진행하여 상기 감광막을 제거하는 것이다.The photosensitive film stripping step is a step of removing the photosensitive film. That is, the photosensitive film is removed by performing a dry strip of oxygen plasma or a wet strip process using a predetermined chemical solution.
따라서 첨부된 도 3에 도시한 바와 같이, 구리배선의 상면에 선택적으로 배리어 메탈이 형성되기 때문에 종래의 배리어 절연막을 사용하지 않음으로써 층간 절연막의 전체적인 유전상수를 낮출 수 있으며, 접착성이 향상되어 보다 신뢰성 있는 구리배선 방법이 제공되는 것이다.Therefore, as shown in FIG. 3, since the barrier metal is selectively formed on the upper surface of the copper wiring, the overall dielectric constant of the interlayer insulating film can be lowered by not using a conventional barrier insulating film, and the adhesion is improved. A reliable copper wiring method is provided.
본 발명의 다른 일실시예에 따른 반도체 소자의 구리배선 형성방법의 이온 주입 단계는 Co·W·P을 동시에 이온 주입하거나, Ta·N을 동시에 이온 주입하거나, Ti·Si·N을 동시에 이온 주입하거나, Ta·Si·N을 동시에 이온 주입하여 배리어 메탈를 형성하는 것이 바람직하다. 따라서 CoWP, TaN, TiSiN 층으로 구성되는 배리어 메탈을 구리 금속 배선의 상면에 선택적으로 형성할 수 있는 것이다.In an ion implantation step of a method for forming a copper wiring of a semiconductor device according to another embodiment of the present invention, ion implantation of Co · W · P simultaneously, ion implantation of Ta · N simultaneously, or ion implantation of Ti · Si · N simultaneously Alternatively, it is preferable to form a barrier metal by simultaneously implanting Ta.Si.N. Therefore, the barrier metal composed of CoWP, TaN, and TiSiN layers can be selectively formed on the upper surface of the copper metal wiring.
본 발명의 또 다른 일실시예에 따른 반도체 소자의 구리배선 형성방법의 이온 주입 단계는 1 ~ 10 MeV의 이온 주입 에너지, 0.1 ~ 89.9°의 이온 주입 각도로 진행하는 것이 바람직하다. 따라서 이온 주입 조건을 필요에 따라 변경함으로써 형성되는 배리어 메탈의 두께 및 성분비를 용이하게 조절할 수 있다.In the ion implantation step of the method for forming a copper wiring of a semiconductor device according to another embodiment of the present invention, it is preferable to proceed with an ion implantation energy of 1 ~ 10 MeV, an ion implantation angle of 0.1 ~ 89.9 °. Therefore, the thickness and component ratio of the barrier metal formed by changing ion implantation conditions as needed can be adjusted easily.
본 발명의 또 다른 일실시예에 따른 반도체 소자의 구리배선 형성방법의 이온 주입 단계는 -30 ~ 400℃의 반도체 기판의 온도로 진행하는 것이 바람직하다. In the ion implantation step of the method for forming a copper wiring of a semiconductor device according to another embodiment of the present invention, it is preferable to proceed to the temperature of the semiconductor substrate of -30 ~ 400 ℃.
도 3은 본 발명의 일실시예에 따른 반도체 소자의 구리배선 구조를 보여주는 단면사시도이다.3 is a cross-sectional perspective view showing a copper wiring structure of a semiconductor device according to an embodiment of the present invention.
첨부된 도 3에 도시한 바와 같이, 본 발명의 반도체 소자의 구리배선 구조는 구리 상감법에 의하여 노출된 구리 금속 배선의 상부를 선택적으로 이온 주입하여 형성되는 CoWP, TaN, TiSiN 중 어느 하나로 이루어진 배리어 메탈(600)이 구리 배선(70)의 상면에 적층되어 이루어진 것이다. As shown in FIG. 3, the copper wiring structure of the semiconductor device of the present invention is a barrier formed of any one of CoWP, TaN, and TiSiN formed by selectively ion implanting an upper portion of a copper metal wiring exposed by a copper inlay method. The
따라서 본 발명의 일실시예에 따른 반도체 소자의 구리배선 구조는 단일상감법에 의하여 패터닝되는 방식뿐만 아니라 이중상감법에 의하여 패터닝되는 방식에도 적용이 가능한 것이며, 구리금속 배선(70)의 저면 및 측면은 종래의 배리어 메탈(60)에 의하여 감싸짐과 아울러 구리금속 배선의 상면은 선택적으로 이온 주입하여 형성되는 CoWP, TaN, TiSiN 중 어느 하나로 이루어진 배리어 메탈(600)에 의하여 감싸지는 피복(encapsulation) 구조를 이룬다.Therefore, the copper wiring structure of the semiconductor device according to the exemplary embodiment of the present invention may be applied not only to the method of patterning by the single damascene method but also to the method of patterning by the double damascene method, and to the bottom and side surfaces of the
본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정/변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.It will be apparent to those skilled in the art that the present invention is not limited to the above embodiments and can be practiced in various ways within the scope not departing from the technical gist of the present invention. will be.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 소자의 구리배선 형성방법에 의하면 구리 배선의 상면에 선택적으로 배리어 메탈을 형성함으로써 배리어 절연막을 사용하지 않고 절연막의 전체적 유전율을 낮출 수 있고 층간 절연막과 구리배선 사이의 양호한 접착이 이루어지도록 하여 신뢰성을 향상시킬 수 있는 효과가 있다.As described in detail above, according to the method for forming a copper wiring of the semiconductor device according to the present invention, by selectively forming a barrier metal on the upper surface of the copper wiring, the overall dielectric constant of the insulating film can be lowered without using a barrier insulating film, and the interlayer insulating film and copper There is an effect of improving the reliability by making good adhesion between the wirings.
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| KR1020060068428A KR100774651B1 (en) | 2006-07-21 | 2006-07-21 | Manufacturing method of copper metalization for semiconductor device and structure thereof |
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|---|---|---|---|---|
| KR100966392B1 (en) | 2008-05-26 | 2010-06-28 | 주식회사 동부하이텍 | Method for forming copper line of semiconductor device |
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| KR20060007172A (en) * | 2004-07-19 | 2006-01-24 | 매그나칩 반도체 유한회사 | A method for forming a copper metal line in semiconductor device |
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2006
- 2006-07-21 KR KR1020060068428A patent/KR100774651B1/en not_active IP Right Cessation
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