KR20060007172A - A method for forming a copper metal line in semiconductor device - Google Patents

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KR20060007172A
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Abstract

본 발명은 반도체 소자의 구리 금속배선에 관한 것으로, 본 발명은 금속이온주입공정(metal implant)을 이용하여 구리 금속배선 상에 캡핑층(capping layer)을 안정적으로 형성한다. 따라서, 본 발명에서는 이온주입되는 금속이온의 양과 분포를 안정적으로 조절하는 것이 가능하여 캡핑층 형성 후에 구리 금속배선 내에 잔존하는 금속이온의 양을 최소화하여 구리 금속배선의 저항이 증가되는 것을 방지할 수 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to copper metallization of semiconductor devices. The present invention stably forms a capping layer on copper metallization using a metal ion implantation process. Therefore, in the present invention, it is possible to stably control the amount and distribution of ion implanted metal ions, thereby minimizing the amount of metal ions remaining in the copper metal interconnection after the capping layer is formed, thereby preventing the resistance of the copper metal interconnection from increasing. have.

반도체 소자, 구리 금속배선, 캡핑층, 금속이온주입공정 Semiconductor device, copper metal wiring, capping layer, metal ion implantation process

Description

반도체 소자의 구리 금속배선 형성방법{A METHOD FOR FORMING A COPPER METAL LINE IN SEMICONDUCTOR DEVICE}A method for forming copper metal wires in semiconductor devices {A METHOD FOR FORMING A COPPER METAL LINE IN SEMICONDUCTOR DEVICE}

도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 구리 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다. 1 to 5 are cross-sectional views illustrating a method of forming a copper metal wiring of a semiconductor device according to a preferred embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 반도체 기판 11 : 확산 방지막10 semiconductor substrate 11: diffusion barrier film

12 : 제1 층간 절연막 13 : 식각 정지층12: first interlayer insulating film 13: etch stop layer

14 : 제2 층간 절연막 15 : 비아홀14 second insulating interlayer 15 via hole

16 : 트렌치 17 : 베리어막16: trench 17: barrier film

18 : 구리 금속층 19 : 캡핑층18 copper metal layer 19 capping layer

본 발명은 반도체 소자의 구리 금속배선 형성방법에 관한 것으로, 특히 캡핑층(capping layer)을 적용하는 구리 금속배선 공정에서 구리 금속배선에 잔존하는 금속원자에 의한 저항증가를 방지할 수 있는 반도체 소자의 구리 금속배선 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a copper metal wiring of a semiconductor device, and more particularly, to a semiconductor device capable of preventing an increase in resistance by metal atoms remaining in a copper metal wiring in a copper metal wiring process using a capping layer. It relates to a method for forming copper metal wiring.                         

최근에는 반도체 소자 중에서 고집적화와 고성능화가 요구되는 로직(logic) 소자를 중심으로 해서 RC 지연을 줄이기 위한 일환으로 알루미늄(Al) 또는 텅스텐(W) 대신에 구리(Cu)와 같이 비저항이 낮은 금속을 배선으로 이용하는 방법이 연구되고 있다. 상기 RC에서, 'R'은 배선 저항을 나타내고, 'C'는 절연막의 유전율을 나타낸다. Recently, low-resistance metals such as copper (Cu) are wired instead of aluminum (Al) or tungsten (W) as a part to reduce the RC delay centering on logic devices that require high integration and high performance among semiconductor devices. How to use is researched. In RC, 'R' represents wiring resistance, and 'C' represents dielectric constant of the insulating film.

그러나, 구리는 알루미늄이나 텅스텐에 비해 비교적 산화력이 높아 쉽게 산화되는 특성이 있다. 이에 따라, 구리 금속배선 공정에서는 보편적으로 구리 금속배선을 형성한 후 그 상부에 산화 방지층으로 캡핑층(capping layer)을 형성하고 있다. However, copper has a relatively high oxidizing power compared to aluminum or tungsten and has the property of easily oxidizing. Accordingly, in the copper metal wiring process, a copper metal wiring is generally formed, and then a capping layer is formed as an antioxidant layer thereon.

일반적으로, 캡핑층은 다음과 같은 방법으로 형성된다. 우선, 비아홀 및/또는 트렌치의 내부면에 확산 방지막을 증착하고, 그 상부에 구리 시드층(seed layer) 및 구리층 증착공정 중에 Al, Mg, Zn 등과 같은 금속물질을 함께 증착한다. 그런 다음, CMP(Chemical Mechanical Polishing) 공정 및 열처리 공정을 실시하여 캡핑층을 형성한다. 그러나, 이 과정은 금속물질의 양을 조절하기가 어렵기 때문에 구리 배선 내에 금속물질 들이 남게 되어 구리 금속배선의 저항을 증가시키는 원인이 된다. In general, the capping layer is formed in the following manner. First, a diffusion barrier film is deposited on the inner surface of the via hole and / or the trench, and a metal material such as Al, Mg, Zn, and the like is deposited on the copper seed layer and the copper layer deposition process thereon. Then, a CMP (Chemical Mechanical Polishing) process and a heat treatment process are performed to form a capping layer. However, because this process is difficult to control the amount of metal material, the metal material remains in the copper wiring, causing the resistance of the copper metal wiring to increase.

따라서, 본 발명의 상기한 문제점을 해결하기 위하여 안출된 것으로, 캡핑층을 적용하는 구리 금속배선 공정에서 구리 금속배선에 잔존하는 금속원자에 의한 저항증가를 방지할 수 있는 반도체 소자의 구리 금속배선 형성방법을 제공하는데 그 목적이 있다. Accordingly, in order to solve the above problems of the present invention, the copper metal wiring of the semiconductor device to prevent the increase of resistance by the metal atoms remaining in the copper metal wiring in the copper metal wiring process applying the capping layer The purpose is to provide a method.

상기에서 설명한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 비아홀 및/또는 트렌치가 형성된 반도체 기판이 제공되는 단계와, 상기 비아홀 및/또는 트렌치가 매립되도록 구리 금속층을 증착하는 단계와, 금속이온주입공정을 실시하여 상기 구리 금속층 내에 금속을 주입하는 단계와, 주입된 상기 금속이 노출되도록 상기 구리 금속층을 평탄화하여 구리 금속배선을 형성하는 단계와, 열처리 공정을 통해 노출된 상기 금속을 산화시켜 캡핑층을 형성하는 단계를 포함하는 반도체 소자의 구리 금속배선 형성방법을 제공한다. According to an aspect of the present invention for implementing the above-described object, the step of providing a semiconductor substrate having a via hole and / or trench, depositing a copper metal layer so as to fill the via hole and / or trench, and metal ion Injecting a metal into the copper metal layer by performing an implantation process, planarizing the copper metal layer to expose the implanted metal to form a copper metal wiring, and oxidizing the exposed metal through a heat treatment process to form a cap. It provides a method for forming a copper metal wiring of a semiconductor device comprising the step of forming a ping layer.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 구리 금속배선 형성방법을 설명하기 위하여 도시된 단면도들이다. 여기서, 도 1 내지 도 5에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소이다. 1 to 5 are cross-sectional views illustrating a method of forming a copper metal wiring of a semiconductor device according to a preferred embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 1 to 5 are the same components having the same function.

도 1을 참조하면, 전처리 세정공정에 의해 세정된 반도체 기판(10)이 제공된 다. 상기 전처리 세정공정은 DHF(Diluted HF)로 세정한 후 SC-1(NH4OH/H2O2/H 2O)로 실시되거나, BOE(Buffer Oxide Etchant)로 세정한 후 SC-1로 순차적으로 실시될 수 있다. Referring to FIG. 1, a semiconductor substrate 10 cleaned by a pretreatment cleaning process is provided. The pretreatment cleaning process is performed with DHF (Diluted HF) followed by SC-1 (NH 4 OH / H 2 O 2 / H 2 O), or with BOE (Buffer Oxide Etchant) followed by SC-1 It can be carried out as.

그런 다음, 반도체 기판(10) 상에는 소정의 반도체 구조물층(미도시)이 형성된다. 여기서, 반도체 구조물층은 포토 다이오드, 트랜지스터(transistor), 메모리 셀(memory cell), 캐패시터(capacitor), 접합층, 도전층, 절연층 및 배선들 중 적어도 어느 하나를 포함할 수 있다.Then, a predetermined semiconductor structure layer (not shown) is formed on the semiconductor substrate 10. The semiconductor structure layer may include at least one of a photodiode, a transistor, a memory cell, a capacitor, a junction layer, a conductive layer, an insulating layer, and wirings.

그런 다음, 반도체 구조물층 상부에 확산 방지막(11)을 증착할 수 있다. 여기서, 확산 방지막(11)은 구리 금속배선(도 3의 '18'참조)의 구리원자가 하부로 확산되는 것을 방지하는 기능을 수행한다. 일반적으로, 구리 원자는 다른 금속에 비해 쉽게 확산되는 것으로 보고 되고 있다. 예컨대 이러한 확산 방지막(11)은 Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 어느 하나로 형성될 수 있다. Then, the diffusion barrier 11 may be deposited on the semiconductor structure layer. Here, the diffusion barrier 11 serves to prevent the copper atoms of the copper metal wiring (see '18' of FIG. 3) from being diffused downward. In general, copper atoms are reported to diffuse more easily than other metals. For example, the diffusion barrier 11 may be formed of any one of Ta, TaN, TaC, TaAlN, TaSiN, TaSi 2 , Ti, TiN, TiSiN, WN, WBN, WC, Co, and CoSi 2 .

그런 다음, 반도체 구조물층에는 절연막(12)(이하, '제1 층간 절연막'이라 함)을 증착한다. 여기서, 제1 층간 절연막(12)은 저유전율을 갖는 SiO2 계열의 산화물로 이루어지거나, C, F, B, P 및 In 등의 불순물을 포함한 산화물로 이루어질 수 있다. 다시 말하면, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass) 또는 SiO2막이거나, SiO 또는 SiO2에 수소, 불소 또는 탄소 등이 결합된 산 화막일 수 있다. 또한, 제1 층간 절연막(12)은 상기 물질들이 단일막으로 형성되거나, 적어도 2층 이상 적층된 복합 구조로 형성될 수도 있다. Then, an insulating film 12 (hereinafter referred to as a 'first interlayer insulating film') is deposited on the semiconductor structure layer. Here, the first interlayer insulating layer 12 may be formed of an oxide of SiO 2 series having a low dielectric constant or an oxide including impurities such as C, F, B, P, and In. In other words, BPSG (Boron Phosphorus Silicate Glass) , (Phosphorus Silicate Glass) PSG, USG (Un-doped Silicate Glass), FSG (Fluorinated Silicate Glass) or SiO or the second film, the SiO or SiO 2, H, F, or carbon, etc. This may be a combined oxide film. In addition, the first interlayer insulating layer 12 may be formed of a single layer or a complex structure in which at least two layers are stacked.

그런 다음, 제1 층간 절연막(12)은 평탄화공정을 통해 평탄화될 수 있는데, 이때, 상기 평탄화공정은 CMP(Chemical Mechanical Polishing) 방식으로 실시되는 것이 바람직하다. Then, the first interlayer insulating layer 12 may be planarized through a planarization process. In this case, the planarization process is preferably performed by a chemical mechanical polishing (CMP) method.

그런 다음, 제1 층간 절연막(12) 상부에 식각 정지층(etch stopping layer, 13)을 증착할 수 있다. 여기서, 식각 정지층(13)은 듀얼 다마신(dual damascene) 공정시 트렌치(16)를 형성하기 위한 식각공정시 식각 정지를 위해 사용되게 된다. 물론, 트렌치(16) 형성공정시 에칭 타임(etching time)으로 식각율을 제어하는 경우 식각 정지층(13)을 형성할 필요는 없다. 이러한 식각 정지층(13)은 Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 어느 하나로 형성될 수 있다. Thereafter, an etch stopping layer 13 may be deposited on the first interlayer insulating layer 12. Here, the etch stop layer 13 may be used for the etch stop during the etching process for forming the trench 16 during the dual damascene process. Of course, when the etching rate is controlled by the etching time during the trench 16 forming process, it is not necessary to form the etch stop layer 13. The etch stop layer 13 may be formed of any one of Ta, TaN, TaC, TaAlN, TaSiN, TaSi 2 , Ti, TiN, TiSiN, WN, WBN, WC, Co, and CoSi 2 .

그런 다음, 식각 정지층(13) 상부에 절연막(14)(이하, '제2 층간 절연막'이라 함)을 증착한다. 여기서, 제2 층간 절연막(14)은 제1 층간 절연막(12)과 동일한 물질로 형성할 수 있다. Then, an insulating film 14 (hereinafter referred to as a 'second interlayer insulating film') is deposited on the etch stop layer 13. Here, the second interlayer insulating layer 14 may be formed of the same material as the first interlayer insulating layer 12.

그런 다음, 듀얼 다마신 공정을 선(先)비아 방식 또는 후(後)비아 방식으로 실시하여 비아홀(15) 및 트렌치(16)를 형성한다. 여기서는 설명의 편의를 위해 선비아 방식을 일례로 들어 설명하기로 한다. 우선, 제2 층간 절연막(14) 상부에 포토레지스트막(photoresist)을 도포한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 실시하여 비아 패턴용 포토레지스트 패턴(미도시)을 형성하고, 이후 상기 포토레지스트 패턴을 이용한 식각공정을 실시하여 비아홀(15)을 형성한다. 이어서, 다시 포토리소그래피 공정을 실시하여 트렌치 패턴용 포토레지스트 패턴(미도시)을 형성한 후 이 포토레지스트 패턴을 이용한 식각공정을 실시하여 트렌치(16)를 형성한다. 한편, 후비아 방식은 상기에서 설명한 선비아 방식과 달리 트렌치(16)를 먼저 형성한 후 후속 공정을 통해 비아홀(15)을 형성하는 공정으로 이루어진다. Thereafter, the dual damascene process is performed in a pre-via manner or a post-via manner to form the via holes 15 and the trenches 16. For convenience of description, the sun via method will be described as an example. First, after the photoresist is applied on the second interlayer insulating layer 14, a photoresist pattern for a via pattern (not shown) is formed by performing an exposure and development process using a photo mask. Thereafter, an etching process using the photoresist pattern is performed to form the via holes 15. Subsequently, a photolithography process is performed again to form a photoresist pattern (not shown) for the trench pattern, followed by an etching process using the photoresist pattern to form the trench 16. Meanwhile, unlike the sun via described above, the after via method includes forming the trench 16 first and then forming the via hole 15 through a subsequent process.

도 2를 참조하면, 트렌치(16)가 형성된 전체 구조 상부면의 단차를 따라 베리어막(barrier layer, 17)을 증착한다. 이에 따라, 트렌치(16)와 비아홀(15)의 내부면에는 베리어막(17)이 증착된다. 여기서, 베리어막(17)은 Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 어느 하나로 형성되거나, 이들이 적어도 2층으로 적층된 구조로 형성될 수 있다. 베리어막(17)을 적층구조로 형성하는 이유는, 예컨대 Ti/TiN막의 적층구조로 형성된 경우 Ti막은 접착층(glue layer)으로 기능하는데, 그 이유는 TiN막의 접착성이 낮아 하부층과의 접착력이 감소하기 때문이다. 한편, 이러한 베리어막(17)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방식으로 증착될 수 있다.Referring to FIG. 2, a barrier layer 17 is deposited along a step of an upper surface of the entire structure in which the trench 16 is formed. Accordingly, the barrier layer 17 is deposited on the inner surfaces of the trench 16 and the via hole 15. Here, the barrier film 17 is formed of any one of Ta, TaN, TaC, TaAlN, TaSiN, TaSi 2 , Ti, TiN, TiSiN, WN, WBN, WC, Co, and CoSi 2 , or they are stacked in at least two layers. It may be formed into a structure. The reason why the barrier film 17 is formed in a laminated structure is that, for example, when the Ti / TiN film is formed in a stacked structure, the Ti film functions as a glue layer. The reason for this is that the adhesion of the TiN film to the lower layer is reduced. Because. The barrier layer 17 may be deposited by PVD (Physical Vapor Deposition), CVD (Chemical Vapor Deposition) or ALD (Atomic Layer Deposition).

도 3을 참조하면, 베리어막(17)이 형성된 전체 구조 상부에 구리 금속층(18)을 증착한다. 이때, 구리 금속층(18)은 비아홀(15) 및 트렌치(16) 내부에 보이드 (void)가 생성되지 않도록 증착하는 것이 바람직하다. 이로써, 구리 금속층(18)에 의해 비아홀(15) 및 트렌치(16)가 매립된다. 그라고, 이러한 구리 금속층(18)은 CVD, PVD, ALD, 무전해 도금 또는 전기 도금법(electroplating)으로 증착할 수 있다. Referring to FIG. 3, a copper metal layer 18 is deposited on the entire structure on which the barrier layer 17 is formed. At this time, the copper metal layer 18 is preferably deposited so that voids are not generated in the via holes 15 and the trenches 16. As a result, the via hole 15 and the trench 16 are filled by the copper metal layer 18. As such, the copper metal layer 18 may be deposited by CVD, PVD, ALD, electroless plating or electroplating.

그런 다음, 구리 금속층(18)을 CMP 공정으로 평탄화할 수도 있는데, 이는 도 4에서 실시되는 후속 금속이온주입공정시 이온주입 타겟(taget)을 일정하게 가져가게 하기 위함이다. Then, the copper metal layer 18 may be planarized by a CMP process in order to constantly bring the ion implantation target during the subsequent metal ion implantation process performed in FIG. 4.

한편, 구리 금속층(18) 증착 전에 트렌치(16) 및 비아홀(15) 내부에 시드층(미도시)을 PVD, CVD 또는 ALD 방식으로 증착할 수 있는데, 이 시드층은 구리 및 구리 합금막일 수 있으며, 여기서 구리 합금막은 Mg, Sn, Al, Pd, Ti, Nb, Hf, Zr, Sr, Mn, Cd, Zn 또는 Ag 등을 포함할 수 있다. Meanwhile, before depositing the copper metal layer 18, a seed layer (not shown) may be deposited in the trench 16 and the via hole 15 by PVD, CVD, or ALD, and the seed layer may be a copper and a copper alloy layer. In this case, the copper alloy film may include Mg, Sn, Al, Pd, Ti, Nb, Hf, Zr, Sr, Mn, Cd, Zn or Ag.

도 4를 참조하면, 금속이온주입공정(metal implant)을 실시하여 구리 금속층(18) 내에 캡핑층(19) 형성을 위한 금속을 주입한다. 이때, 캡핑층(19) 형성을 위한 금속주입공정은 도 5에서 실시되는 평탄화 공정과 제2 층간 절연막(14)의 높이를 고려하여 금속이온주입 타겟(target)을 설정하는 것이 바람직하다. 한편, 금속이온주입공정시 주입되는 금속이온으로는 Al, Mg, Zn, Sn, Cr, Ti 등이 될 수 있으며, 이외에 모든 금속이온이 가능하다. 예컨대, Ti의 경우 상기 금속이온주입공정은 소스 가스로 TiClx를 이용하여 150eV 이상의 높은 이온주입 에너지에서 실시된다. Referring to FIG. 4, a metal ion implantation process is performed to inject metal for forming the capping layer 19 into the copper metal layer 18. In this case, in the metal injection process for forming the capping layer 19, it is preferable to set a metal ion injection target in consideration of the planarization process performed in FIG. 5 and the height of the second interlayer insulating layer 14. On the other hand, the metal ion implanted during the metal ion implantation process may be Al, Mg, Zn, Sn, Cr, Ti, and the like, and all other metal ions are possible. For example, in the case of Ti, the metal ion implantation process is performed at a high ion implantation energy of 150 eV or more using TiCl x as a source gas.

도 5를 참조하면, 평탄화 공정을 실시하여 구리 금속층(18)을 평탄화하여 트렌치(16)가 매립되는 구리 금속배선이 형성된다. 이때, 평탄화 공정은 에치백(etch back) 또는 CMP 공정으로 실시할 수도 있다. 이로써, 캡핑층(19) 형성을 위한 금속이 외부로 노출되게 된다. Referring to FIG. 5, a planarization process is performed to planarize the copper metal layer 18 to form a copper metal wiring in which the trench 16 is embedded. In this case, the planarization process may be performed by an etch back or a CMP process. As a result, the metal for forming the capping layer 19 is exposed to the outside.

그런 다음, 열처리 공정을 실시한다. 열처리 공정을 통해 구리배선의 결정립 크기를 증가시켜 저항을 낮추는 동시에 캡핑층(19) 형성을 위한 금속을 산화시켜 구리배선의 산화 방지를 위한 캡핑층(19)을 형성한다. Then, a heat treatment step is performed. The heat treatment process increases the grain size of the copper wiring to lower the resistance and simultaneously oxidizes the metal for forming the capping layer 19 to form the capping layer 19 for preventing oxidation of the copper wiring.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 금속이온주입공정을 이용하여 구리 금속배선 상에 캡핑층을 안정적으로 형성함으로써 이온주입되는 금속이온의 양과 분포를 안정적으로 조절하는 것이 가능하여 캡핑층 형성 후에 구리 금속배선 내에 잔존하는 금속이온의 양을 최소화하여 구리 금속배선의 저항이 증가되는 것을 방지할 수 있다. As described above, according to the present invention, it is possible to stably form the capping layer on the copper metal wiring by using the metal ion implantation process, thereby stably controlling the amount and distribution of the ion implanted metal ions. By minimizing the amount of metal ions remaining in the copper metal wiring, the resistance of the copper metal wiring can be prevented from increasing.

Claims (2)

(a) 비아홀 및/또는 트렌치가 형성된 반도체 기판이 제공되는 단계;(a) providing a semiconductor substrate having via holes and / or trenches formed therein; (b) 상기 비아홀 및/또는 트렌치가 매립되도록 구리 금속층을 증착하는 단계;(b) depositing a copper metal layer to bury the via holes and / or trenches; (c) 금속이온주입공정을 실시하여 상기 구리 금속층 내에 금속을 주입하는 단계; (c) injecting a metal into the copper metal layer by performing a metal ion implantation process; (d) 주입된 상기 금속이 노출되도록 상기 구리 금속층을 평탄화하여 구리 금속배선을 형성하는 단계; 및(d) planarizing the copper metal layer to expose the implanted metal to form a copper metal wiring; And (e) 열처리 공정을 통해 노출된 상기 금속을 산화시켜 캡핑층을 형성하는 단계를 포함하는 반도체 소자의 구리 금속배선 형성방법.(e) oxidizing the metal exposed through the heat treatment process to form a capping layer. 제 1 항에 있어서, The method of claim 1, 상기 금속이온주입공정은 Al, Mg, Zn, Sn, Cr 및 Ti 중 어느 하나의 금속이온을 이용하는 반도체 소자의 구리 금속배선 형성방법.The metal ion implantation process is a copper metal wiring formation method of a semiconductor device using any one of the metal ions of Al, Mg, Zn, Sn, Cr and Ti.
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