KR100972075B1 - Method of manufacturing Phase Change RAM - Google Patents

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Abstract

본 발명은 상변화 기억 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체기판 상에 BPSG막을 형성하는 단계와, 상기 BPSG막을 식각하여 다수의 홀을 형성하는 단계와, 상기 홀의 양측벽에 베리어막을 형성하는 단계 및 상기 베리어막이 형성된 홀 내에 수직형 PN 다이오드를 형성하는 단계를 포함한다.The present invention discloses a method of manufacturing a phase change memory device. The disclosed method includes forming a BPSG film on a semiconductor substrate, etching the BPSG film to form a plurality of holes, forming a barrier film on both side walls of the hole, and vertically in the hole in which the barrier film is formed. Forming a type PN diode.

Description

상변화 기억 소자의 제조방법{Method of manufacturing Phase Change RAM}Method of manufacturing phase change memory device {Method of manufacturing Phase Change RAM}

본 발명은 상변화 기억 소자의 제조방법에 관한 것으로, 더욱 상세하게는, 안정적인 수직형 PN 다이오드를 형성할 수 있는 상변화 기억 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a phase change memory device, and more particularly, to a method of manufacturing a phase change memory device capable of forming a stable vertical PN diode.

일반적으로, 메모리 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 이이피롬(EEPROM)과 같은 플래쉬 메모리(Flash memory)를 들 수 있다.In general, a memory device is classified into a volatile RAM device that loses input information when a power supply is cut off, and a nonvolatile ROM device that maintains input data storage even when a power supply is cut off. do. The volatile RAM devices may include DRAM and SRAM, and the nonvolatile ROM devices may include a flash memory such as EEPROM.

그런데, 상기 디램은 점점 높은 전하 저장 능력이 요구되어 지면서, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 메모리는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.However, the DRAM has a higher charge storage capacity is required, for this purpose, it is difficult to high integration because the electrode surface area must be increased. In addition, the flash memory requires a higher operating voltage than a power supply voltage in connection with a structure in which two gates are stacked, and thus requires a separate boost circuit to form a voltage required for write and erase operations. Therefore, there is a difficulty in high integration.

최근, 구조가 단순하고, 인접 셀 간의 간섭 문제가 없기 때문에 고집적이 가 능하며, 수십㎱의 빠른 읽기 속도 및 수십∼수백㎱의 비교적 빠른 쓰기 속도를 가지는 상변화 기억 소자(Phase Change RAM, PCRAM)에 대한 연구가 활발히 진행되고 있다.Recently, since the structure is simple and there is no interference problem between adjacent cells, high integration is possible, and a phase change memory device (Phase Change RAM, PCRAM) having a high read speed of several tens of milliseconds and a relatively fast write speed of tens to hundreds of microseconds is used. Research is actively being conducted.

통상적으로, 상변화 기억 소자는 엔모스(NMOS) 트랜지스터, 바이폴라 정션(Bipolar Junction) 트랜지스터 및 수직형(vertical type) PN 다이오드 구조를 적용하고 있다. In general, a phase change memory device employs an NMOS transistor, a bipolar junction transistor, and a vertical PN diode structure.

그 중, 상기 수직형 PN 다이오드는 트랜지스터에 비해 전류 흐름이 높아서 프로그래밍 전류를 낮출 수 있을 뿐만 아니라 셀 크기를 작게 할 수 있어서 상변화 기억 소자의 고집적화에 유리하게 적용된다. Among them, the vertical PN diode has a higher current flow compared to the transistor, which not only reduces the programming current but also reduces the cell size, which is advantageously applied to high integration of the phase change memory device.

한편, 상변화 기억 소자에서는 셀 지역에 형성된 수직형 PN 다이오드 및 주변 지역에 형성된 게이트들 간을 절연시키기 위한 절연막을 고밀도 플라즈마(High Density Plasma, HDP) 절연막으로 형성하였다. On the other hand, in the phase change memory device, an insulating film for insulating the vertical PN diode formed in the cell region and the gates formed in the peripheral region is formed of a high density plasma (HDP) insulating film.

그런데, 상변화 기억 소자의 셀 크기가 90㎚ 이하로 진행되면서 셀의 수직형 PN 다이오드 및 주변 지역의 게이트 간을 절연시키는 HDP 절연막의 증착 공정시, 갭-필 공간의 부족 현상으로 인해 상기 주변지역의 게이트들 사이에 HDP 절연막이 완전히 채워지지 않게 되면서 빈공간이 발생하는 현상인 보이드(void) 현상이 발생하게 되었다.However, in the deposition process of the HDP insulating layer which insulates the cell between the vertical PN diode of the cell and the gate of the peripheral region while the cell size of the phase change memory device is 90 nm or less, the peripheral region is caused by the lack of gap-fill space. As the HDP insulating film is not completely filled between the gates of the voids, voids, a phenomenon in which empty spaces occur, are generated.

그래서, 고단차의 좁은 간격에 빈공간 없이 절연막을 증착하기 위하여 상기 HDP 절연막 보다 우수한 갭-필 특성을 갖고 있는 BPSG(Borophospho Silicate Glass)막을 절연막으로 사용하게 되었다. 상기 BPSG막은 리플로우(reflow) 특성을 갖는 물질로서, 좁은 공간 내에서도 갭-필 특성이 우수하여 보이드 현상 없이 매립이 가능한 물질이다. Therefore, in order to deposit an insulating film without gaps at high gaps, a BPSG (Borophospho Silicate Glass) film having better gap-fill characteristics than the HDP insulating film is used as the insulating film. The BPSG film is a material having a reflow characteristic, and is a material that can be buried without a void phenomenon because of excellent gap-fill characteristics even in a narrow space.

그런데, 전술한 바와 같이, 상변화 기억 소자에서 갭-필 특성이 우수한 BPSG막을 절연막으로 사용하는 경우에, 주변 지역에는 갭-필 특성을 향상시켜서 보이드 현상을 방지할 수 있지만, 셀 지역에서는 상기 BPSG막으로 인하여 안정적인 수직형 PN 다이오드를 확보하는데 어려움을 겪고 있다.As described above, in the case where the BPSG film having excellent gap-fill characteristics is used as the insulating film in the phase change memory device, the void region can be prevented by improving the gap-fill characteristic in the peripheral region, but the BPSG in the cell region. Due to the film, it is difficult to obtain a stable vertical PN diode.

자세하게, 상기 수직형 PN 다이오드는 900℃ 이상의 고온에서 진행되는 선택적인 에피택셜 성장(Selecitive Epitaxial Grwth, SEG) 공정에 따라 형성하게 되는데, 이처럼, 상기 수직형 PN 다이오드가 고온의 온도에서 진행하는 경우, 상기 BPSG막에서 리플로우(reflow)가 진행하게 되면서 수직형 PN 다이오드가 형성되는 홀의 프로파일이 변형되어 버린다. In detail, the vertical PN diode is formed according to a selective epitaxial growth (SEG) process performed at a high temperature of 900 ° C. or higher. As such, when the vertical PN diode proceeds at a high temperature, As the reflow proceeds in the BPSG film, the profile of the hole in which the vertical PN diode is formed is deformed.

즉, 상기 SEG 공정시 고온의 열로 인하여 BPSG막의 흘러내림 현상이 발생하게 되면서 홀 부분이 안정적인 수직 프로파일을 갖지 못하게 된다. That is, while the SEG process is caused to flow down of the BPSG film due to the high temperature heat, the hole portion does not have a stable vertical profile.

이로 인해, 상기 변형된 홀 내에는 안정적인 수직의 프로파일을 갖는 PN 다이오드가 형성되지 못하고, 결국, PN 다이오드의 열화를 발생시킨다. As a result, a PN diode having a stable vertical profile is not formed in the deformed hole, which eventually causes deterioration of the PN diode.

결과적으로, 상변화 기억 소자에서 수직형 PN 다이오드 및 게이트 간을 절연시키는 절연막을 BPSG막으로 사용하는 경우에는, 셀 지역에서 상기 BPSG막의 리플로우 특성에 의해 안정적인 수직형 PN 다이오드를 얻기가 매우 힘든 현실이다. As a result, in the case of using the insulating film that insulates the vertical PN diode and the gate from the phase change memory device as the BPSG film, it is very difficult to obtain a stable vertical PN diode due to the reflow characteristics of the BPSG film in the cell region. to be.

본 발명은 안정적인 수직 프로파일의 PN 다이오드를 형성할 수 있는 상변화 기억 소자의 제조방법을 제공함에 그 목적이 있다.It is an object of the present invention to provide a method of manufacturing a phase change memory device capable of forming a PN diode having a stable vertical profile.

또한, 본 발명은 주변 지역의 갭-필 특성을 얻을 수 있는 상변화 기억 소자의 제조방법을 제공함에 그 다른 목적이 있다. Another object of the present invention is to provide a method for manufacturing a phase change memory device capable of obtaining gap-fill characteristics of a surrounding area.

본 발명은, 반도체기판 상에 BPSG막을 형성하는 단계; 상기 BPSG막을 식각하여 다수의 홀을 형성하는 단계; 상기 홀의 양측벽에 베리어막을 형성하는 단계; 및 상기 베리어막이 형성된 홀 내에 수직형 PN 다이오드를 형성하는 단계;를 포함하는 것을 상변화 기억 소자의 제조방법을 제공한다.The present invention comprises the steps of forming a BPSG film on a semiconductor substrate; Etching the BPSG film to form a plurality of holes; Forming barrier films on both side walls of the hole; And forming a vertical PN diode in the hole in which the barrier film is formed.

여기서, 상기 베리어막은 TiN막으로 형성하는 것을 특징으로 한다.Here, the barrier film is formed of a TiN film.

또한, 본 발명은, 셀 지역 및 주변 지역을 포함하는 반도체기판의 상기 주변 지역 상에 다수의 게이트들을 형성하는 단계; 상기 게이트들을 덮도록 상기 반도체기판의 전면 상에 BPSG막을 형성하는 단계; 상기 셀 지역의 BPSG막을 식각하여 반도체 기판의 표면 부분을 노출시키는 다수의 홀을 형성하는 단계; 상기 홀의 양측벽에 베리어막을 형성하는 단계; 및 상기 베리어막이 형성된 홀 내에 수직형 PN 다이오드를 형성하는 단계;를 포함하는 상변화 기억 소자의 제조방법을 제공한다.The present invention also provides a method of forming a semiconductor device including: forming a plurality of gates on the peripheral area of a semiconductor substrate including a cell area and a peripheral area; Forming a BPSG film on an entire surface of the semiconductor substrate to cover the gates; Etching the BPSG film in the cell region to form a plurality of holes exposing a surface portion of the semiconductor substrate; Forming barrier films on both side walls of the hole; And forming a vertical PN diode in the hole in which the barrier film is formed.

여기서, 상기 베리어막은 TiN막으로 형성하는 것을 특징으로 한다.Here, the barrier film is formed of a TiN film.

게다가, 본 발명은, 셀 지역 및 주변 지역을 포함하는 반도체기판의 상기 주변 지역 상에 다수의 게이트들을 형성하는 단계; 상기 게이트들을 덮도록 상기 반도체기판의 전면 상에 BPSG막을 형성하는 단계; 상기 셀 지역에 형성된 BPSG막을 제거하는 단계; 상기 BPSG막이 제거된 셀 지역 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 반도체기판의 표면 부분을 노출시키는 다수의 홀을 형성하는 단계; 및 상기 홀 내에 수직형 PN 다이오드를 형성하는 단계;를 포함하는 상변화 기억 소자의 제조방법을 제공한다.In addition, the present invention includes forming a plurality of gates on the peripheral region of the semiconductor substrate including the cell region and the peripheral region; Forming a BPSG film on an entire surface of the semiconductor substrate to cover the gates; Removing the BPSG film formed in the cell region; Forming an insulating film on the cell region from which the BPSG film is removed; Etching the insulating film to form a plurality of holes exposing a surface portion of the semiconductor substrate; And forming a vertical PN diode in the hole.

여기서, 상기 절연막은 HDP 절연막으로 형성하는 것을 특징으로 한다.Here, the insulating film is characterized in that the HDP insulating film.

본 발명은 PN 다이오드가 형성되는 홀의 양측벽에 베리어막을 형성함으로써, SEG 공정시 상기 베리어막으로 인하여 절연 물질인 BPSG막의 리플로우 현상을 억제시킬 수 있다.According to the present invention, barrier films are formed on both sidewalls of a hole in which a PN diode is formed, thereby suppressing a reflow phenomenon of the BPSG film, which is an insulating material, during the SEG process.

따라서, 본 발명은 안정적인 수직 프로파일의 PN 다이오드를 형성할 수 있고, 이로 인해, 다이오드의 특성 향상을 기대할 수 있다.Therefore, the present invention can form a PN diode having a stable vertical profile, and therefore, it is expected to improve the characteristics of the diode.

본 발명은 셀 지역의 수직형 PN 다이오드 및 주변 지역의 게이트들 사이의 공간을 절연시키는 절연 물질로 BPSG막을 사용하는 경우에, 상기 수직형 PN 다이오드가 형성되는 홀의 양측벽에 TiN과 같은 베리어막을 형성한다.In the present invention, when a BPSG film is used as an insulating material that insulates the space between the vertical PN diode in the cell region and the gates in the peripheral region, a barrier film such as TiN is formed on both side walls of the hole where the vertical PN diode is formed. do.

이렇게 하면, 상기 수직형 PN 다이오드를 형성하기 위한 공정인, 고온의 SEG 공정시, 상기 베리어막이 상기 BPSG막 리플로우의 베리어 역할을 하게 되면서 다이오드가 형성되는 홀 내에 수직한 프로파일의 PN 다이오드를 형성할 수 있게 된다.In this case, during the high temperature SEG process, which is a process for forming the vertical PN diode, the barrier film serves as a barrier of the BPSG film reflow and form a vertical profile PN diode in the hole where the diode is formed. It becomes possible.

구체적으로, 다이오드를 이용하는 상변화 기억 소자에서 셀 크기가 90nm 이하로 진행되면서 셀 지역의 수직형 PN 다이오드 및 주변 지역의 게이트들 간을 절 연시키는 절연 물질로 갭-필 특성이 좋은 BPSG막을 적용하게 되었다.Specifically, in a phase change memory device using a diode, the cell size is 90 nm or less, and a BPSG film having good gap-fill characteristics is applied as an insulating material that insulates the gap between the vertical PN diode in the cell region and the gates in the peripheral region. It became.

그런데, 상기 BPSP막이 형성된 상태에서 PN 다이오드를 형성하는 공정인 고온의 SEG 공정을 진행하게 되면, 상기 BPSG막의 리플로우 현상이 발생하게 되면서 홀 내에 수직 기둥형의 실리콘막을 얻기가 힘들게 되었다. However, when the high temperature SEG process, which is a process of forming a PN diode in the state where the BPSP film is formed, proceeds with the reflow phenomenon of the BPSG film, it is difficult to obtain a vertical columnar silicon film in the hole.

이에, 본 발명에서는 반도체기판에 형성된 BPSG막을 식각하여 다수의 홀을 형성한 후, 상기 홀의 양측벽에 TiN막과 같은 베리어막을 형성하여 상기 베리어막이 형성된 홀 내에 수직형 PN 다이오드를 형성한다. Accordingly, in the present invention, after forming a plurality of holes by etching the BPSG film formed on the semiconductor substrate, a barrier film such as a TiN film is formed on both side walls of the hole to form a vertical PN diode in the hole where the barrier film is formed.

그러면, 상기 TiN과 같은 베리어막이 SEG 공정시 BPSG막의 리플로우 현상을 억제시키는 역할을 수행하게 되면서, 이로 인해, 안정적인 수직 기둥의 홀 형태를 구현할 수 있게 된다.Then, the barrier film such as TiN plays a role of suppressing the reflow phenomenon of the BPSG film during the SEG process, thereby, it is possible to implement a stable vertical pillar hole shape.

따라서, 본 발명은 주변 지역의 갭-필 특성을 향상시키기 위하여 BPSG막을 적용하는 경우, 셀 지역에 안정적인 수직 기둥형의 PN 다이오드를 형성할 수 있게 된다. Therefore, when the BPSG film is applied to improve the gap-fill characteristics of the surrounding area, the present invention can form a stable vertical columnar PN diode in the cell area.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 1a 내지 도 1f는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다.1A to 1F are cross-sectional views of processes for describing a method of manufacturing a phase change memory device according to an exemplary embodiment of the present invention.

도 1a를 참조하면, 셀 지역 및 주변 지역을 포함하는 반도체기판(100)을 마련한 후, 상기 반도체기판(100)의 주변지역 내에 액티브 영역들을 절연시키는 소자분리막(110)을 형성한다.Referring to FIG. 1A, after forming a semiconductor substrate 100 including a cell region and a peripheral region, an isolation layer 110 is formed to insulate active regions in the peripheral region of the semiconductor substrate 100.

그런다음, 상기 반도체기판(100)의 주변지역 상부에 절연막과, 도전막 및 하드마스크막의 적층막으로 이루어진 다수의 게이트(120)들을 형성한 후, 상기 게이트(120)들 양측벽에 스페이서(130)를 형성한다. Thereafter, a plurality of gates 120 including an insulating film, a conductive film, and a stacked layer of a hard mask film are formed on the peripheral region of the semiconductor substrate 100, and then spacers 130 are formed on both sidewalls of the gate 120. ).

도 1b를 참조하면, 상기 게이트(120)들을 덮도록 상기 반도체기판의 전면 상에 BPSG막(140)을 증착한다. 상기 BPSG막(140)은 리플로우(reflow) 특성을 갖는 물질로서, 갭-필 특성이 매우 우수하다. 그래서, 상기 BPSG막(140) 증착시 상기 게이트(120)들 사이의 공간 내에 보이드가 발생되지 않는다.Referring to FIG. 1B, a BPSG film 140 is deposited on the entire surface of the semiconductor substrate to cover the gates 120. The BPSG film 140 is a material having a reflow characteristic, and has an excellent gap-fill characteristic. Thus, no void is generated in the space between the gates 120 when the BPSG film 140 is deposited.

그런다음, 상기 게이트(120)의 상단부가 노출될 때까지 상기 BPSG막(140)을 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)하여 평탄화시킨다.Then, the BPSG film 140 is chemically mechanical polished (CMP) and planarized until the upper end of the gate 120 is exposed.

도 1c를 참조하면, 상기 평탄화된 BPSG막(140)의 상부에 후속의 PN 다이오드 형성 영역 부분을 노출시키는 마스크 패턴(미도시)을 형성한 후, 상기 노출된 BPSG막(140) 부분을 식각하여 반도체 기판의 표면 부분을 노출시키는 다수의 홀을 형성한다. 그런다음, 상기 마스크 패턴을 공지된 공정에 따라 제거한다. Referring to FIG. 1C, after forming a mask pattern (not shown) exposing a portion of a subsequent PN diode formation region on the planarized BPSG layer 140, the exposed portion of the BPSG layer 140 is etched. A plurality of holes are formed to expose the surface portion of the semiconductor substrate. Then, the mask pattern is removed according to a known process.

다음으로, 상기 홀이 형성된 셀 지역 및 주변지역의 전면 상에 베리어(barrier)용 박막(150)을 증착한다. Next, a barrier thin film 150 is deposited on the entire surface of the cell region and the peripheral region where the hole is formed.

도 1d를 참조하면, 상기 베리어용 박막(150)을 에치-백(etch-back) 식각하여 상기 홀의 양측벽에 스페이서 형태의 베리어막(160)을 형성한다. 상기 베리어용 박막의 식각시 상기 반도체기판(100)의 표면 부분이 드러나도록 식각이 진행되므로, 상기 홀의 양측벽에만 스페이서 형태로 베리어막(160)이 잔류하게 된다. 상기 베리어막(160)은 상기 BPSG막(140)의 리플로우 방지용 베리어막으로 작용된다. Referring to FIG. 1D, the barrier thin film 150 is etched back to form a barrier layer 160 in a spacer form on both sidewalls of the hole. Since the surface portion of the semiconductor substrate 100 is etched when the barrier thin film is etched, the barrier layer 160 remains in the form of a spacer only on both side walls of the hole. The barrier film 160 serves as a barrier film for preventing reflow of the BPSG film 140.

도 1e를 참조하면, 상기 베리어막(160)이 형성된 홀을 포함한 반도체기판 상에 SEG 공정을 수행하여 상기 홀 내에 실리콘막(170)을 형성한다. 상기 실리콘막(170)은 n형 실리콘막으로 형성한다.Referring to FIG. 1E, a silicon film 170 is formed in the hole by performing an SEG process on a semiconductor substrate including a hole in which the barrier layer 160 is formed. The silicon film 170 is formed of an n-type silicon film.

이때, 상기 SEG 공정시 고온의 공정으로 상기 BPSG막이 리플로우 되는 현상이 발생되기도 한다. 그런데, 본 발명에서는 상기 SEG 공정시 고온의 공정으로 상기 BPSG막이 리플로우 되는 현상이 발생되더라도 상기 홀의 양측벽에 베리어막(160)이 형성되어 있어서 상기 SEG 공정시 상기 베리어막(160)이 BPSG막(140)의 리플로우 베리어 역할을 수행하게 된다.In this case, a phenomenon in which the BPSG film is reflowed in a high temperature process during the SEG process may occur. However, in the present invention, even when a phenomenon in which the BPSG film is reflowed at a high temperature during the SEG process occurs, the barrier film 160 is formed on both sidewalls of the hole, so that the barrier film 160 is a BPSG film during the SEG process. It serves as a reflow barrier of 140.

따라서, 상기 SEG 공정시 상기 베리어막의 형성으로 인하여 BPSG막의 리플로우 현상은 발생되지 않게 되고, 이로 인해, 상기 홀 내에 수직 프로파일의 안정적인 실리콘막이 형성하게 된다. Therefore, the reflow phenomenon of the BPSG film does not occur due to the formation of the barrier film during the SEG process, thereby forming a stable silicon film having a vertical profile in the hole.

도 1f는 상기 n형의 실리콘막(170)이 형성된 반도체기판에 불순물 이온주입을 수행하여 상기 베리어막(160)이 형성된 홀 내에 수직형 PN 다이오드(180)를 형성한다. 상기 베리어막(160)으로 인하여 상기 홀 내에 n형의 실리콘막이 안정적으로 형성되었기 때문에, 상기 수직형 PN 다이오드(180) 또한 안정적인 프로파일을 가질 수 있게 된다.In FIG. 1F, impurity ions are implanted into a semiconductor substrate on which the n-type silicon film 170 is formed to form a vertical PN diode 180 in a hole in which the barrier film 160 is formed. Since the n-type silicon film is stably formed in the hole due to the barrier film 160, the vertical PN diode 180 may also have a stable profile.

이후, 도시하지는 않았으나, 후속의 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 상변화 기억 소자를 제조한다.Subsequently, although not shown, a subsequent known series of subsequent processes are sequentially performed to manufacture a phase change memory device according to an embodiment of the present invention.

도 2a 내지 도 2g는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다.2A through 2G are cross-sectional views illustrating processes of manufacturing a phase change memory device according to another exemplary embodiment of the present invention.

도 2a를 참조하면, 셀 지역 및 주변 지역을 포함하는 반도체기판(200)을 마련한 후, 상기 반도체기판(200)의 주변지역 내에 액티브 영역들을 절연시키는 소자분리막(210)을 형성한다.Referring to FIG. 2A, after forming a semiconductor substrate 200 including a cell region and a peripheral region, an isolation layer 210 is formed to insulate active regions in the peripheral region of the semiconductor substrate 200.

그런다음, 상기 반도체기판(200)의 주변지역 상부에 절연막과, 도전막 및 하드마스크막의 적층막으로 이루어진 다수의 게이트(220)들을 형성한 후, 상기 게이트(220)들 양측벽에 스페이서(230)를 형성한다. Thereafter, a plurality of gates 220 including an insulating film, a conductive film, and a hard mask film are formed on the peripheral region of the semiconductor substrate 200, and then spacers 230 are formed on both sidewalls of the gate 220. ).

도 2b를 참조하면, 상기 게이트(220)들을 덮도록 상기 반도체기판의 전면 상에 BPSG막(240)을 증착한다. 상기 BPSG막(240)은 리플로우(reflow) 특성을 갖는 물질로서, 갭-필 특성이 매우 우수하다. 그래서, 상기 BPSG막(240) 증착시 상기 게이트(120)들 사이의 공간 내에 보이드가 발생되지 않는다.Referring to FIG. 2B, a BPSG film 240 is deposited on the entire surface of the semiconductor substrate to cover the gates 220. The BPSG film 240 is a material having a reflow characteristic and has excellent gap-fill characteristics. Therefore, no void is generated in the space between the gates 120 when the BPSG film 240 is deposited.

그런다음, 상기 게이트(220)의 상단부가 노출될 때까지 상기 BPSG막(240)을 CMP하여 평탄화시킨다.Then, the BPSG film 240 is planarized by CMP until the upper end of the gate 220 is exposed.

도 2c를 참조하면, 상기 평탕화된 BPSG막(240) 상부에 셀 지역 부분을 노출시키는 감광막 패턴(미도시)을 형성한 후, 상기 감광막 패턴을 식각 마스크로 이용하여 상기 노출된 셀 지역의 BPSG막을 식각하여 제거하도록 한다. 상기 BPSG막의 식각으로 상기 BPSG막(240)은 주변 지역에만 잔류하게 된다. Referring to FIG. 2C, after forming a photoresist pattern (not shown) exposing a cell region portion on the flattened BPSG layer 240, the BPSG of the exposed cell region is formed using the photoresist pattern as an etch mask. Etch the membrane to remove it. By etching the BPSG film, the BPSG film 240 remains only in the surrounding area.

도 2d를 참조하면, 상기 BPSG막이 제거된 셀 지역 상에 절연막, 바람직하게, HDP 절연막(241)을 증착한 후, 상기 게이트 상단부가 노출되도록 상기 HDP 절연막(241)을 CMP한다.Referring to FIG. 2D, an insulating film, preferably an HDP insulating film 241 is deposited on the cell region from which the BPSG film is removed, and then the HDP insulating film 241 is CMP so that the upper end portion of the gate is exposed.

여기서, 상기 셀 지역에 BPSG막을 제거하고, HDP 절연막(241)을 다시 형성하 는 것은, 후속의 SEG 공정시 셀 지역에서 발생하는 BPSG막 리플로우 현상을 방지하기 위한 것이다.Here, the removal of the BPSG film in the cell area and the formation of the HDP insulating film 241 again are for preventing the BPSG film reflow phenomenon occurring in the cell area during the subsequent SEG process.

즉, 본 발명은 갭-필 특성이 필요한 주변 지역에는 BPSG막을 형성하여 갭-필 특성을 좋게 하고, BPSG막의 리플로우 현상을 억제해야 하는 셀 지역에는 HDP 절연막을 형성하여 BPSG막의 리플로우 현상을 억제토록 한다That is, the present invention forms a BPSG film in the surrounding area where the gap-fill property is required to improve the gap-fill property, and forms an HDP insulating film in the cell area in which the reflow phenomenon of the BPSG film is to be suppressed to suppress the reflow phenomenon of the BPSG film. Cause

도 2e를 참조하면, 상기 셀 지역의 HDP 절연막(241) 및 주변 지역의 BPSG막(240)의 상부에 후속의 PN 다이오드 형성 영역 부분을 노출시키는 마스크 패턴(미도시)을 형성한 후, 상기 노출된 HDP 절연막(241) 부분을 식각하여 반도체 기판의 표면 부분을 노출시키는 다수의 홀을 형성한다. 그런다음, 상기 마스크 패턴을 공지된 공정에 따라 제거한다. Referring to FIG. 2E, after forming a mask pattern (not shown) exposing a portion of a subsequent PN diode forming region on the HDP insulating film 241 in the cell region and the BPSG film 240 in the peripheral region, the exposure is performed. A portion of the HDP insulating layer 241 is etched to form a plurality of holes exposing the surface portion of the semiconductor substrate. Then, the mask pattern is removed according to a known process.

도 2f를 참조하면, 상기 홀을 포함한 반도체기판 상에 SEG 공정을 수행하여 상기 홀 내에 실리콘막(270)을 형성한다. 상기 실리콘막(270)은 n형 실리콘막으로 형성한다. 상기 SEG 공정시 상기 셀 지역에는 HDP 절연막(241)이 형성되어 있으므로, 절연 물질로 BPSG막을 사용하는 경우에 발생하는 리플로우 현상들은 나타나지 않는다.Referring to FIG. 2F, a silicon film 270 is formed in the hole by performing an SEG process on the semiconductor substrate including the hole. The silicon film 270 is formed of an n-type silicon film. Since the HDP insulating film 241 is formed in the cell region during the SEG process, reflow phenomena occurring when the BPSG film is used as the insulating material do not appear.

도 2g는 상기 n형의 실리콘막(270)이 형성된 반도체기판에 p형 불순물 이온주입을 수행하여 상기 홀 내에 상기 n형 실리콘막과 p형 실리콘막의 적층으로 구성된 수직형 PN 다이오드(280)를 형성한다. FIG. 2G illustrates a vertical PN diode 280 formed by stacking the n-type silicon film and the p-type silicon film in the hole by performing p-type impurity ion implantation on the semiconductor substrate on which the n-type silicon film 270 is formed. do.

이후, 도시하지는 않았으나, 후속의 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 다른 시예에 따른 상변화 기억 소자를 제조한다.Subsequently, although not shown, a subsequent known series of subsequent processes are sequentially performed to manufacture a phase change memory device according to another embodiment of the present invention.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1a 내지 도 1f는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1F are cross-sectional views for each process for explaining a method of manufacturing a phase change memory device according to an embodiment of the present invention.

도 2a 내지 도 2g는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.2A to 2G are cross-sectional views illustrating processes for manufacturing a phase change memory device according to another exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100,200: 반도체기판 110,210: 소자분리막100,200: semiconductor substrate 110,210: isolation layer

120,220: 게이트 130,230: 스페이서120,220: gate 130,230: spacer

140,240: BPSG막 241: HDP 절연막140 and 240: BPSG film 241: HDP insulating film

150: 베리어용 박막 160: 스페이서 형태의 베리어막150: barrier thin film 160: spacer type barrier film

170,270: 실리콘막 180,280: 수직형 PN 다이오드170,270 silicon film 180,280 vertical PN diode

Claims (6)

반도체기판 상에 BPSG막을 형성하는 단계;Forming a BPSG film on the semiconductor substrate; 상기 BPSG막을 식각하여 다수의 홀을 형성하는 단계;Etching the BPSG film to form a plurality of holes; 상기 홀의 양측벽에 베리어막을 형성하는 단계; 및Forming barrier films on both side walls of the hole; And 상기 베리어막이 형성된 홀 내에 수직형 PN 다이오드를 형성하는 단계;Forming a vertical PN diode in the hole in which the barrier film is formed; 를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.Method of manufacturing a phase change memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 베리어막은 TiN막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And the barrier film is formed of a TiN film. 셀 지역 및 주변 지역을 포함하는 반도체기판의 상기 주변 지역 상에 다수의 게이트들을 형성하는 단계;Forming a plurality of gates on the peripheral region of the semiconductor substrate including the cell region and the peripheral region; 상기 게이트들을 덮도록 상기 반도체기판의 전면 상에 BPSG막을 형성하는 단계;Forming a BPSG film on an entire surface of the semiconductor substrate to cover the gates; 상기 셀 지역의 BPSG막을 식각하여 반도체 기판의 표면 부분을 노출시키는 다수의 홀을 형성하는 단계;Etching the BPSG film in the cell region to form a plurality of holes exposing a surface portion of the semiconductor substrate; 상기 홀의 양측벽에 베리어막을 형성하는 단계; 및Forming barrier films on both side walls of the hole; And 상기 베리어막이 형성된 홀 내에 수직형 PN 다이오드를 형성하는 단계;Forming a vertical PN diode in the hole in which the barrier film is formed; 를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.Method of manufacturing a phase change memory device comprising a. 제 3 항에 있어서,The method of claim 3, wherein 상기 베리어막은 TiN막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And the barrier film is formed of a TiN film. 셀 지역 및 주변 지역을 포함하는 반도체기판의 상기 주변 지역 상에 다수의 게이트들을 형성하는 단계;Forming a plurality of gates on the peripheral region of the semiconductor substrate including the cell region and the peripheral region; 상기 게이트들을 덮도록 상기 반도체기판의 전면 상에 BPSG막을 형성하는 단계;Forming a BPSG film on an entire surface of the semiconductor substrate to cover the gates; 상기 셀 지역에 형성된 BPSG막을 제거하는 단계;Removing the BPSG film formed in the cell region; 상기 BPSG막이 제거된 셀 지역 상에 절연막을 형성하는 단계;Forming an insulating film on the cell region from which the BPSG film is removed; 상기 절연막을 식각하여 반도체기판의 표면 부분을 노출시키는 다수의 홀을 형성하는 단계; 및Etching the insulating film to form a plurality of holes exposing a surface portion of the semiconductor substrate; And 상기 홀 내에 수직형 PN 다이오드를 형성하는 단계;Forming a vertical PN diode in the hole; 를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.Method of manufacturing a phase change memory device comprising a. 제 5 항에 있어서,The method of claim 5, 상기 절연막은 HDP 절연막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And the insulating film is formed of an HDP insulating film.
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