KR100769832B1 - Selection method of ion implantation mask film and manufacturing method - Google Patents

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Abstract

A method of selecting a mask film for ion implantation and a manufacturing method of a semiconductor device are provided to reduce remarkably a manufacturing cost by using an inexpensive DUV exposure source reducing the thickness of the mask. A plurality of mask layers having a predetermined thickness are formed on a plurality of substrates, respectively. An ion implantation process is performed by using an ion implantation condition for PMOS and an ion implantation condition for NMOS. The mask layers are removed from the substrates. A dose of ions implanted into the substrates is analyzed by using an SIMS analysis apparatus(15). The optimum mask layer for ion implantation is not implanted into the substrates and is selected by analyzing the dose of ions implanted into the substrates. The thickness has a range of 1.3 to 1.4 micrometers.

Description

이온 주입용 마스크막 선정 방법 및 반도체 소자 제조 방법{Method of selecting mask film for implant and manufacturing method of semiconductor device using the same}Method of selecting mask film for implant and manufacturing method of semiconductor device using the same}

도 1a 내지 도 1d는 본 발명의 실시예에 따른 최적의 이온 주입용 마스크막을 과정을 도시한 도면.1A to 1D are views illustrating a process of optimizing an ion implantation mask film according to an embodiment of the present invention.

도 2a 내지 도 2c는 도 1d의 SIMS 분석 장비를 이용한 NMOS 형성을 위한 이온 주입시 분석 결과를 도시한 도면.Figures 2a to 2c is a view showing the analysis results at the time of ion implantation for NMOS formation using the SIMS analysis equipment of Figure 1d.

도 3a 내지 도 3c는 도 1d의 SIMS 분석 장비를 이용한 PMOS 형성을 위한 이온 주입시 분석 결과를 도시한 도면.3A to 3C are diagrams illustrating analysis results at ion implantation for forming PMOS using the SIMS analysis apparatus of FIG. 1D.

도 4a 내지 도 4e는 도 1a 내지 도 1d에서 선정된 최적의 마스크막을 이용하여 반도체 소자를 제조하는 공정을 도시한 도면.4A to 4E illustrate a process of manufacturing a semiconductor device using an optimal mask film selected in FIGS. 1A to 1D.

본 발명은 반도체 소자에 관한 것으로, 특히 고 정밀 패턴을 얻고 제조 원가 를 절감할 수 있는 이온 주입용 마스크막 선정 방법 및 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method for selecting a mask film for ion implantation and a method for manufacturing a semiconductor device capable of obtaining high precision patterns and reducing manufacturing costs.

일반적으로 반도체 소자를 만들기 위해서는 먼저 기판 내에 활성 영역을 한정하고 이 활성 영역 내에 이온을 주입하여 불순물 영역을 형성하여야 한다. 이 불순물 영역의 대표적인 예로서 모스(MOS) 전계효과트랜지스터의 소스/드레인 영역을 들 수 있다.In general, in order to make a semiconductor device, first, an active region must be defined in a substrate, and an impurity region must be formed by implanting ions into the active region. As a representative example of this impurity region, there is a source / drain region of a MOS field effect transistor.

상기한 불순물 영역은 포토리소그라피 공정에 따른 이온 주입용 마스크막 형성, 이온 주입, 이온 주입용 마스크막 제거 및 불순물 이온 확산 등의 공정을 수행함으로써 만들 수 있다. The impurity region may be formed by performing a process of forming a mask film for ion implantation, ion implantation, removing a mask film for ion implantation, and diffusion of impurity ions according to a photolithography process.

이온 주입은 원하는 이온을 기판 내부로 강제로 주입시켜야 하므로, 높은 에너지가 요구되어진다. Since ion implantation has to inject the desired ions into the substrate, high energy is required.

이온은 기판의 불순물 영역에 한정되어 형성되어야 하므로, 상기 불순물 영역 이외의 영역은 상기 이온 주입 마스크막이 형성되어, 이러한 이온 주입 마스크에 의해 상기 이온이 상기 기판 내부로 주입되는 것이 방지될 수 있다. Since ions should be formed to be limited to the impurity region of the substrate, the ion implantation mask film is formed in regions other than the impurity region, so that the ions are prevented from being implanted into the substrate.

최근 들어, 반도체 소자의 선폭이 점점 더 축소되고 있다. 130nm급 반도체 소자에서 최근에는 90nm급 반도체 소자의 제조가 가능해지고 있다.In recent years, the line width of semiconductor devices has been increasingly reduced. Recently, it is possible to manufacture a 90nm semiconductor device from a 130nm semiconductor device.

이러한 90nm급 반도체 소자를 제조하기 위해서는 마스크막의 패턴 폭 또한 점점 더 축소되고 있다. 이러한 경우,130nm급에서 사용되는 두께를 갖는 마스크막을 90nm급에서 사용하는 경우, 두께는 그대로 유지되는데 반해 패턴 폭이 축소되게 된다. 이러한 경우, 마스크막 패턴 형성 기술이 90nm급에서는 미비하게 되어, 마스 크막을 형성하는 경우 패턴이 무너지거나 라운드형 에지가 형성되게 되어, 이러한 마스크막을 이용하여 이온 주입 공정을 실시하는 경우, 반도체 소자의 불량을 야기할 수 있다.In order to manufacture such a 90nm semiconductor device, the pattern width of the mask film is also gradually reduced. In this case, when the mask film having a thickness used at 130 nm class is used at 90 nm class, the thickness is maintained as it is, while the pattern width is reduced. In this case, the mask film pattern forming technique is inadequate in the 90 nm class, and when the mask film is formed, the pattern collapses or rounded edges are formed, and when the ion implantation process is performed using such a mask film, It may cause a defect.

이러한 문제점을 해결하기 위해서는 마스크막의 두께를 줄이는 방법이 있을 수 있다. 즉, 상기 마스크막의 패턴 폭이 축소되더라도 상대적으로 두께가 줄어들게 되면, 마스크막이 붕괴되거나 라운드형 에지가 아닌 샤프(sharp)하고 수직 에지를 갖는 마스크막을 형성할 수 있다.In order to solve this problem, there may be a method of reducing the thickness of the mask layer. That is, even when the pattern width of the mask film is reduced, if the thickness is relatively reduced, the mask film may be formed to have a sharp and vertical edge rather than collapse or a round edge.

하지만, 마스크막을 무작정 줄일 수는 없다. 즉 마스크막이 너무 줄어들게 되는 경우, 기판상에 균일한 마스크막을 형성할 수 없을 뿐만 아니라 형성된 마스크막에도 마스크막이 형성되어야 함에도 마스크막이 형성되지 않는 랜덤한 홀들이 형성되게 되고, 이러한 랜덤한 홀들은 전혀 마스크 역할을 하지 못하게 되므로, 결국 반도체 소자의 불량을 야기할 수 있다.However, the mask film cannot be reduced by any means. That is, when the mask film is reduced too much, not only a uniform mask film cannot be formed on the substrate but also random holes are formed in which the mask film is not formed even though the mask film must be formed in the formed mask film. Since it does not play a role, it may eventually cause a failure of the semiconductor device.

따라서 최적의 이온 주입용 마스크막을 선정하는 것이 가장 시급하다 할 것이다.Therefore, it is most urgent to select the optimal ion implantation mask film.

한편, 90nm급 반도체 소자를 제조시보다 축소된 마스크 패턴을 형성하기 위해서는 130nm급 반도체 소자에 사용되는 MUV 노광 소스가 사용될 수가 없다. 즉, MUV 노광 소스에 의해서는 90nm급 반도체 소자의 마스크 패턴이 형성되지 않는다. 노광 소스에 의해 마스크 패턴의 폭이 결정되는데, MUV 노광 소스는 130nm 반도체 소자의 마스크 패턴에 적합하고, DUV 노광 소스는 90nm급 반도체 소자의 마스크 패턴에 적합하다.On the other hand, in order to form a mask pattern reduced than when manufacturing a 90nm semiconductor device, the MUV exposure source used for the 130nm semiconductor device cannot be used. That is, the mask pattern of a 90 nm class semiconductor element is not formed by MUV exposure source. The width of the mask pattern is determined by the exposure source. The MUV exposure source is suitable for the mask pattern of the 130 nm semiconductor device, and the DUV exposure source is suitable for the mask pattern of the 90 nm semiconductor device.

하지만, DUV 노광 소스는 MUV노광 소스에 비가 고가이므로, DUV 노광 소스를 이용한 반도체 제조시 제조 원가가 증가하는 문제가 있다.However, since the DUV exposure source is inexpensive to the MUV exposure source, there is a problem that the manufacturing cost increases when manufacturing a semiconductor using the DUV exposure source.

따라서 본 발명은 고정밀 패턴을 얻으면서 제조 원가를 줄일 수 있는 이온 주입용 마스크막 선정 방법 및 반도체 소자 제조 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for selecting a mask film for ion implantation and a method for manufacturing a semiconductor device, which can reduce manufacturing costs while obtaining a high precision pattern.

상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 이온 주입용 마스크막 선정 방법은, 다수의 기판 각각에 소정의 두께를 갖는 마스크막을 형성하는 단계; 상기 마스크막을 대상으로 소정의 이온 주입 공정 조건을 이용하여 이온 주입을 수행하는 단계; 및 상기 기판을 분석하여 최적의 이온 주입용 마스크막을 선정하는 단계를 포함하고, 상기 두께는 1.3㎛~1.4㎛의 범위를 갖는다.According to a first embodiment of the present invention for achieving the above object, a method for selecting a mask film for ion implantation, comprising: forming a mask film having a predetermined thickness on each of a plurality of substrates; Performing ion implantation on the mask layer using predetermined ion implantation process conditions; And selecting the optimal ion implantation mask film by analyzing the substrate, wherein the thickness has a range of 1.3 μm to 1.4 μm.

본 발명의 제2 실시예에 따르면, 반도체 소자 제조 방법은, 기판에 소정의 두께를 갖는 이온 주입용 마스크막을 형성하는 단계; 상기 이온 주입용 마스크막을 패터닝하는 단계; 및 상기 패턴된 이온 주입용 마스크막을 대상으로 이온 주입을 수행하는 단계를 포함하고, 상기 두께는 1.3㎛~1.4㎛의 범위를 갖는다.According to a second embodiment of the present invention, a method of manufacturing a semiconductor device includes forming an ion implantation mask film having a predetermined thickness on a substrate; Patterning the ion implantation mask film; And performing ion implantation on the patterned ion implantation mask film, wherein the thickness has a range of 1.3 μm to 1.4 μm.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 1a 내지 도 1d는 본 발명의 실시예에 따른 최적의 이온 주입용 마스크막을 과정을 도시한 것이다.1A to 1D illustrate a process of forming an optimal ion implantation mask film according to an embodiment of the present invention.

도 1a에 도시한 바와 같이, 먼저 실험에 사용하기 위한 다수의 기판(11)이 준비된다. 상기 기판(11)은 실제로 반도체 소자로 사용되는 기판으로서, Si 기판일 수 있다.As shown in FIG. 1A, a plurality of substrates 11 are first prepared for use in experiments. The substrate 11 is actually a substrate used as a semiconductor device, it may be a Si substrate.

도 1b에 도시한 바와 같이, 각 기판(11) 상에 동일한 두께를 갖는 마스크막(13)을 형성한다. 상기 마스크막(13)의 두께는 1.4㎛일 수 있다. 이러한 마스크막(13)의 두께는 약간 가변될 수 있다. 예컨대, 상기 마스크막(13)의 두께는 1.3㎛~1.4㎛의 범위를 가질 수 있다.As shown in FIG. 1B, a mask film 13 having the same thickness is formed on each substrate 11. The mask layer 13 may have a thickness of 1.4 μm. The thickness of this mask film 13 may vary slightly. For example, the thickness of the mask layer 13 may have a range of 1.3 μm to 1.4 μm.

본 발명에서는 1.4㎛의 두께를 갖는 마스크막(13)이 사용된다.In the present invention, a mask film 13 having a thickness of 1.4 mu m is used.

도1c에 도시한 바와 같이, 동일한 두께를 갖는 마스크막(13)을 포함한 각 기판(11)을 대상으로 동일한 공정 조건을 가지고 이온 주입을 수행한다. As shown in Fig. 1C, ion implantation is performed with the same process conditions on each substrate 11 including the mask film 13 having the same thickness.

그 공정 조건은 표1과 같다.The process conditions are shown in Table 1.

마스크막 두께Mask film thickness 타입type 이온ion 에너지[KeV]Energy [KeV] 도즈[ion/cm2]Dose [ion / cm2] 1.4㎛   1.4 μm NMOS  NMOS 11B+11B + 200200 5.00E+13   5.00E + 13 11B+11B + 260260 11B+11B + 280280 PMOS  PMOS 31P+31P + 400400 31P+31P + 500500 31P+31P + 600600

표1에 나타낸 바와 같이, NMOS의 경우 11B+의 이온, 5E13의 도즈가 사용되고, 200KeV, 260KeV, 300KeV로 에너지로 가변하였다. PMOS의 경우, 31P+의 이온, 5E13의 도즈가 사용되고, 400KeV, 500KeV, 600KeV로 가변되었다.As shown in Table 1, in the case of NMOS, an ion of 11B + and a dose of 5E13 were used, and the energy was varied to 200 KeV, 260 KeV, and 300 KeV. In the case of PMOS, 31 P + ion and 5E13 dose were used and varied to 400 KeV, 500 KeV, and 600 KeV.

이러한 공정 조건을 갖고 각 기판(11)을 대상으로 이온 주입을 수행한다. 따라서 위의 공정 조건으로 각각 이온 주입을 하기 위해 NMOS에 대해 3개의 마스크막을 갖는 기판과 PMOS에 대해 3개의 마스크막을 갖는 기판이 요구되어진다. With such process conditions, ion implantation is performed on each substrate 11. Therefore, substrates having three mask films for NMOS and three mask films for PMOS are required for ion implantation under the above process conditions.

도 1d 도시한 바와 같이, 상기 마스크막(13)이 제거된 기판(11)을 대상으로 주입된 이온의 변화량을 분석하여 최적의 이온 주입용 마스크막을 선정한다. As shown in FIG. 1D, an optimal ion implantation mask film is selected by analyzing the amount of change of implanted ions on the substrate 11 from which the mask film 13 is removed.

SIMS 분석 장비(15)를 이용하여 분석한 결과, NMOS에 대해 도 2a 내지 도 2c에 도시되었고, PMOS에 대해 도 3a 내지 도 3c에 도시되었다.As a result of analysis using the SIMS analysis equipment 15, it is shown in Figs. 2A to 2C for the NMOS and in Figs. 3A to 3C for the PMOS.

도 2a 내지 도 2c에 도시한 바와 같이, NMOS의 경우 200KeV, 260KeV, 300KeV인 에너지로 이온 주입을 하더라도 기판(11) 내부로 어떠한 이온(11B+)도 주입되지 않고 있음을 보여준다. 하지만, 300KeV의 에너지의 경우, 이온(11B+)이 마스크막(13)의 최저 깊이(대략 1㎛)에 집중되고 있음을 보여준다. 이는 일부 이온이 마스크막(13)을 통과하여 기판 내부로 주입될 가능성을 암시할 수 있다. As shown in FIGS. 2A to 2C, even in the case of NMOS implantation with energy of 200 KeV, 260 KeV, and 300 KeV, no ions 11B + are injected into the substrate 11. However, for an energy of 300 KeV, it is shown that the ions 11B + are concentrated at the minimum depth of the mask film 13 (about 1 mu m). This may imply the possibility that some ions are injected into the substrate through the mask film 13.

따라서 NMOS에 대해 마스크막(13)의 두께가 1.4㎛인 경우 대략 200KeV~280KeV의 범위의 에너지에 대해 최적의 이온 주입용 마스크막으로 선정될 수 있다.Accordingly, when the thickness of the mask layer 13 is 1.4 μm with respect to the NMOS, an optimal ion implantation mask layer may be selected for an energy in the range of approximately 200 KeV to 280 KeV.

도 3a 및 도 3b에 도시한 바와 같이, PMOS의 경우 400KeV, 500KeV, 600KeV인 에너지로 이온 주입을 하더라도 기판(11) 내부로 어떠한 이온(31P+)도 주입되지 않고 있음을 보여준다. 하지만, 도 3c에 도시한 바와 같이, 800KeV의 에너지로 이온 주입을 하는 경우, 기판(11)의 표면 근처에 많은 이온(31P+)이 집중되고 있음을 보여준다. 이는 상당량의 이온(31P+)이 기판(11) 내부로 주입됨을 의미하는 것으로서, 상당량의 이온(31P+)이 마스크막을 통과하여 기판 내부로 주입됨에 따라 마스크 불량을 야기하여 결국 반도체 소자의 불량으로 이어지게 된다.As shown in FIGS. 3A and 3B, even in the case of the PMOS ion implantation with energy of 400 KeV, 500 KeV, and 600 KeV, no ions 31P + are injected into the substrate 11. However, as shown in FIG. 3C, when ion implantation is performed at an energy of 800 KeV, it shows that a lot of ions 31P + are concentrated near the surface of the substrate 11. This means that a large amount of ions 31P + is injected into the substrate 11, and as a large amount of ions 31P + is injected into the substrate through the mask film, a mask failure occurs and eventually leads to a defect of the semiconductor device.

따라서 PMOS에 대해 마스크막(13)의 두께가 1.4㎛인 경우 대략 400KeV~600KeV의 범위의 에너지에 대해 최적의 이온 주입용 마스크막으로 선정될 수 있다.Therefore, when the thickness of the mask film 13 is 1.4 µm with respect to the PMOS, the mask film 13 may be selected as an optimal ion implantation mask film for energy in the range of approximately 400 KeV to 600 KeV.

결국, 최적의 이온 주입용 마스크막은, 1.4㎛의 두께를 갖는 마스크막(13)의 경우, NMOS의 경우 대략 200KeV~280KeV의 범위의 에너지에 대해 그리고 PMOS의 경우 대략 400KeV~600KeV의 범위의 에너지에 대해 선정될 수 있다. 이러한 경우, 상기 마스크막(13)의 두께는 1.3㎛로 조금 더 줄어들어도 최적의 이온 주입용 마스크막으로 선정될 수 있다. As a result, the optimal ion implantation mask film has an energy in the range of about 200 KeV to 280 KeV for NMOS and about 400 KeV to 600 KeV for PMOS for the mask film 13 having a thickness of 1.4 μm. Can be selected. In this case, the mask film 13 may be selected as an optimal ion implantation mask film even though the thickness is slightly reduced to 1.3 μm.

도 4a 내지 도 4e는 도 1a 내지 도 1d에서 선정된 최적의 마스크막을 이용하여 반도체 소자를 제조하는 공정을 도시한 것이다.4A to 4E illustrate a process of manufacturing a semiconductor device using an optimal mask film selected in FIGS. 1A to 1D.

도4a에 도시한 바와 같이, 이온 주입을 위한 반도체 기판(21)이 준비된다. 상기 반도체 기판(21)은 이온 주입 전에 필요한 공정, 예컨대 필드 산화막 공정, 게이트 형성 공정 등이 수행될 수 있다.As shown in Fig. 4A, a semiconductor substrate 21 for ion implantation is prepared. The semiconductor substrate 21 may be processed before ion implantation, such as a field oxide film process and a gate formation process.

도 4b에 도시한 바와 같이, 상기 반도체 기판(21) 상에 마스크막(23)을 형성한다. 상기 마스크막(23)은 포토레지스트 물질을 갖는 감광성막으로서, 스핀 코딩 방식으로 형성될 수 있다. 상기 마스크막(23)은 광에 의해 경화되거나 경화되지 않을 수 있다. 광에 경화되는 마스크막을 포지티브 마스크막이라고 하고 광에 경화되지 않는 마스크막을 네거티브 마스크막이라 한다.As shown in FIG. 4B, a mask film 23 is formed on the semiconductor substrate 21. The mask layer 23 is a photosensitive layer having a photoresist material and may be formed by spin coding. The mask layer 23 may or may not be cured by light. The mask film which is hardened by light is called a positive mask film, and the mask film which is not hardened by light is called a negative mask film.

상기 마스크막(23)은 도 1a 내지 도 1d에 도시된 바와 같이 SIMS 분석을 통해 선정된 최적의 이온 주입용 마스크막으로서, 그 두께는 1.3㎛~1.4㎛의 범위를 가질 수 있다. The mask layer 23 is an optimal ion implantation mask layer selected through SIMS analysis as illustrated in FIGS. 1A to 1D, and may have a thickness in a range of 1.3 μm to 1.4 μm.

도 4c에 도시한 바와 같이, 상기 마스크막(23)을 대상으로 노광 공정을 수행하여 패턴을 갖는 마스크막(25)을 형성한다. 상기 노광 공정은 MUV 노광 소스를 이용하여 수행될 수 있다. As shown in FIG. 4C, an exposure process is performed on the mask film 23 to form a mask film 25 having a pattern. The exposure process can be performed using an MUV exposure source.

본 발명은 90nm급 반도체 소자를 제조하는 것으로서, 최적의 이온 주입용 마스크막으로 선정된 상기 마스크막(25)을 사용하는 경우, 고가의 비용이 드는 DUV 노광 소스를 사용하지 않고 MUV 노광 소스를 사용하더라도 고 정밀한 패턴을 형성할 수 있다. 이는 MUV 노광 소스를 사용하는 경우, 마스크막의 두께가 1.5㎛ 이상인데 반해 본 발명의 마스크막(25)은 1.3㎛~1.4㎛의 범위를 가지게 됨에 따라, 기존의 마스크막보다 더 두께가 얇아짐에 따라 DUV 노광 소스를 사용하지 않고 130nm급 반도체 제조시에 사용되는 MUV 노광 소스를 사용하더라도 충분히 고 정밀하고 붕괴되지 않는 마스크 패턴을 형성할 수 있다. The present invention is to manufacture a 90nm class semiconductor device, when using the mask film 25 selected as the optimal ion implantation mask film, using an MUV exposure source without using a costly DUV exposure source Even high precision patterns can be formed. This is because when the MUV exposure source is used, the thickness of the mask film is 1.5 μm or more, whereas the mask film 25 of the present invention has a range of 1.3 μm to 1.4 μm, and thus becomes thinner than the conventional mask film. Therefore, even if the MUV exposure source used in the manufacturing of 130nm class semiconductors without using the DUV exposure source is used, it is possible to form a mask pattern sufficiently high and accurate.

도 4d에 도시한 바와 같이, 패턴을 갖는 마스크막(25)을 대상으로 소정의 이온 주입 공정 조건을 이용하여 이온 주입 공정을 수행한다. As shown in FIG. 4D, the ion implantation process is performed on the mask film 25 having the pattern using predetermined ion implantation process conditions.

이온 주입 공정 조건은 NMOS와 PMOS에 따라 상이해진다. 즉, NMOS(예컨대, 11B+)의 경우, 대략 200KeV~280KeV의 범위의 에너지와 5E13의 도즈로 이온 주입이 이루어지고, PMOS(예컨대, 31P+)의 경우, 대략 400KeV~600KeV의 범위의 에너지와 5E13의 도즈로 이온 주입이 이루어진다. The ion implantation process conditions differ depending on the NMOS and PMOS. That is, in the case of NMOS (eg, 11B +), ion implantation is performed with energy in the range of approximately 200 KeV ~ 280KeV and the dose of 5E13, and in the case of PMOS (eg 31P +), energy in the range of approximately 400KeV ~ 600KeV and 5E13 Ion implantation is done with the dose.

이에 따라, 상기 마스크막(25)의 패턴이 없는 부분을 통해 이온이 기판 내부로 주입되어 소정의 불순물 영역(27)을 형성한다. As a result, ions are implanted into the substrate through the portion of the mask layer 25 having no pattern to form a predetermined impurity region 27.

이와 같이, NMOS 또는 PMOS에 대해 설정된 에너지 범위로 이온 주입을 하더라도, 어떠한 이온도 상기 마스크막(25)을 통과하지 못하게 되므로, 상기 이온 주입을 원하지 않는 상기 마스크막(25) 하부의 기판(21)에는 어떠한 이온도 주입되지 않게 되므로, 반도체 소자의 수율 및 품질을 향상시킬 수 있다.As described above, even if ion implantation is performed in the energy range set for the NMOS or PMOS, no ions pass through the mask layer 25, and thus, the substrate 21 under the mask layer 25 that does not want the ion implantation. Since no ions are implanted into the wafer, the yield and quality of the semiconductor device can be improved.

도 4e에 도시한 바와 같이, 상기 마스크막(25)을 스트립하여 제거하여, 소정의 반도체 소자를 제조하게 된다. As shown in FIG. 4E, the mask film 25 is stripped and removed to manufacture a semiconductor device.

필요한 경우, 상기 반도체 소자에는 추가적인 공정이 더 요구되어질 수 있다. If necessary, additional processing may be required for the semiconductor device.

본 발명은 마스크막을 이용하여 이온 주입을 하는 어떠한 반도체 공정에도 적용이 가능할 것이다. 이러한 경우, 상기 마스크막은 미리 실험을 통해 최적화된 마스크막일 수 있다. The present invention may be applied to any semiconductor process in which ion implantation is performed using a mask film. In this case, the mask layer may be a mask layer optimized through experiments.

이상에서 살펴본 바와 같이, 본 발명에 의하면, 마스크 두께를 줄임으로써, 고정밀 패턴을 얻을 수 있어 고 선폭 반도체 소자를 제조할 수 있다.As described above, according to the present invention, by reducing the mask thickness, a high precision pattern can be obtained, and a high line width semiconductor device can be manufactured.

본 발명에 의하면, 마스크 두께를 줄임에 따라 고 선폭 반도체 소자 제조시에 고가의 DUV 노광 소스 대신에 DUV 노광 소스를 사용함으로써, 제조 원가를 획기적으로 줄일 수 있다.According to the present invention, manufacturing cost can be drastically reduced by using a DUV exposure source instead of an expensive DUV exposure source in manufacturing a high-width semiconductor device by reducing the mask thickness.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발 명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (8)

다수의 기판 각각에 소정의 두께를 갖는 마스크막을 형성하는 단계;Forming a mask film having a predetermined thickness on each of the plurality of substrates; 상기 각 마스크막을 대상으로 PMOS용 이온 주입 공정 조건과 NMOS용 이온 주입 공정을 이용하여 이온 주입을 수행하는 단계; Performing ion implantation on each of the mask layers using PMOS ion implantation process conditions and NMOS ion implantation process; 상기 각 기판에 형성된 마스크막을 제거하는 단계; 및Removing mask layers formed on the substrates; And SIMS 분석 장비를 이용하여 상기 기판에 주입된 이온의 도즈량을 분석하여 상기 기판에 이온이 주입되지 않는 최적의 PMOS용 이온 주입용 마스크막과 최적의 NMOS용 이온 주입용 마스크막을 선정하는 단계를 포함하고, Analyzing the dose of ions implanted into the substrate using a SIMS analysis device to select an optimal PMOS ion implantation mask film and an optimal NMOS ion implantation mask film that are not implanted with ions on the substrate; and, 상기 두께는 1.3㎛~1.4㎛의 범위를 갖는 것을 특징으로 하는 반도체 소자를 제조하기 위한 이온 주입용 마스크막 선정 방법.The said thickness has a range of 1.3 micrometers-1.4 micrometers, The ion implantation mask film selection method for manufacturing a semiconductor element characterized by the above-mentioned. 제1항에 있어서, 상기 PMOS용 이온 주입 공정 조건은 200KeV~280KeV의 범위를 갖는 에너지와 5E13의 도즈를 포함하는 것을 특징으로 하는 반도체 소자를 제조하기 위한 이온 주입용 마스크막 선정 방법.The method of claim 1, wherein the ion implantation process conditions for the PMOS include energy having a range of 200 KeV to 280 KeV and a dose of 5E13. 제1항에 있어서, 상기 NMOS용 이온 주입 공정 조건은 400KeV~600KeV의 범위를 갖는 에너지와 5E13의 도즈를 포함하는 것을 특징으로 하는 반도체 소자를 제조하기 위한 이온 주입용 마스크막 선정 방법.The method of claim 1, wherein the ion implantation process conditions for NMOS include energy having a range of 400 KeV to 600 KeV and a dose of 5E13. 기판에 소정의 두께를 갖는 이온 주입용 마스크막을 형성하는 단계;Forming an ion implantation mask film having a predetermined thickness on the substrate; 상기 이온 주입용 마스크막을 MUV 노광 소스를 이용하여 패터닝하는 단계; 및Patterning the ion implantation mask film using an MUV exposure source; And 상기 패턴된 이온 주입용 마스크막을 대상으로 이온 주입을 수행하는 단계를 포함하고,Performing ion implantation on the patterned ion implantation mask film, 상기 두께는 1.3㎛~1.4㎛의 범위를 갖는 것을 특징으로 하는 반도체 소자 제조 방법.The said thickness has the range of 1.3 micrometers-1.4 micrometers, The semiconductor element manufacturing method characterized by the above-mentioned. 제4항에 있어서, 상기 이온 주입용 마스크막은 감광성막인 것을 특징으로 하는 반도체 소자 제조 방법.The method of claim 4, wherein the ion implantation mask film is a photosensitive film. 제4항에 있어서, 상기 이온 주입 공정 조건은 NMOS의 경우 200KeV~280KeV의 범위를 갖는 에너지와 5E13의 도즈를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.The method of claim 4, wherein the ion implantation process conditions include energy having a range of 200 KeV to 280 KeV and a dose of 5E13 in the case of an NMOS. 제4항에 있어서, 상기 이온 주입 공정 조건은 PMOS의 경우 400KeV~600KeV의 범위를 갖는 에너지와 5E13의 도즈를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.The method of claim 4, wherein the ion implantation process conditions include energy having a range of 400 KeV to 600 KeV and a dose of 5E13 in the case of PMOS. 삭제delete
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