KR100508661B1 - Method for forming a semiconductor device - Google Patents
Method for forming a semiconductor device Download PDFInfo
- Publication number
- KR100508661B1 KR100508661B1 KR10-2002-0035510A KR20020035510A KR100508661B1 KR 100508661 B1 KR100508661 B1 KR 100508661B1 KR 20020035510 A KR20020035510 A KR 20020035510A KR 100508661 B1 KR100508661 B1 KR 100508661B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor substrate
- oxygen
- carbon
- oxide film
- photoresist
- Prior art date
Links
Classifications
-
- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
- A61B17/00—Surgical instruments, devices or methods, e.g. tourniquets
- A61B17/32—Surgical cutting instruments
- A61B17/3209—Incision instruments
- A61B17/32093—Incision instruments for skin incisions
-
- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
- A61B17/00—Surgical instruments, devices or methods, e.g. tourniquets
- A61B2017/00535—Surgical instruments, devices or methods, e.g. tourniquets pneumatically or hydraulically operated
- A61B2017/00561—Surgical instruments, devices or methods, e.g. tourniquets pneumatically or hydraulically operated creating a vacuum
-
- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
- A61B17/00—Surgical instruments, devices or methods, e.g. tourniquets
- A61B2017/00743—Type of operation; Specification of treatment sites
- A61B2017/00747—Dermatology
- A61B2017/00761—Removing layer of skin tissue, e.g. wrinkles, scars or cancerous tissue
-
- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
- A61B17/00—Surgical instruments, devices or methods, e.g. tourniquets
- A61B17/32—Surgical cutting instruments
- A61B2017/320004—Surgical cutting instruments abrasive
-
- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
- A61B2217/00—General characteristics of surgical instruments
- A61B2217/002—Auxiliary appliance
- A61B2217/005—Auxiliary appliance with suction drainage system
Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소자활성 영역과 소자격리 영역이 구분된 반도체 기판에 후속 공정의 이온주입으로부터 표면을 보호하기 위하여 희생 산화막을 증착하는 단계와, 반도체 기판의 전면에 포토레지스트를 도포한 후 포토레지스트를 패터닝하여 웰 영역을 정의하는 단계와, 패터닝된 포토레지스트를 마스크로 이용하여 노출된 반도체 기판의 웰 영역에 불순물 이온을 주입하여 반도체 기판의 표면내에 이온 매몰층을 형성하는 단계와, RTP 어닐링 공정을 질소와 산소의 혼합 분위기에서 수행하여 산소와 반도체 기판 표면의 탄소가 결합되도록 하면서 이온 매몰층에 주입된 불순물 이온을 활성화시켜 웰 영역을 형성하는 단계와, 웰 영역이 형성된 반도체 기판을 포스트 클리닝 공정을 수행하여 희생 산화막을 제거하는 단계를 포함하며, 공정 전후의 희생 산화막 두께 및 특성 변화를 방지함으로써 탄소의 오염이 있는 곳에 원형 및 타원형 모양의 실리콘 유실에 의한 결함 발생을 제거하여 수율이 향상되는 이점이 있다.The present invention relates to a method for manufacturing a semiconductor device, comprising depositing a sacrificial oxide film on a semiconductor substrate having a device active region and a device isolation region to protect the surface from ion implantation in a subsequent process, and a photo on the front surface of the semiconductor substrate. After applying the resist, patterning the photoresist to define a well region, and implanting impurity ions into the well region of the exposed semiconductor substrate using the patterned photoresist as a mask to form an ion buried layer in the surface of the semiconductor substrate And an RTP annealing process in a mixed atmosphere of nitrogen and oxygen to activate the impurity ions implanted in the ion buried layer while the oxygen and carbon on the surface of the semiconductor substrate are bonded to form a well region. Performing a post-cleaning process on the formed semiconductor substrate to remove the sacrificial oxide film. It includes a system, and there is an advantage that by preventing the sacrificial oxide film thickness and the characteristic change before and after the process yield is improved by removing the circular and elliptical shape defects occur due to the loss of silicon where there is contamination of the carbon.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 이온주입 이후에 수행되는 질소 분위기의 어닐링 공정에서 산소를 기판 표면의 탄소와 결합시켜 공정 전후의 희생 산화막 두께 및 특성 변화를 방지하여 탄소 오염이 있는 곳에서 발생할 수 있는 실리콘 유실 결함을 방지하도록 한 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, in the nitrogen annealing process performed after ion implantation, oxygen is combined with carbon on the surface of the substrate to prevent changes in sacrificial oxide film thickness and properties before and after the carbon The present invention relates to a method for manufacturing a semiconductor device to prevent silicon loss defects that may occur in places where contamination is present.
주지와 같이, 웰(Well), BVDSS(Breakdown Voltage at Drain/Source to Substrate), 멀티 문턱전압(VT)을 위한 이온주입(Implant)을 필요로 하는 반도체 소자에 있어서는 여러 번의 포토레지스트(P/R) 제거 공정 및 세정 공정을 필요로 하며, 이에 따라 희생 산화막의 두께가 얇아지게 된다.As is well known, in semiconductor devices that require wells, breakdown voltage at drain / source to substrate (BVDSS), and implantation for multi-threshold voltage (VT), several photoresists (P / R) ) A removal process and a cleaning process are required, and thus the thickness of the sacrificial oxide film is reduced.
아울러, 기판 표면은 포토레지스트 및 라인의 상황에 따라 탄소에 오염이 되며, 후속 공정에서 RTP(Rapid Thermal Processing)를 이용하여 N2 분위기에서 어닐링(Annealing)을 실시할 경우에는 탄소의 오염이 있는 곳에 원형 및 타원형 모양의 실리콘 유실에 의한 결함이 발생될 우려가 있다.In addition, the surface of the substrate is contaminated with carbon depending on the conditions of photoresist and line, and in the subsequent process, when annealing in N2 atmosphere using RTP (Rapid Thermal Processing) in a subsequent process, the surface is contaminated with carbon. And defects due to oval silicon loss.
이러한 탄소 오염에 의한 결함은 희생 산화막의 두께가 얇을수록 발생 빈도 및 밀도가 높고, 이러한 결함은 수율 감소를 유발시키는 문제점이 있다.The defects caused by carbon contamination have a higher frequency and density as the thickness of the sacrificial oxide film is thinner, and such defects cause a decrease in yield.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 이온주입 이후에 수행되는 질소 분위기의 어닐링 공정에서 기판 표면의 탄소를 산소와 결합시켜 공정 전후의 희생 산화막 두께 및 특성 변화를 방지하여 탄소에 의한 결함 발생을 제거함으로써 수율이 향상되도록 하는 데 그 목적이 있다.The present invention has been proposed to solve such a conventional problem, by combining carbon on the surface of the substrate with oxygen in the annealing process of nitrogen atmosphere after the ion implantation to prevent the change in the thickness and characteristics of the sacrificial oxide film before and after the process to the carbon The purpose is to improve the yield by eliminating the occurrence of defects.
이와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 소자활성 영역(액티브 영역)과 소자격리 영역(필드 영역)이 구분된 반도체 기판에 후속 공정의 이온주입으로부터 표면을 보호하기 위하여 희생 산화막을 증착하는 단계와, 상기 반도체 기판의 전면에 포토레지스트를 도포한 후 상기 포토레지스트를 패터닝하여 웰(well) 영역을 정의하는 단계와, 상기 패터닝된 포토레지스트를 마스크로 이용하여 노출된 상기 반도체 기판의 웰 영역에 불순물 이온을 주입하여 상기 반도체 기판의 표면내에 이온 매몰층을 형성하는 단계와, RTP 어닐링 공정을 질소에 대한 산소의 농도가 10 내지 500PPM인 혼합 분위기에서 수행하여 상기 산소와 상기 반도체 기판 표면의 탄소가 결합되도록 하면서 상기 이온 매몰층에 주입된 불순물 이온을 활성화시켜 웰 영역을 형성하는 단계와, 상기 웰 영역이 형성된 상기 반도체 기판을 포스트 클리닝 공정을 수행하여 상기 희생 산화막을 제거하는 단계를 포함한다.The method for manufacturing a semiconductor device according to the present invention for achieving the above object is to protect the surface from ion implantation of a subsequent process on a semiconductor substrate in which device active regions (active regions) and device isolation regions (field regions) are divided. Depositing a sacrificial oxide layer, applying a photoresist to the entire surface of the semiconductor substrate, patterning the photoresist to define a well region, and exposing the exposed photoresist using the patterned photoresist as a mask. Implanting impurity ions into the well region of the semiconductor substrate to form an ion buried layer in the surface of the semiconductor substrate; and performing the RTP annealing process in a mixed atmosphere having a concentration of oxygen to nitrogen of 10 to 500 PPM. Activates impurity ions implanted in the ion buried layer while allowing carbon on the surface of the semiconductor substrate to bond Forming on the well region, the semiconductor substrate said well region is formed by performing a post-cleaning step and a step of removing the sacrificial oxide film.
본 발명의 실시예로는 다수개가 존재할 수 있으며, 이하에서는 첨부한 도면을 참조하여 바람직한 실시예에 대하여 상세히 설명하기로 한다. 이 실시예를 통해 본 발명의 목적, 특징 및 이점들을 보다 잘 이해할 수 있게 된다.There may be a plurality of embodiments of the present invention. Hereinafter, preferred embodiments will be described in detail with reference to the accompanying drawings. This embodiment allows for a better understanding of the objects, features and advantages of the present invention.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자 단면도로서, PMOS 소자를 제조하기 위해 n형 불순물 이온을 주입하여 N웰을 형성하는 과정을 나타내었다.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention, and show a process of forming an N well by implanting n-type impurity ions to manufacture a PMOS device.
도 1a를 참조하면, 실리콘으로 이루어진 반도체 기판(101)의 소자활성 영역(액티브 영역)과 소자격리 영역(필드 영역)을 정의하기 위하여 기판의 소정 부위를 포토리소그래피(photolithography)로 제거하여 소자격리막이 형성될 부위인 트랜치를 형성한다. 이때 트랜치는 기판(101)을 반응성이온식각(Reactive Ion Etching)이나 플라즈마 식각 등으로 이방성 식각하여 형성하며, 트렌치에 산화막 등의 절연물질을 매립하여 소자격리막인 필드 산화막(102)을 형성한다.Referring to FIG. 1A, in order to define a device active region (active region) and a device isolation region (field region) of a semiconductor substrate 101 made of silicon, a portion of a substrate is removed by photolithography to form a device isolation layer. Form the trench, which is the site to be formed. In this case, the trench is formed by anisotropically etching the substrate 101 by reactive ion etching, plasma etching, or the like, and fills an insulating material such as an oxide film in the trench to form a field oxide film 102 as an isolation layer.
그리고, 필드 산화막(102)이 형성된 기판(101)을 화학기계적 연마(CMP)법으로 기판(101)의 표면이 충분히 노출되는 시점까지 연마하여 평탄화시키며, CMP 공정 이후의 파티클(particle)과 오염(contamination)을 제거하기 위하여 포스트 클리닝 공정을 수행한다.Then, the substrate 101 on which the field oxide film 102 is formed is polished and planarized by a chemical mechanical polishing (CMP) method to a point where the surface of the substrate 101 is sufficiently exposed, and particles and contamination after the CMP process ( Post cleaning process is performed to remove contamination.
도 1b를 참조하면, 소자활성 영역에 남아 있는 자연 산화막(도시 생략)을 제거 및 세정하며, 후속 공정에 의한 이온주입으로부터 기판(101)의 표면을 보호하기 위하여 희생 산화막(103)을 증착한다.Referring to FIG. 1B, a sacrificial oxide film 103 is deposited to remove and clean a natural oxide film (not shown) remaining in the device active region and to protect the surface of the substrate 101 from ion implantation by a subsequent process.
도 1c를 참조하면, 필드 절연막(102)을 포함한 반도체 기판(101)의 전면에 포토레지스트(104)를 도포한 후 노광 및 현상공정으로 포토레지스트(104)를 패터닝하여 N-웰(N-well) 영역을 정의한다.Referring to FIG. 1C, after the photoresist 104 is coated on the entire surface of the semiconductor substrate 101 including the field insulating layer 102, the photoresist 104 is patterned by an exposure and development process to form an N-well. ) Define the area.
도 1d를 참조하면, 패터닝된 포토레지스트(104)를 마스크로 이용하여 노출된 반도체 기판(101)의 N-웰 영역에 n형 불순물 이온을 주입하여 반도체 기판(101)의 표면내에 이온 매몰층을 형성한다.Referring to FIG. 1D, an n-type impurity ion is implanted into an N-well region of an exposed semiconductor substrate 101 using the patterned photoresist 104 as a mask to form an ion buried layer in the surface of the semiconductor substrate 101. Form.
도 1e를 참조하면, 희생 산화막(103)의 유실을 억제하면서 포스트 클리닝 공정을 수행하여 포토레지스트(104)를 제거한 후에 어닐링(Annealing) 등의 열공정을 수행하여 이온 매몰층에 주입된 n형 불순물 이온을 활성화시켜 PMOS 소자가 형성될 N웰 영역(105)을 형성한다.Referring to FIG. 1E, an n-type impurity implanted into an ion buried layer by performing a thermal process such as annealing after removing the photoresist 104 by performing a post-cleaning process while suppressing the loss of the sacrificial oxide film 103. The ions are activated to form an N well region 105 in which a PMOS device is to be formed.
이때, 열처리공정은 RTP(Rapid Thermal Processing)를 이용하여 질소(N2) 분위기에서 실시하는데 산소(O2)를 기판 표면의 탄소와 결합시켜 공정 전후의 희생 산화막 두께 및 특성 변화를 방지하여 탄소 오염이 있는 곳에서 발생할 수 있는 실리콘 유실 결함을 방지한다.At this time, the heat treatment process is performed in a nitrogen (N2) atmosphere by using rapid thermal processing (RTP), which combines oxygen (O2) with carbon on the surface of the substrate to prevent changes in the thickness and characteristics of the sacrificial oxide film before and after the process. Prevents silicon loss defects that can occur anywhere
일 실시예로서, 로드락(Load-lock) 챔버를 이용하는 경우에는 로드락을 사용하지 않고 잔존하는 공기 중의 산소를 공정 진행 중에 기판 표면의 탄소와 결합시켜 결함 발생을 제거한다. 여기서 RTP 어닐링 분위기는 질소에 대한 산소의 농도가 10PPM 이상인 공정 조건을 만족한 상태이며, 바람직하기로는 산소의 농도가 10 내지 500PPM인 공정 조건을 만족한 상태이다.In one embodiment, in the case of using a load-lock chamber, oxygen in remaining air is combined with carbon on the surface of the substrate during the process to eliminate defects without using the load lock. The RTP annealing atmosphere is a state in which the concentration of oxygen to nitrogen is 10 PPM or more, and preferably a state in which the concentration of oxygen is 10 to 500 PPM is satisfied.
다른 실시예로서, 낱장 공정 진행 전후 또는 1100℃ 미만의 낮은 온도에서 RTP 어닐링 분위기가 질소에 대한 산소의 농도가 10PPM 이상이 되도록 미량 산소를 공급하여 기판 표면의 탄소와 결합시켜 결함 발생을 제거한다. 바람직하기로는 질소에 대한 산소의 농도가 10 내지 500PPM인 공정 조건을 만족한 상태이다.In another embodiment, the RTP annealing atmosphere is supplied with a small amount of oxygen such that the concentration of oxygen to nitrogen is 10 PPM or more, before or after the sheeting process or at a temperature lower than 1100 ° C., to be combined with carbon on the surface of the substrate to eliminate defects. Preferably, the concentration of oxygen to nitrogen is in a state satisfying a process condition of 10 to 500 PPM.
이러한 경우에 RTP 어닐링 분위기가 N2에 대하여 O2의 농도가 10PPM 이상의 경우 어닐링 후에 탄소에 의한 결함의 발생을 제거하여 수율의 향상을 가져온다.In this case, when the concentration of O2 is 10 PPM or more with respect to N2 in the RTP annealing atmosphere, the occurrence of defects due to carbon is eliminated after annealing, thereby improving the yield.
이후에도, BVDSS 및 P 채널 문턱전압(P Channel VT) 조절을 위하여 포토레지스트 증착 및 패터닝, 이온주입, 포토레지스트 패턴 제거, 어닐링 공정을 상기의 웰 형성 과정과 동일한 순서에 입각하여 반복 수행한다(도 1c 내지 도 1e).Afterwards, the photoresist deposition and patterning, the ion implantation, the photoresist pattern removal, and the annealing process are repeatedly performed in the same order as the well formation process for controlling BVDSS and P channel VT (FIG. 1C). To 1e).
도 1f를 참조하면, 포스트 클리닝 공정을 수행하여 희생 산화막(103)을 제거한다.Referring to FIG. 1F, the sacrificial oxide film 103 is removed by performing a post cleaning process.
한편, NMOS 소자의 제조시에는 상기의 PMOS 소자의 제조 공정과 동일한 공정을 통하여 반도체 기판에 p형 불순물 이온을 주입하여 P웰을 형성한 후 BVDSS 및 N 채널 문턱전압(N Channel VT) 조절을 위하여 포토레지스트 증착 및 패터닝, 이온주입, 포토레지스트 패턴 제거, 어닐링 공정을 반복 수행한다.In the manufacture of NMOS devices, p-type impurity ions are implanted into a semiconductor substrate through the same process as the PMOS device fabrication process to form P wells, and then to control BVDSS and N channel VT. Photoresist deposition and patterning, ion implantation, photoresist pattern removal and annealing processes are repeated.
상기에서는 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.In the above description, but limited to one embodiment of the present invention, it is obvious that the technology of the present invention can be easily modified by those skilled in the art. Such modified embodiments should be included in the technical spirit described in the claims of the present invention.
전술한 바와 같이 본 발명은 이온주입 이후에 수행되는 질소 분위기의 어닐링 공정에서 기판 표면의 탄소를 산소와 결합시켜 공정 전후의 희생 산화막 두께 및 특성 변화를 방지함으로써, 탄소의 오염이 있는 곳에 원형 및 타원형 모양의 실리콘 유실에 의한 결함 발생을 제거하여 수율이 향상되는 효과가 있다.As described above, in the nitrogen annealing process performed after the ion implantation, the present invention combines carbon on the surface of the substrate with oxygen to prevent changes in sacrificial oxide film thickness and properties before and after the process, and thus, circular and elliptical areas where carbon is contaminated. There is an effect that the yield is improved by eliminating the occurrence of defects due to the loss of silicon in the shape.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자 단면도.1A to 1F are device cross-sectional views for explaining a method for manufacturing a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101 : 반도체 기판 102 : 필드 산화막101 semiconductor substrate 102 field oxide film
103 : 희생 산화막 104 : 포토레지스트103: sacrificial oxide film 104: photoresist
105 : N웰 영역105: N well area
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0035510A KR100508661B1 (en) | 2002-06-25 | 2002-06-25 | Method for forming a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0035510A KR100508661B1 (en) | 2002-06-25 | 2002-06-25 | Method for forming a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040003091A KR20040003091A (en) | 2004-01-13 |
| KR100508661B1 true KR100508661B1 (en) | 2005-08-17 |
Family
ID=37314133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0035510A KR100508661B1 (en) | 2002-06-25 | 2002-06-25 | Method for forming a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100508661B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100852894B1 (en) * | 2007-01-18 | 2008-08-19 | 삼성전자주식회사 | Method of forming an impurity region in semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08339969A (en) * | 1995-06-09 | 1996-12-24 | Matsushita Electron Corp | Manufacture of semiconductor device |
| KR20010005084A (en) * | 1999-06-30 | 2001-01-15 | 김영환 | A method for forming gate dielectric layer using alumina |
| JP2002016013A (en) * | 2000-06-27 | 2002-01-18 | Nissan Motor Co Ltd | Method of manufacturing silicon carbide semiconductor device |
| JP2003027170A (en) * | 2001-07-10 | 2003-01-29 | Kobe Steel Ltd | Aluminum-alloy material with excellent room- temperature aging controllability and low-temperature age hardenability |
-
2002
- 2002-06-25 KR KR10-2002-0035510A patent/KR100508661B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08339969A (en) * | 1995-06-09 | 1996-12-24 | Matsushita Electron Corp | Manufacture of semiconductor device |
| KR20010005084A (en) * | 1999-06-30 | 2001-01-15 | 김영환 | A method for forming gate dielectric layer using alumina |
| JP2002016013A (en) * | 2000-06-27 | 2002-01-18 | Nissan Motor Co Ltd | Method of manufacturing silicon carbide semiconductor device |
| JP2003027170A (en) * | 2001-07-10 | 2003-01-29 | Kobe Steel Ltd | Aluminum-alloy material with excellent room- temperature aging controllability and low-temperature age hardenability |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040003091A (en) | 2004-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100529202B1 (en) | Dual metal gate cmos devices and method for making the same | |
| JP4751004B2 (en) | Device or device layer manufacturing method having regions with different thicknesses | |
| US4509991A (en) | Single mask process for fabricating CMOS structure | |
| JP2001326352A (en) | Method for forming thin gate oxide having reliability improved by formation of nitride on upper surface of gate oxide to form barrier of nitrogen atom on upper surface of gate oxide and resulting product | |
| US9136157B1 (en) | Deep N wells in triple well structures | |
| US20060249795A1 (en) | Semiconductor device and fabricating method thereof | |
| US5106768A (en) | Method for the manufacture of CMOS FET by P+ maskless technique | |
| US6509221B1 (en) | Method for forming high performance CMOS devices with elevated sidewall spacers | |
| US5208181A (en) | Locos isolation scheme for small geometry or high voltage circuit | |
| US20080233695A1 (en) | Integration method of inversion oxide (TOXinv) thickness reduction in CMOS flow without added pattern | |
| US20050245015A1 (en) | Method for manufacturing a semiconductor device having a dual-gate structure | |
| KR100508661B1 (en) | Method for forming a semiconductor device | |
| KR100293453B1 (en) | How to Form Dual Gate Oxide | |
| US6110788A (en) | Surface channel MOS transistors, methods for making the same, and semiconductor devices containing the same | |
| KR20090125422A (en) | Method of manufacturing a semiconductor | |
| US20080227265A1 (en) | Methods for Fabricating Semiconductor Devices | |
| KR100386610B1 (en) | Semiconductor device and method for manufacturing the same | |
| US6822291B2 (en) | Optimized gate implants for reducing dopant effects during gate etching | |
| KR100268907B1 (en) | Isolation film of semiconductor device and method for forming the same | |
| KR100341198B1 (en) | Process for modified oxidation of a semiconductor substrate using chlorine plasma | |
| JP2005033165A (en) | Method of forming trench for semiconductor element | |
| KR100790740B1 (en) | Method of forming silicon-germanium junction and method of manufacturing semiconductor device using the method | |
| KR0172530B1 (en) | Method of fabricating cmos transistor | |
| KR100778877B1 (en) | Method for Fabricating of Semiconductor Device | |
| KR100607793B1 (en) | Ion implantion method of poly silicon gate electrode |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080630 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |