KR0172530B1 - Method of fabricating cmos transistor - Google Patents
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Abstract
본 발명은 게이트 전극의 측벽에 형성된 폴리머 스페이서를 이온주입 마스크로 이용하여 기판과 반대되는 타입의 불순물 이온을 이온주입공정에 의해 고농도로 주입시키고, 포토레지스트를 제거할 때 사용되는 O2-플라즈마방식에 의해 폴리머 스페이서를 제거한 후 열처리를 실시하므로써, 주입된 이온들이 활성화되어 소오스 및 드레인 고농도 불순물 이온 영역이 형성된다. 이후, 펀치-쓰루 방지를 위해 기판과 동일한 타입의 불순물 이온을 주입하고, 이어서 기판과 반대되는 타입의 불순물 이온을 저에너지 이온주입공정에 의해 저농도로 주입시킨 후 열처리를 실시하므로써, 주입된 이온들이 활성화되어 펀치-쓰루 방지층과 LDD 저농도 불순물 이온 영역이 형성된다.In the present invention, the polymer spacer formed on the sidewall of the gate electrode is used as an ion implantation mask, and an O 2 -plasma method is used to implant impurity ions of a type opposite to the substrate at a high concentration by an ion implantation process and to remove photoresist. By removing the polymer spacer by heat treatment, the implanted ions are activated to form source and drain high concentration impurity ion regions. Then, the implanted ions are activated by implanting impurity ions of the same type as the substrate to prevent punch-through, and then implanting impurity ions of the opposite type to the substrate at a low concentration by a low energy ion implantation process followed by heat treatment. This forms a punch-through prevention layer and an LDD low concentration impurity ion region.
Description
제1a도 내지 제1l도는 본 발명의 실시예에 의한 CMOS트랜지스터 제조방법을 설명하기 위해 도시한 소자의 단면도.1A to 1L are cross-sectional views of a device for explaining a method of manufacturing a CMOS transistor according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 실리콘 기판 1A : N-웰1: Silicon Substrate 1A: N-Well
1B : P-웰 2 : 필드 산화막1B: P-well 2: field oxide film
3 : 게이트 산화막 4A : 제1게이트 전극3: gate oxide film 4A: first gate electrode
4B : 제2게이트 전극 5 : 산화막4B: second gate electrode 5: oxide film
6 : 제1포토레지스트 패턴 7 : 폴리머층6: first photoresist pattern 7: polymer layer
70 : 제1폴리머 스페이서 700 : 제2폴리머 스페이서70: first polymer spacer 700: second polymer spacer
8A : P+ 소오스 및 드레인 영역 8B : N+ 소오스 및 드레인 영역8A: P + source and drain regions 8B: N + source and drain regions
9 : 제2포토레지스트 패턴 10 : 제3포토레지스트 패턴9: second photoresist pattern 10: third photoresist pattern
11 : 제4포토레지스트 패턴 20A : P-LDD 영역11: fourth photoresist pattern 20A: P-LDD region
20B : N-LDD 영역 30A : N형 펀지-쓰루 방지 영역20B: N-LDD area 30A: N type punch-through area
30B : P형 펀치-쓰루 방지영역30B: P type punch-through prevention area
본 발명은 씨모스(Complementary Metal Oxide Semiconductor;CMOS) 트랜지스터 제조방법에 관한 것으로, 특히 LDD구조의 얕은 접합부를 구현할 수 있는 CMOS트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS transistor manufacturing method, and more particularly, to a CMOS transistor manufacturing method capable of implementing a shallow junction of an LDD structure.
반도체 소자가 고집적화됨에 따라 트랜지스터의 게이트 채널길이는 점점 짧아지게 된다. 게이트 채널길이가 일정길이 이하로 짧아질 경우 쇼트 채널 효과로 인하여 소자의 신뢰성이 저하되기 때문에 채널 길이를 짧게하는데 한계가 있으며, 이를 해결하기 위한 한 방안으로 LDD구조의 얕은 접합부를 형성하는 것이 제안되었다. LDD구조의 얕은 접합부는 게이트 전극의 측벽에 산화물 또는 질화물로 스페이서를 형성하고, 이 스페이서를 이용하여 형성하였다. LDD구조의 얕은 접합부를 형성하는 방법은 크게 2가지로 나눌수 있다. 첫째, 저농도 불순물 주입공정 및 1차 열처리 공정을 실시하여 LDD영역을 형성하고, 게이트 전극의 측벽에 스페이서를 형성한 후, 고농도 불순물 주입공정 및 2차 열처리 공정을 실시하여 소오스 및 드레인 영역을 형성한다. 둘째, 게이트 전극의 측벽에 스페이서를 형성한 후, 고농도 불순물 주입공정 및 1차 열처리 공정을 실시하여 소오스 및 드레인 영역을 형성하고, 스페이서를 제거한 후, 저농도 불순물 주입공정 및 2차 열처리 공정을 실시하여 LDD 영역을 형성한다. 주입된 이온들을 활성화시키기 위하여 2단계에 걸쳐 열처리 공정이 실시되는데, 저농도 불순물 주입공정후의 열처리 공정시간이 고농도 불순물 주입공정후의 열처리 공정시간 보다 짧다. 후자의 방법은 짧은 열처리 공정을 실시하는 저농도 불순물 주입공정을 나중에 하기 때문에 전자의 방법보다 더 짧은 채널길이를 실현할 수 있는 장점이 있다. 그런데, 후자의 방법은 저농도 불순물 주입공정을 실시하기 위하여 스페이서를 제거하여야 하는데, 스페이서 제거공정시 하부 산화물의 잔류 두께를 정밀하게 조절하는 일이 힘들며, 또한 하부 실리콘 기판이 식각 손상을 당할 우려가 높아 소자의 신뢰성을 저하시키는 단점이 있다. 이를 해결하기 위하여 티타늄 나이트라이드(TiN)로 스페이서를 형성하는 기술이 제안된 적이 있지만, 게이트 산화막 및 실리콘 기판에 금속오염을 유발시키는 문제가 있어 사용되지 않고 있다.As semiconductor devices become more integrated, the gate channel length of transistors becomes shorter and shorter. If the gate channel length is shorter than a certain length, there is a limit to shorten the channel length because the reliability of the device is degraded due to the short channel effect. As a way to solve this problem, it is proposed to form a shallow junction of the LDD structure. . The shallow junction of the LDD structure was formed by forming a spacer with an oxide or nitride on the sidewall of the gate electrode and using this spacer. There are two ways to form a shallow junction of an LDD structure. First, a low concentration impurity implantation process and a primary heat treatment process are performed to form an LDD region, a spacer is formed on sidewalls of the gate electrode, and a high concentration impurity implantation process and a second heat treatment process are performed to form source and drain regions. . Second, after forming spacers on the sidewalls of the gate electrode, the source and drain regions are formed by performing a high concentration impurity implantation process and a primary heat treatment process, and after removing the spacers, a low concentration impurity implantation process and a secondary heat treatment process are performed. LDD regions are formed. In order to activate the implanted ions, a heat treatment process is performed in two stages, and the heat treatment process time after the low concentration impurity implantation process is shorter than the heat treatment process time after the high concentration impurity implantation process. The latter method has a merit of realizing a shorter channel length than the former method because a later concentration impurity implantation step which performs a short heat treatment step is performed later. However, the latter method needs to remove the spacers to perform a low concentration impurity implantation process, and it is difficult to precisely control the remaining thickness of the underlying oxide during the spacer removal process, and there is a high possibility that the lower silicon substrate may be etched. There is a disadvantage in reducing the reliability of the device. In order to solve this problem, a technique of forming a spacer with titanium nitride (TiN) has been proposed, but there is a problem of causing metal contamination on the gate oxide film and the silicon substrate, and thus it is not used.
따라서, 본 발명은 고농도 불순물 주입공정후 저농도 불순물 주입 공정을 실시하여 LDD구조를 형성하는 방법을 적용하되, 포토레지스트 제거 공정시 동시에 제거될 수 있는 물질로 스페이서를 형성하므로써, 상기한 문제점을 해결할 수 있는 CMOS트랜지스터 제조방법을 제공함에 그 목적이 있다.Therefore, the present invention applies a method of forming an LDD structure by performing a low concentration impurity implantation process after the high concentration impurity implantation process, but by forming a spacer with a material that can be removed at the same time during the photoresist removal process, the above problems can be solved. It is an object of the present invention to provide a method for manufacturing a CMOS transistor.
이러한 목적을 달성하기 위한 본 발명의 CMOS트랜지스터 제조방법은 N-웰상에 제1게이트 전극이 형성되고, P-웰상에 제2게이트 전극이 형성된 실리콘 기판이 제공되고, 산화공정을 통해 상기 제1 및 제2게이트 전극 각각의 표면에 산화막을 형성하는 단계; 상기 제1게이트 전극을 포함한 상기 N-웰 윗부분이 덮히도록 제1포토레지스트 패턴을 형성하는 단계; 상기 제1포토레지스트 패턴 및 상기 P-웰을 포함한 전체구조상에 폴리머층을 형성하는 단계; 상기 폴리머층 식각공정을 통해 상기 제1포토레지스트 패턴의 측면과 상기 제2게이트 전극의 측면에 제1폴리머 스페이서를 형성하는 단계; 상기 제1포토레지스트 패턴, 상기 제2게이트 전극 및 상기 제1폴리머 스페이서를 이온주입 마스크로하여 N형 불순물 이온을 고농도로 주입하는 단계; 상기 제1포토레지스트 패턴과 상기 제1폴리머 스페이서를 제거한 후, 상기 제2게이트 전극을 포함한 P-웰 윗부분이 덮히도록 제2포토레지스트 패턴을 형성하는 단계; 상기 제2포토레지스트 패턴의 측면과 상기 제1게이트 전극의 측면에 제2폴리머 스페이서를 형성하는 단계; 상기 제2포토레지스트 패턴, 상기 제1게이트 전극 및 상기 제2폴리머 스페이서를 이온주입 마스크로하여 P형 불순물 이온을 고농도로 주입하는 단계; 상기 제2포토레지스트 패턴과 상기 제2폴리머 스페이서를 제거한 후 열처리를 실시하므로, 이로인하여 상기 P-웰에 N+ 소오스 및 드레인 영역이 형성되고, 상기 N-웰에 P+ 소오스 및 드레인 영역이 형성되는 단계; 상기 제1게이트 전극을 포함한 상기 N-웰 윗부분이 덮히도록 제3포토레지스트 패턴을 형성하는 단계; 상기 제3포토레지스트 패턴 및 상기 제2게이트 전극을 이온주입 마스크로하여 P형 불순물 이온을 주입하고, 이어서 저에너지 N형 불순물 이온을 저농도로 주입하는 단계; 상기 제3포토레지스트 패턴을 제거한 후, 상기 제2게이트 전극을 포함한 상기 P-웰 윗부분이 덮히도록 제4포토레지스트 패턴을 형성하는 단계; 상기 제4포토레지스트 패턴 및 상기 제1게이트 전극을 이온주입 마스크로 하여 N형 불순물 이온을 주입하고, 이어서 저에너지 P형 불순물 이온을 저농도로 주입하는 단계; 및 상기 제4포토레지스트 패턴을 제거한 후 열처리를 실시하므로, 이로인하여 상기 N+ 소오스 및 드레인 영역에 연접되는 부분에 N-LDD영역과 P형 펀치-쓰루 방지영역이 형성되고, 상기 P+ 소오스 및 드레인 영역에 연접되는 부분에 P-LDD영역과 N형 펀치-쓰루 방지영역이 형성되는 단계로 이루어지는 것을 특징으로 한다.In order to achieve the above object, a CMOS transistor manufacturing method of the present invention provides a silicon substrate on which a first gate electrode is formed on an N-well, and a second gate electrode is formed on a P-well. Forming an oxide film on a surface of each of the second gate electrodes; Forming a first photoresist pattern to cover an upper portion of the N-well including the first gate electrode; Forming a polymer layer on the entire structure including the first photoresist pattern and the P-well; Forming a first polymer spacer on a side of the first photoresist pattern and a side of the second gate electrode through the polymer layer etching process; Implanting N-type impurity ions at a high concentration using the first photoresist pattern, the second gate electrode, and the first polymer spacer as an ion implantation mask; Removing the first photoresist pattern and the first polymer spacer, and forming a second photoresist pattern to cover an upper portion of the P-well including the second gate electrode; Forming a second polymer spacer on a side of the second photoresist pattern and a side of the first gate electrode; Implanting P-type impurity ions at a high concentration using the second photoresist pattern, the first gate electrode and the second polymer spacer as ion implantation masks; After the second photoresist pattern and the second polymer spacer are removed, heat treatment is performed. Thus, N + source and drain regions are formed in the P-well, and P + source and drain regions are formed in the N-well. ; Forming a third photoresist pattern to cover an upper portion of the N-well including the first gate electrode; Implanting P-type impurity ions using the third photoresist pattern and the second gate electrode as an ion implantation mask, and then implanting low-energy N-type impurity ions at low concentration; Removing the third photoresist pattern and forming a fourth photoresist pattern to cover an upper portion of the P-well including the second gate electrode; Implanting N-type impurity ions using the fourth photoresist pattern and the first gate electrode as an ion implantation mask, and then implanting low-energy P-type impurity ions at low concentration; And the heat treatment is performed after removing the fourth photoresist pattern. Thus, an N-LDD region and a P-type punch-through prevention region are formed in a portion connected to the N + source and drain region, and the P + source and drain region is formed. And forming a P-LDD region and an N-type punch-through prevention region in a portion connected to the portion.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1a도 내지 제1l도는 본 발명의 실시예에 의한 CMOS트랜지스터 제조 방법을 설명하기 위해 도시한 소자의 단면도이다.1A to 1L are cross-sectional views of devices for explaining a method of manufacturing a CMOS transistor according to an embodiment of the present invention.
제1a도를 참조하면, 실리콘 기판(1)이 제공되고, 실리콘 기판(1)의 일부분에 N-웰(1A)을 형성하고, 실리콘 기판(1)의 다른 일부분에 P-웰(1B)을 형성하여 PMOS트랜지스터 지역과 NMOS트랜지스터 지역을 확정한다. 소자분리공정을 통해 N 및 P-웰(1A 및 1B)이 형성된 실리콘 기판(1)에 필드 산화막(2)을 형성하여 액티브 영역을 확정한다. N 및 P-웰(1A 및 1B)상에 게이트 산화막(3)을 형성한다. N-웰(1A)의 게이트 산화막(3)상에 제1게이트 전극(4A)을 형성하고, P-웰(1B)의 게이트 산화막(3)상에 제2게이트 전극(4B)을 형성한다. 산화공정을 통해 제1 및 제2게이트 전극(4A 및 4B)각각의 표면에 산화막(5)을 형성한다.Referring to FIG. 1A, a silicon substrate 1 is provided, an N-well 1A is formed in a portion of the silicon substrate 1, and a P-well 1B is formed in another portion of the silicon substrate 1. To form the PMOS transistor region and the NMOS transistor region. Through the device isolation process, the field oxide film 2 is formed on the silicon substrate 1 on which the N and P-wells 1A and 1B are formed to determine the active region. A gate oxide film 3 is formed on the N and P-wells 1A and 1B. The first gate electrode 4A is formed on the gate oxide film 3 of the N-well 1A, and the second gate electrode 4B is formed on the gate oxide film 3 of the P-well 1B. An oxide film 5 is formed on the surface of each of the first and second gate electrodes 4A and 4B through an oxidation process.
제1b도는 PMOS트랜지스터 지역 즉, 제1게이트 전극(4A)을 포함한 N-웰(1A)윗부분이 덮히도록 제1포토레지스트 패턴(6)을 형성한 것이 도시된다.FIG. 1B shows the PMOS transistor region, that is, the first photoresist pattern 6 is formed to cover the N-well 1A including the first gate electrode 4A.
제1c도는 제1포토레지스트 패턴(6)을 포함한 NMOS트랜지스터 지역의 전체구조상에 폴리머층(7)을 형성한 것이 도시된다.FIG. 1C shows the formation of the polymer layer 7 over the entire structure of the NMOS transistor region including the first photoresist pattern 6.
폴리머층(7)은 탄소기를 포함하는 소오스 가스(source gas)를 플라즈마 챔버내에서 반응시켜 C-H결합을 갖는 폴리머를 형성하는 플라즈마 화학기상증착방식(plasma CVD)으로 엎어지며, 이때 증착시의 웨이퍼 온도는 하부의 제1포토레지스트 패턴(6)이 플로우(flow) 및 버닝(burning)이 발생하지 않는 100℃ 미만 예를들어, 50 내지 100℃의 온도범위에서 수행한다.The polymer layer 7 is spilled by a plasma CVD method in which a source gas containing carbon groups is reacted in a plasma chamber to form a polymer having a CH bond, and at this time, the wafer temperature during deposition. The lower first photoresist pattern 6 is performed at a temperature range of, for example, 50 to 100 ° C. below 100 ° C. in which no flow and burning occur.
제1d도는 비등방식각방식으로폴리머층(7)을 식각하여 제1포토레지스트 패턴(6)의 측면은 물론 NMOS트랜지스터의 제2게이트 전극(4B)의 측면에 제1폴리머 스페이서(70)가 형성된 것이 도시된다.FIG. 1D illustrates that the polymer layer 7 is etched in a boiling-etching manner so that the first polymer spacer 70 is formed not only on the side of the first photoresist pattern 6 but also on the side of the second gate electrode 4B of the NMOS transistor. Shown.
제1e도는 제1포토레지스트 패턴(6), 제2게이트 전극(4B) 및 제1폴리머 스페이서(70)를 이온주입 마스크로하여 N형(N-type)불순물 이온을 고농도로 주입하는 것이 도시된다.FIG. 1E shows a high concentration of N-type impurity ions implanted using the first photoresist pattern 6, the second gate electrode 4B and the first polymer spacer 70 as an ion implantation mask. .
제1f도를 참조하면, O2-플라즈마방식으로 제1포토레지스트 패턴(6)과 제1폴리머 스페이서(70)를 동시에 제거한 후, 제2포토레지스트 패턴(9)은 NMOS트랜지스터 지역 즉, 제2게이트 전극(4B)을 포함한 P-웰(1B)윗부분이 덮히도록 형성되며, 제2포토레지스트 패턴(9)을 포함한 PMOS트랜지스터 지역의 전체구조상에 제1c도와 마찬가지로 폴리머층을 형성한 후, 제1d도와 마찬가지로 비등방식각방식으로 이 폴리머층을 식각함에 의해 제2포토레지스트 패턴(9)의 측면은 물론 PMOS트랜지스터의 제1게이트 전극(4A)의 측면에 제2폴리머 스페이서(700)가 형성된다. 이후, 제2포토레지스트 패턴(9), 제1게이트 전극(4A) 및 제2폴리머 스페이서(700)를 이온주입 마스크로하여 P형(P-type)불순물 이온을 고농도로 주입하는 공정이 실시된다.Referring to FIG. 1f, after the first photoresist pattern 6 and the first polymer spacer 70 are simultaneously removed in an O 2 -plasma manner, the second photoresist pattern 9 is formed in the NMOS transistor region, that is, in the second region. The first portion of the P-well 1B including the gate electrode 4B is formed to be covered, and the polymer layer is formed on the entire structure of the PMOS transistor region including the second photoresist pattern 9 as in FIG. Similarly, by etching the polymer layer in a boiling-etching manner, the second polymer spacer 700 is formed not only on the side of the second photoresist pattern 9 but also on the side of the first gate electrode 4A of the PMOS transistor. Thereafter, a process of implanting P-type impurity ions at a high concentration using the second photoresist pattern 9, the first gate electrode 4A, and the second polymer spacer 700 as an ion implantation mask is performed. .
제1g도는 O2-플라즈마방식으로 제2포토레지스트 패턴(9)과 제2폴리머 스페이서(700)를 동시에 제거한 후, 주입된 N형 이온들과 P형 이온들을 열처리를 통해 활성화시키므로, 이로인하여 NMOS트랜지스터의 N+소오스 및 드레인 영역(8B)이 형성되고, PMOS트랜지스터의 P+소오스 및 드레인 영역(8A)이 형성된 것이 도시된다.FIG. 1g illustrates that the second photoresist pattern 9 and the second polymer spacer 700 are simultaneously removed in an O 2 -plasma manner, and then the implanted N-type ions and P-type ions are activated by heat treatment. N + source and drain regions 8B of the transistor are formed, and P + source and drain regions 8A of the PMOS transistor are formed.
제1h도는 PMOS트랜지스터 지역 즉, 제1게이트 전극(4A)을 포함한 N-웰(1A) 윗부분이 덮히도록 제3포토레지스트 패턴(10)을 형성한 후, 제3포토레지스트 패턴(10) 및 제2게이트 전극(4B)을 이온주입 마스크로하여 펀치-쓰루 방지를 위한 P형(P-type)불순물 이온을 주입하는 것이 도시된다.In FIG. 1h, the third photoresist pattern 10 and the third photoresist pattern 10 are formed so as to cover the PMOS transistor region, that is, the upper portion of the N-well 1A including the first gate electrode 4A. It is shown to inject P-type impurity ions for punch-through prevention using the two-gate electrode 4B as an ion implantation mask.
제1i도는 제3포토레지스트 패턴(10) 및 제2게이트 전극(4B)을 이온주입 마스크로하여 저에너지 N형(N-type)불순물 이온을 저농도로 주입하는 것이 도시된다.FIG. 1I illustrates the implantation of low energy N-type impurity ions at low concentration using the third photoresist pattern 10 and the second gate electrode 4B as ion implantation masks.
제1j도는 O2-플라즈마방식으로 제3포토레지스트 패턴(10)을 제거하고, NMOS트랜지스터 지역 즉, 제2게이트 전극(4B)을 포함한 P-웰(1B)윗부분이 덮히도록 제4포토레지스트 패턴(11)을 형성한 후, 제4포토레지스트 패턴(11) 및 제1게이트 전극(4A)을 이온주입 마스크로하여 펀치-쓰루 방지를 위한 N형(N-type)불순물 이온을 주입하는 것이 도시된다.FIG. 1J illustrates the fourth photoresist pattern such that the third photoresist pattern 10 is removed in an O 2 -plasma manner, and the upper portion of the P-well 1B including the NMOS transistor region, that is, the second gate electrode 4B is covered. After forming (11), it is shown that the N-type impurity ions for punch-through prevention are implanted using the fourth photoresist pattern 11 and the first gate electrode 4A as ion implantation masks. do.
제1k도는 제4포토레지스트 패턴(11) 및 제1게이트 전극(4A)을 이온주입 마스크로하여 저에너지 P형(P-type)불순물 이온을 저농도로 주입하는 것이 도시된다.FIG. 1K shows the implantation of low-energy P-type impurity ions at low concentration using the fourth photoresist pattern 11 and the first gate electrode 4A as an ion implantation mask.
제1l도는 O2-플라즈마방식으로 제4포토레지스트 패턴(11)을 제거한 후, 저농도 N형 및 P형 이온들과 펀치-쓰루 방지를 위해 주입된 N형 및 P형 이온들을 열처리를 통해 활성화시키므로, 이로인하여 NMOS트랜지스터의 N+소오스 및 드레인 영역(8B)에 연접되는 부분에 N-LDD영역(20B)이 형성되고, N-LDD영역(20B)의 아래부분에 P형 펀치-쓰루 방지영역(30B)이 형성되며, PMOS트랜지스터의 P+소오스 및 드레인 영역(8A)에 연접되는 부분에 P-LDD영역(20A)이 형성되고, P-LDD영역(20A)의 아래부분에 N형 펀치-쓰루 방지영역(30A)이 형성된 것이 도시된다.In FIG. 1, since the fourth photoresist pattern 11 is removed by O 2 -plasma method, the low concentration N-type and P-type ions and the implanted N-type and P-type ions are activated through heat treatment to prevent punch-through. As a result, an N - LDD region 20B is formed at a portion of the NMOS transistor that is connected to the N + source and drain regions 8B, and a P-type punch-through prevention region is formed at the lower portion of the N - LDD region 20B. 30B) is formed, a P - LDD region 20A is formed at a portion of the PMOS transistor connected to the P + source and drain regions 8A, and an N-type punch-through is formed at the lower portion of the P - LDD region 20A. It is shown that the protection area 30A is formed.
상기에서, 저농도 N형 및 P형 이온들과 펀치-쓰루 방지를 위해 주입된 N형 및 P형 이온들을 활성화시키기 위한 열처리공정은 700 내지 850℃의 온도범위에서 5 내지 30분 정도 실시하거나, 900 내지 1000℃의 온도범위에서 10 내지 30초 정도로 실시한다. 그 결과 LDD구조의 접합 깊이가 500Å 수준까지도 조절가능하게 할 수 있다.In the above, the heat treatment process for activating the low concentration N-type and P-type ions and the implanted N-type and P-type ions to prevent punch-through is performed for 5 to 30 minutes in the temperature range of 700 to 850 ℃, or 900 It is carried out in about 10 to 30 seconds in the temperature range of 1000 ℃. As a result, the junction depth of the LDD structure can be adjusted to a level of 500 kPa.
상술한 바와같이 본 발명에 의하면, 게이트 전극의 측벽에 형성된 폴리머 스페이서를 이온주입 마스크로 이용하여 기판과 반대되는 타입의 불순물 이온을 이온주입공저에 의해 고농도로 주입시키고, 포토레지스트를 제거할 때 사용되는 O2-플라즈마방식에 의해 폴리머 스페이서를 제거한 후 열처리를 실시하므로써, 주입된 이온들이 활성화되어 소오스 및 드레인 고농도 불순물 이온 영역이 형성된다. 이후, 펀치-쓰루 방지를 위해 기판과 동일한 타입의 불순물 이온을 주입하고, 이어서 기판과 반대되는 타입의 불순물 이온을 저에너지 이온주입공정에 의해 저농도로 주입시킨 후 열처리를 실시하므로써, 주입된 이온들이 활성화되어 펀치-쓰루 방지층과 LDD 저농도 불순물 이온 영역이 형성된다.As described above, according to the present invention, a polymer spacer formed on the sidewall of the gate electrode is used as an ion implantation mask to implant impurity ions of a type opposite to the substrate at a high concentration by ion implantation, and to remove photoresist. By removing the polymer spacer by the O 2 -plasma method, and performing heat treatment, the implanted ions are activated to form source and drain high concentration impurity ion regions. Then, the implanted ions are activated by implanting impurity ions of the same type as the substrate to prevent punch-through, and then implanting impurity ions of the opposite type to the substrate at a low concentration by a low energy ion implantation process followed by heat treatment. This forms a punch-through prevention layer and an LDD low concentration impurity ion region.
따라서, 본 발명은 포토레지스트를 제거할 때 사용되는 O2-플라즈마방식에 의해 폴리머 스페이서를 쉽게 제거할 수 있으므로 인하여 실리콘 기판이 식각손상되는 것을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있고, 또한 LDD 저농도 불순물 이온 영역을 형성하기 위한 열처리를 매우 짧은 시간동안 실시하므로 인하여 접합깊이를 500Å의 수준까지 조절할 수 있어 1G DRAM 이상의 고집적 소자 제조를 실현 가능하게 할 수 있다.Therefore, the present invention can easily remove the polymer spacer by the O 2 -plasma method used to remove the photoresist, thereby preventing the silicon substrate from being etched and improving the reliability of the device. Since the heat treatment for forming the LDD low-concentration impurity ion region is performed for a very short time, the junction depth can be controlled to a level of 500 GPa, enabling the fabrication of highly integrated devices of 1G DRAM or more.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950065664A KR0172530B1 (en) | 1995-12-29 | 1995-12-29 | Method of fabricating cmos transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950065664A KR0172530B1 (en) | 1995-12-29 | 1995-12-29 | Method of fabricating cmos transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970053918A KR970053918A (en) | 1997-07-31 |
| KR0172530B1 true KR0172530B1 (en) | 1999-02-01 |
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| Application Number | Title | Priority Date | Filing Date |
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| KR1019950065664A KR0172530B1 (en) | 1995-12-29 | 1995-12-29 | Method of fabricating cmos transistor |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413495B1 (en) * | 2001-12-28 | 2004-01-03 | 주식회사 하이닉스반도체 | method for manufacturing of semiconductor device |
| KR100506878B1 (en) * | 1997-12-29 | 2005-10-19 | 주식회사 하이닉스반도체 | Manufacturing method of MOS field effect transistor |
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1995
- 1995-12-29 KR KR1019950065664A patent/KR0172530B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100506878B1 (en) * | 1997-12-29 | 2005-10-19 | 주식회사 하이닉스반도체 | Manufacturing method of MOS field effect transistor |
| KR100413495B1 (en) * | 2001-12-28 | 2004-01-03 | 주식회사 하이닉스반도체 | method for manufacturing of semiconductor device |
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|---|---|
| KR970053918A (en) | 1997-07-31 |
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