KR101150494B1 - Method for forming semiconductor device - Google Patents

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Abstract

본 발명의 목적은 반도체 소자의 형성 방법에 관한 것으로, 하나의 반도체 소자에 NMOS 트랜지스터 및 PMOS 트랜지스터를 동시에 형성하는 듀얼 게이트 구조에 있어서, 게이트 폴리실리콘층에 P형 및 N형 불순물 이온을 주입한 후 동일한 식각 공정을 수행하여 게이트를 형성하는 방법을 사용할 경우 N형 또는 P형 폴리실리콘층의 식각 선택비가 서로 상이하여 정상적인 게이트 모양이 형성되지 못하는 문제를 해결하기 위하여, P형 게이트 및 N형 게이트의 폴리실리콘층을 각각 다마신 공정을 이용하여 형성하되, P형 및 N형 게이트 예정 영역의 다마신 패턴 표면에 질화막을 형성하여 고농도의 이온이 주입된 폴리실리콘층을 형성할 수 있으며 게이트의 모양을 정상적으로 형성할 수 있는 발명에 관한 것이다.SUMMARY OF THE INVENTION An object of the present invention relates to a method of forming a semiconductor device, wherein in a dual gate structure in which an NMOS transistor and a PMOS transistor are simultaneously formed in one semiconductor device, P-type and N-type impurity ions are implanted into the gate polysilicon layer. In the case of forming the gate by performing the same etching process, in order to solve the problem that the normal gate shape is not formed because the etching selectivity of the N-type or P-type polysilicon layer is different from each other, the P-type gate and the N-type gate The polysilicon layer is formed by a damascene process, respectively, and a nitride film is formed on the surface of the damascene pattern of the P-type and N-type gate predetermined regions to form a polysilicon layer into which high concentrations of ions are implanted. The present invention relates to an invention that can be formed normally.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}Method of forming a semiconductor device {METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들. 1A to 1E are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 2 및 도 3은 종래 기술에 따른 P형 및 N형 게이트를 나타낸 단면 사진들.2 and 3 are cross-sectional photos showing the P-type and N-type gates according to the prior art.

도 4a 내지 도 4f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들. 4A to 4F are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 5는 도 4e의 'X'부분을 확대하여 도시한 단면도.5 is an enlarged cross-sectional view of a portion 'X' of FIG. 4E.

본 발명의 목적은 반도체 소자의 형성 방법에 관한 것으로, 하나의 반도체 소자에 NMOS 트랜지스터 및 PMOS 트랜지스터를 동시에 형성하는 듀얼 게이트 구조에 있어서, 게이트 폴리실리콘층에 P형 및 N형 불순물 이온을 주입한 후 동일한 식각 공정을 수행하여 게이트를 형성하는 방법을 사용할 경우 N형 또는 P형 폴리실리콘층의 식각 선택비가 서로 상이하여 정상적인 게이트 모양이 형성되지 못하는 문제를 해결하기 위하여, P형 게이트 및 N형 게이트의 폴리실리콘층을 각각 다마신 공정을 이용하여 형성하되, P형 및 N형 게이트 예정 영역의 다마신 패턴 표면에 질 화막을 형성하여 고농도의 이온이 주입된 폴리실리콘층을 형성할 수 있으며 게이트의 모양을 정상적으로 형성할 수 있는 발명에 관한 것이다.SUMMARY OF THE INVENTION An object of the present invention relates to a method of forming a semiconductor device, wherein in a dual gate structure in which an NMOS transistor and a PMOS transistor are simultaneously formed in one semiconductor device, P-type and N-type impurity ions are implanted into the gate polysilicon layer. In the case of forming the gate by performing the same etching process, in order to solve the problem that the normal gate shape is not formed because the etching selectivity of the N-type or P-type polysilicon layer is different from each other, the P-type gate and the N-type gate The polysilicon layer is formed by a damascene process, respectively, and a nitride film is formed on the surface of the damascene pattern of the P-type and N-type gate predetermined regions to form a polysilicon layer implanted with a high concentration of ions. It relates to an invention that can be formed normally.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다. 1A to 1E are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(10)에 PMOS 트랜지스터 영역(1000A) 및 NMOS 트랜지스터 영역(1000B)을 정의 한다. 다음에는, 반도체 기판(10) 전면에 게이트 산화막(30) 및 폴리실리콘층(40)을 형성한다.Referring to FIG. 1A, a PMOS transistor region 1000A and an NMOS transistor region 1000B are defined in a semiconductor substrate 10. Next, the gate oxide film 30 and the polysilicon layer 40 are formed over the entire semiconductor substrate 10.

도 1b를 참조하면, PMOS 트랜지스터 영역(1000A)을 차단하는 제 1 감광막 패턴(50)을 형성한 후 N형 불순물 이온주입 공정을 수행하여 NMOS 트랜지스터 영역(1000B) 상부에 형성된 폴리실리콘층(40)이 N형 폴리실리콘층(60)이 되도록 한다. 다음에는, 제 1 감광막 패턴(50)을 제거한다.Referring to FIG. 1B, a polysilicon layer 40 formed on the NMOS transistor region 1000B is formed by forming a first photoresist layer pattern 50 that blocks the PMOS transistor region 1000A and then performing an N-type impurity ion implantation process. This N-type polysilicon layer 60 is to be made. Next, the first photosensitive film pattern 50 is removed.

도 1c를 참조하면, NMOS 트랜지스터 영역(1000B)을 차단하는 제 2 감광막 패턴(55)을 형성한 후 P형 불순물 이온주입 공정을 수행하여 PMOS 트랜지스터 영역(1000A) 상부에 형성된 폴리실리콘층(40)이 P형 폴리실리콘층(70)이 되도록 한다. 다음에는, 제 2 감광막 패턴(55)을 제거한다.Referring to FIG. 1C, a polysilicon layer 40 formed on the PMOS transistor region 1000A is formed by forming a second photoresist pattern 55 that blocks the NMOS transistor region 1000B and then performing a P-type impurity ion implantation process. This P-type polysilicon layer 70 is used. Next, the second photosensitive film pattern 55 is removed.

도 1d를 참조하면, N형 및 P형 폴리실리콘층(60, 70) 상부에 금속층(80) 및 하드마스크층(90)을 형성한다.Referring to FIG. 1D, the metal layer 80 and the hard mask layer 90 are formed on the N-type and P-type polysilicon layers 60 and 70.

도 1e를 참조하면, 게이트 마스크를 이용한 식각 공정으로 하드마스크층(90), 금속층(80)을 순차적으로 식각한 후, PMOS 트랜지스터 영역(1000A)의 P형 폴리실리콘층(70)과 NMOS 트랜지스터 영역(1000B)의 N형 폴리실리콘층(60)을 각각 식 각하여 P형 폴리실리콘층 패턴(75), 금속층 패턴(85) 및 하드마스크층 패턴(95)을 포함하는 P형 게이트와 N형 폴리실리콘층 패턴(65), 금속층 패턴(85) 및 하드마스크층 패턴(95)을 포함하는 N형 게이트로 구성되는 듀얼 게이트 구조를 형성한다. 이때, P형 폴리실리콘층(70) 및 N형 폴리실리콘층(60)은 식각 선택비가 서로 상이하므로 동일한 게이트 식각 공정을 이용할 경우 서로 다른 형태의 게이트 모향이 형성되는 문제가 있다. Referring to FIG. 1E, the hard mask layer 90 and the metal layer 80 are sequentially etched by an etching process using a gate mask, and then the P-type polysilicon layer 70 and the NMOS transistor region of the PMOS transistor region 1000A are etched. N-type polysilicon layer 60 of (1000B) is etched, respectively, to form P-type gate and N-type poly, including P-type polysilicon layer pattern 75, metal layer pattern 85, and hard mask layer pattern 95. A dual gate structure including an N-type gate including a silicon layer pattern 65, a metal layer pattern 85, and a hard mask layer pattern 95 is formed. At this time, since the etching selectivity of the P-type polysilicon layer 70 and the N-type polysilicon layer 60 are different from each other, there is a problem in that gate morphologies of different types are formed when the same gate etching process is used.

도 2 및 도 3은 종래 기술에 따른 P형 및 N형 게이트를 나타낸 단면 사진들이다.2 and 3 are cross-sectional photographs showing P-type and N-type gates according to the prior art.

도 2 및 도 3을 참조하면, P형 폴리실리콘층 패턴(75) 및 N형 폴리실리콘층 패턴(60)의 모양이 상이하게 나타난 것을 알 수 있다.2 and 3, it can be seen that the shapes of the P-type polysilicon layer pattern 75 and the N-type polysilicon layer pattern 60 are different.

상술한 바와 같이, 이온 주입 방법을 이용하여 듀얼 게이트 구조를 형성할 경우 이온주입 공정에서 반도체 기판에 손상이 가해질 수 있다. 또한, N형 또는 P형 게이트와 인접한 영역에 불순물 도핑 농도가 감소하는 문제가 발생하며, 동시에 N 형 및 P형 게이트를 식각할 경우 N형 폴리실리콘층 및 P형 폴리실리콘층의 식각 선택비가 상이하기 때문에 불량발생률이 높아지는 문제가 있다.As described above, when the dual gate structure is formed by using the ion implantation method, damage may occur to the semiconductor substrate in the ion implantation process. In addition, an impurity doping concentration decreases in an area adjacent to the N-type or P-type gate, and when the N-type and P-type gates are etched, the etching selectivity of the N-type polysilicon layer and the P-type polysilicon layer is different. Therefore, there is a problem that the failure occurrence rate is increased.

상기 문제점을 해결하기 위하여, P형 게이트 및 N형 게이트의 폴리실리콘층을 각각 다마신 공정을 이용하여 형성하되, P형 및 N형 게이트 예정 영역의 다마신 패턴 표면에 질화막을 형성하여 고농도의 이온이 주입된 폴리실리콘층을 형성할 수 있으며 NMOS 트랜지스터 및 PMOS 트랜지스터를 동시에 형성하는 듀얼 게이트의 모 양을 정상적으로 형성할 수 있도록 하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.In order to solve the above problems, the polysilicon layers of the P-type gate and the N-type gate are respectively formed by using a damascene process, and a high concentration of ions is formed by forming a nitride film on the surface of the damascene pattern of the P-type and N-type gate predetermined regions. It is an object of the present invention to provide a method for forming a semiconductor device in which the injected polysilicon layer can be formed and the dual gate forming the NMOS transistor and the PMOS transistor can be normally formed.

본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 형성 방법은The present invention is to achieve the above object, the method of forming a semiconductor device according to the present invention

반도체 기판 상에 희생산화막층을 형성하는 단계와,Forming a sacrificial oxide layer on the semiconductor substrate;

P형 게이트 예정 영역 및 N형 게이트 예정 영역의 희생산화막층을 식각하여 반도체 기판을 노출시키는 다마신 패턴을 형성하는 단계와,Etching the sacrificial oxide layer of the P-type gate predetermined region and the N-type gate predetermined region to form a damascene pattern exposing the semiconductor substrate;

상기 다마신 패턴을 포함하는 전체 표면에 게이트 산화막 및 질화막을 순차적으로 형성하는 단계와,Sequentially forming a gate oxide film and a nitride film on the entire surface including the damascene pattern;

상기 다마신 패턴의 P형 게이트 예정 영역 및 N형 게이트 예정영역에 폴리실리콘층을 매립하는 단계와,Embedding a polysilicon layer in the P-type gate predetermined region and the N-type gate predetermined region of the damascene pattern;

상기 P형 게이트 예정 영역의 폴리실리콘층에 P형 불순물 이온을 주입하고, 상기 N형 게이트 예정 영역의 폴리실리콘층에는 N형 불순물 이온을 주입하는 단계와,Implanting P-type impurity ions into the polysilicon layer of the P-type gate region and implanting N-type impurity ions into the polysilicon layer of the N-type gate region;

상기 구조물 전체 표면에 금속층 및 하드마스크층을 형성하는 단계 및Forming a metal layer and a hard mask layer on the entire surface of the structure; and

게이트 마스크를 이용하여 상기 하드마스크층, 금속층 및 희생산화막층을 순차적으로 식각하여 P형 게이트 및 N형 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다. And sequentially etching the hard mask layer, the metal layer, and the sacrificial oxide layer using a gate mask to form a P-type gate and an N-type gate.

이때, 상기 P형 불순물 이온은 보론 또는 BF2 이며, 상기 N형 불순물 이온은 P 인 것을 특징으로 한다.At this time, the P-type impurity ion is boron or BF2, the N-type impurity ion is characterized in that P.

아울러, 본 발명에 따른 다른 실시에 따른 반도체 소자의 형성 방법은 상기 P형 및 N형 불순물 이온 주입 공정 후 상기 폴리실리콘층 및 희생산화막층을 포함하는 반도체 기판 전면에 질화막층을 더 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the method of forming a semiconductor device according to another embodiment of the present invention further comprises forming a nitride film layer on the entire surface of the semiconductor substrate including the polysilicon layer and the sacrificial oxide layer after the P-type and N-type impurity ion implantation process. It is characterized by including.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 4a 내지 도 4f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다. 4A to 4F are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 4a를 참조하면, 반도체 기판(100)의 PMOS 트랜지스터 영역(2000A) 및 NMOS 트랜지스터 영역(2000B)을 정의한다. 다음에는, 반도체 기판(100) 상부에 희생산화막층(110)을 형성한다.Referring to FIG. 4A, the PMOS transistor region 2000A and the NMOS transistor region 2000B of the semiconductor substrate 100 are defined. Next, a sacrificial oxide layer 110 is formed on the semiconductor substrate 100.

도 4b를 참조하면, PMOS 트랜지스터 영역(2000A)의 P형 게이트 예정 영역(115) 및 NMOS 트랜지스터 영역(2000B)의 N형 게이트 예정 영역(125)의 희생산화막층(110)을 식각하여 반도체 기판(100)을 노출시키는 다마신 패턴(120)을 형성한다.Referring to FIG. 4B, the sacrificial oxide layer 110 of the P-type gate predetermined region 115 of the PMOS transistor region 2000A and the N-type gate predetermined region 125 of the NMOS transistor region 2000B is etched to form a semiconductor substrate ( A damascene pattern 120 exposing 100 is formed.

도 4c를 참조하면, 다마신 패턴(120)을 포함하는 전체 표면에 게이트 산화막(미도시) 및 질화막(130)을 순차적으로 형성한다.Referring to FIG. 4C, a gate oxide film (not shown) and a nitride film 130 are sequentially formed on the entire surface including the damascene pattern 120.

도 4d를 참조하면, 다마신 패턴(120)의 P형 게이트 예정 영역(115) 및 N형 게이트 예정 영역(125)에 폴리실리콘층을 매립한 후 P형 게이트 예정 영역(115)의 폴리실리콘층에 P형 불순물 이온을 주입하여 P형 폴리실리콘층 패턴(140)을 형성하 고, N형 게이트 예정 영역(125)의 폴리실리콘층에는 N형 불순물 이온을 주입하여 N형 폴리실리콘층 패턴(150)을 형성한다. 이때, P형 불순물 이온은 보론 또는 BF2 이며, N형 불순물 이온은 P 인 것이 바람직하다.Referring to FIG. 4D, after the polysilicon layer is embedded in the P-type gate predetermined region 115 and the N-type gate predetermined region 125 of the damascene pattern 120, the polysilicon layer of the P-type gate predetermined region 115 is formed. P-type impurity ions are implanted into the P-type polysilicon layer pattern 140, and N-type impurity ions are implanted into the polysilicon layer of the N-type gate predetermined region 125 to form the N-type polysilicon layer pattern 150. ). At this time, the P-type impurity ion is boron or BF2, and the N-type impurity ion is preferably P.

도 4e를 참조하면, P형 및 N형 폴리실리콘층 패턴(140, 150) 및 희생산화막층(120)을 포함하는 반도체 기판(100) 전면에 질화막층(160)을 더 형성한다. 여기서, P형 및 N형 폴리실리콘층 패턴(140, 150)은 그 둘레가 질화막(130) 및 질화막층(160)으로 둘러싸이게 되므로 후속 공정에서 손상될 위험이 적고 P형 및 N형 불순물 이온을 고 농도로 주입하여도 불순물의 확산 위험이 없으므로 반도체 소자의 특성을 향상시킬 수 있다. 다음에는, 구조물 전체 표면에 금속층(170) 및 하드마스크층(180)을 형성한다.Referring to FIG. 4E, the nitride layer 160 is further formed on the entire surface of the semiconductor substrate 100 including the P-type and N-type polysilicon layer patterns 140 and 150 and the sacrificial oxide layer 120. Here, since the P-type and N-type polysilicon layer patterns 140 and 150 are surrounded by the nitride film 130 and the nitride film layer 160, the P-type and N-type impurity ions are less likely to be damaged in subsequent processes. Even when injected at a high concentration, there is no risk of diffusion of impurities, thereby improving the characteristics of the semiconductor device. Next, the metal layer 170 and the hard mask layer 180 are formed on the entire surface of the structure.

도 4f를 참조하면, 게이트 마스크를 이용하여 하드마스크층(180), 금속층(170), 질화막층(160) 및 희생산화막층(120)을 순차적으로 식각하여 P형 게이트(190) 및 N형 게이트(200)를 형성 한다. Referring to FIG. 4F, the hard mask layer 180, the metal layer 170, the nitride layer 160, and the sacrificial oxide layer 120 are sequentially etched using a gate mask to form a P-type gate 190 and an N-type gate. Form 200.

도 5는 도 4e의 'X' 부분을 확대하여 도시한 단면도이다.FIG. 5 is an enlarged cross-sectional view of a portion 'X' of FIG. 4E.

도 5를 참조하면, P형 폴리실리콘층 패턴(140)이 질화막(130) 및 게이트 산화막(135)에 의해서 보호되고 있는 것을 알 수 있다.Referring to FIG. 5, it can be seen that the P-type polysilicon layer pattern 140 is protected by the nitride film 130 and the gate oxide film 135.

상술한 바와 같이, P형 게이트 및 N형 게이트의 폴리실리콘층을 각각 다마신 공정을 이용하여 형성하되, P형 및 N형 게이트 예정 영역의 다마신 패턴 표면에 질화막을 형성함으로써, 고농도의 이온이 주입된 폴리실리콘층을 형성할 수 있으며 게이트의 모양을 정상적으로 형성할 수 있다.As described above, the polysilicon layers of the P-type gate and the N-type gate are respectively formed by using a damascene process, and a high concentration of ions is formed by forming a nitride film on the surface of the damascene pattern of the P-type and N-type gate predetermined regions. The implanted polysilicon layer may be formed and the shape of the gate may be normally formed.

이상에서 설명한 바와 같이, P형 게이트 및 N형 게이트의 폴리실리콘층을 각각 다마신 공정을 이용하여 형성하되, P형 및 N형 게이트 예정 영역의 다마신 패턴 표면에 질화막을 형성함으로써, 게이트 폴리실리콘층에 P형 및 N형 불순물 이온을 주입할 경우 고 농도의 불순물 이온을 주입하는 것이 가능하고, 동일한 식각 공정을 수행하여 게이트를 형성하여도 N형 또는 P형 폴리실리콘층 패턴 식각 선택비에 영향을 받지 않으므로 정상적인 게이트 모양을 형성할 수 있다. 따라서, 본 발명에 따른 반도체 소자의 형성 방법은 반도체 소자의 특성을 향상시킬 수 있으며 생산 수율을 증가시킬 수 있는 효과를 제공한다.As described above, the polysilicon layers of the P-type gate and the N-type gate are respectively formed by using a damascene process, and the gate polysilicon is formed by forming a nitride film on the surface of the damascene pattern of the P-type and N-type gate predetermined regions. In case of implanting P-type and N-type impurity ions into a layer, it is possible to implant high concentrations of impurity ions, and even if a gate is formed by performing the same etching process, the N-type or P-type polysilicon layer pattern etching selectivity is affected. Since it does not receive, it can form a normal gate shape. Therefore, the method of forming a semiconductor device according to the present invention can improve the characteristics of the semiconductor device and provide an effect of increasing the production yield.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

Claims (4)

반도체 기판 상에 희생산화막층을 형성하는 단계;Forming a sacrificial oxide layer on the semiconductor substrate; P형 게이트 예정 영역 및 N형 게이트 예정 영역의 희생산화막층을 식각하여 반도체 기판을 노출시키는 다마신 패턴을 형성하는 단계;Etching the sacrificial oxide layer of the P-type gate predetermined region and the N-type gate predetermined region to form a damascene pattern exposing the semiconductor substrate; 상기 다마신 패턴을 포함하는 전체 표면에 게이트 산화막 및 제 1 질화막을 순차적으로 형성하는 단계;Sequentially forming a gate oxide film and a first nitride film on the entire surface including the damascene pattern; 상기 다마신 패턴의 P형 게이트 예정 영역 및 N형 게이트 예정영역에 폴리실리콘층을 매립하는 단계;Embedding a polysilicon layer in the P-type gate predetermined region and the N-type gate predetermined region of the damascene pattern; 상기 P형 게이트 예정 영역의 폴리실리콘층에 P형 불순물 이온을 주입하고, 상기 N형 게이트 예정 영역의 폴리실리콘층에는 N형 불순물 이온을 주입하는 단계;Implanting P-type impurity ions into the polysilicon layer of the P-type gate predetermined region, and implanting N-type impurity ions into the polysilicon layer of the N-type gate predetermined region; 상기 폴리실리콘층 및 희생산화막층을 포함하는 반도체 기판 전면에 제 2 질화막을 형성하는 단계;Forming a second nitride film over the entire semiconductor substrate including the polysilicon layer and the sacrificial oxide layer; 상기 제 2 질화막 상부에 금속층 및 하드마스크층을 형성하는 단계; 및Forming a metal layer and a hard mask layer on the second nitride film; And 게이트 마스크를 이용하여 상기 하드마스크층, 금속층, 제 2 질화막 및 희생산화막층을 순차적으로 식각하여 P형 게이트 및 N형 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. And sequentially etching the hard mask layer, the metal layer, the second nitride layer, and the sacrificial oxide layer using a gate mask to form a P-type gate and an N-type gate. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 P형 불순물 이온은 보론 또는 BF2 인 것을 특징으로 하는 반도체 소자의 형성 방법.And the P-type impurity ion is boron or BF2. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 상기 N형 불순물 이온은 P 인 것을 특징으로 하는 반도체 소자의 형성 방법.And the N-type impurity ion is P. 삭제delete
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