KR100769349B1

KR100769349B1 - 반도체 칩의 전원 공급 회로

Info

Publication number: KR100769349B1
Application number: KR1020060046343A
Authority: KR
Inventors: 김윤기; 배종홍; 남상준; 김병희; 전영욱; 구호중; 이용운; 서대진; 김현진; 김재훈; 김환욱; 이기덕
Original assignee: (주)코아리버
Priority date: 2006-05-24
Filing date: 2006-05-24
Publication date: 2007-10-24

Abstract

반도체 칩의 전원 공급 회로는 반도체 칩에 공급할 전압이 인가되는 패드, 패드에 입력 단자가 접속된 다이오드, 다이오드의 출력 단자와 접지 사이에 접속된 커패시터, 및 다이오드와 병렬로 접속된 스위치 회로를 구비한다. 패드는 반도체 칩에 전원을 공급하는 시간 동안 고 전압을 인가받으며, 스위치 회로는 상기 패드가 고 전압인 경우에만 도통된다. 패드의 전압은 다이오드 및 스위치 회로를 통해 커패시터에 저장되고, 커패시터에 저장된 전압은 반도체 칩의 내부 전압으로 이용된다.

스위치 회로는 트랜지스터 및 인버터를 포함하며, 트랜지스터는 PMOS 트랜지스터일 수 있다. 또한, PMOS 는 패드에 존재하는 트랜지스터를 이용할 수도 있다. 인버터는 PMOS 사이즈를 크게 하고, NMOS 사이즈를 작게 하여, 문턱 전압을 높일 수도 있다.

반도체 칩 전원 공급 회로

Description

반도체 칩의 전원 공급 회로{POWER SUPPLY CIRCUIT FOR SEMICONDUCTOR CHIP}

도 1 은 종래의 전원 공급 회로 구성도.

도 2 는 종래의 전원 공급 회로 구성 및 문제점을 도시한 도.

도 3 은 본 발명의 반도체 칩의 전원 공급 회로의 개략적인 구성도.

도 4 는 본 발명의 제 1 실시 형태에 따르는 반도체 칩의 전원 공급 회로 구성도.

도 5a 는 패드에 존재하는 ESD 다이오드를 도시하고, 도 5b 는 도 5a 의 ESD 다이오드를 확대한 도면으로, 특히 본 발명의 설계 방법을 도시한 도.

도 6 은 인버터의 문턱 전압에 의한 VDD 의 변화 형태를 도시하며, 특히 도 6a 는 인버터의 문턱 전압이 중간인 경우를 도시하고, 도 6b 는 인버터의 문턱 전압이 높은 경우를 도시한 도.

도 7 은 문턱 전압을 높일 수 있는 인버터의 구조를 도시한 도.

※ 도면의 주요 부분에 대한 부호의 설명

1 : 패드 2 : 전력 보호용 다이오드

3 : 전력 커패시터 4 : 스위치

5 : PMOS 6 : 인버터

경로 1 : 다이오드 충전 경로 경로 2 : 다이오드 방전 경로

경로 3 : 스위치 충전 경로

본 발명은 일반적으로 무전원 장치에 효과적으로 전원을 공급하는 기술에 관한 것이다. 특히, 본 발명은 접촉식 통신 구조를 갖는 저 전력 시스템에서 무전원 칩에 효과적으로 전원을 공급하는 기술에 관한 것이다.

반도체 칩은 전기 전도도가 부도체보다는 높고 금속과 같은 전도체보다는 낮은 반도체로 구성된 집적회로로써, 가로 세로 1cm 내외의 얇은 실리콘웨이퍼 위에 트랜지스터, 저항, 콘덴서 등의 각종 소자를 집적하여 만든다. 이러한 반도체 칩 내부에 전원 자체가 존재한다면, 요구되는 반도체 칩의 소형화에 부응할 수 없는 바, 이러한 소형 반도체 칩은 대부분 외부에서 공급되는 전원으로 동작하게 된다.

이와 같이, 본 발명의 종래기술로서, 반도체 칩 외부로부터 반도체 칩 구동을 위한 전원 공급 방법에 대하여 도 1 및 도 2 를 참조하여 자세히 설명한다.

도 1 은 종래의 전원 공급 회로 구성도이다. 이러한 전원 공급 회로는 전원 공급을 자체적으로 받지 않고 메인 시스템과의 통신 시에만 필요한 전압을 커패시터에 충전하여 그 전압을 전원으로 사용하여 메인 시스템과 통신을 완료하면 전원이 없는 상태로 유지되는 구조이다.

도 1 에 도시된 바와 같이, 종래의 전원 공급 회로는 패드 (1), 전력 보호용 다이오드 (2), 및 전력 커패시터 (3) 를 포함한다. 다이오드 (2) 는 패드 (1) 와 커패시터 (3) 의 일단 사이에 연결되고, 커패시터의 타단은 접지된다. 패드 (1) 에 인가된 전압 (Vext) 은 다이오드 (2) 를 통해 커패시터 (3) 를 충전하고, 커패시터 (3) 에 충전된 전압 (VDD) 이 반도체 칩의 내부 전압으로 이용된다.

즉, 반도체 칩이 단말기와의 통신을 위해 내부 전압을 공급받게 되는데, 먼저 반도체 칩에 전원을 공급할 수 있는 시간 동안에 패드 (1) 에 전압값 (Vext) 이 공급된다. 이 전압값 (Vext) 은 다이오드 (2) 를 통해서 커패시터 (3) 에 전하를 충전하게 되고, 일정 시간이 지나, 커패시터 (3) 에 전하가 충전되어, 커패시터에 저장된 전압값 (VDD) 이 충분히 상승하면 충전은 중단되고, 그 전압값 (VDD) 은 반도체 칩의 전원 전압으로서의 역할을 수행한다.

전원 공급이 모두 끝난 후, 단말기와 반도체 칩은 도 1 의 Data 경로를 통해 서로 통신을 하게 된다. 즉, 단말기와 반도체 칩이 통신하는 시간 동안에, 패드 (1) 의 전압값은 "high" 에서 "low" 로 또는 "low" 에서 "high" 로 그 값을 전환하면서 통신이 이루어지게 된다. 이 경우에 있어서, 패드 (1) 의 전압값이 "high" 이면, 반도체 칩에 전원 전압 (VDD) 이 공급된 후이므로 반도체 칩의 전원 전압 (VDD) 역시 "high" 이고, 따라서 전원 접압 (VDD) 의 손실이 발생하지 않게 된다. 반면에, 패드 (1) 의 전압값이 "low" 이면, 패드 (1) 의 전압값보다 반도체 칩의 전원 전압 (VDD) 이 더 높아 전하 방전으로 인한 손실이 발생할 수 있다. 이를 방지해 주는 것이 전력 보호 다이오드 (2) 로서, 역방향 전류 흐름을 차단한다.

도 2 는 종래 전원 공급 회로 구조 및 문제점을 도시한다. 상술한 바와 같이, 패드 (1) 에 인가된 전압 (Vext) 은 다이오드 (2) 를 통해, 즉 경로 1 로 커패시터 (3) 에 충전되고, 커패시터 (3) 에 충전된 전하는 다이오드 (2) 로 인해 경로 2 로 방전되지 않는다.

다이오드 (2) 는 그 특성상 일정한 문턱 전압 (Vt) 이상의 값이 다이오드 양단에 걸려야만 정상적인 전류 흐름이 가능하고, 이로 인해 패드 (1) 의 전압값 Vext 는 모두 커패시터 (3) 에 충전되지 않고 다이오드 양단의 전압값 (Vt) 을 뺀 전압값 Vext - Vt 만이 커패시터 (3) 에 충전되어 반도체 칩의 전원 전압 (VDD) 으로 이용된다.

따라서, 사용하고자 하는 칩의 전원에 의한 동작 범위에는 한계가 있을 수밖에 없다. 예를 들어, 반도체 칩의 전압 동작 범위가 2V 이상이고, 다이오드 (2) 의 문턱 전압 (Vt) 이 0.7V 라 한다면, 실제 외부 단말기에서 공급되는 전압은 2.7V 이상이 되어야하므로, 전체 시스템의 동작 범위는 2.7V 이상으로 제한될 수 밖에 없다. 따라서, 요즘처럼 저 전력 저 전압을 요구하는 시스템에서의 0.7V 의 손실은 작지 않은 손실이다.

본 발명은 상술한 바와 같이, 기존의 반도체 칩의 전원 공급 방법의 문제점인 전원 공급의 한계를 개선하여, 보다 효과적이고 효율적인 전원 공급을 할 수 있게 하는 구조를 제공한다. 더 상세하게는, 본 발명은 모든 제품들이 저 전력 저 전압의 시스템을 요구하는 상황에서 다이오드의 문턱 전압을 희생할 수 밖에 없 는 기존의 방법을 보완하여, 외부에서 공급되는 전원이 손실 없이 모두 반도체 칩에 공급될 수 있도록 하는 효과적인 구조를 제공한다. 또한, 본 발명에서 제공되는 구조는 기존의 PAD 내의 ESD 용 트랜지스터를 이용하여 설계함으로써 보다 효율적인 구현을 가능하게 한다.

본 발명의 반도체 칩의 전원 공급 회로는, 전압이 인가되는 패드, 패드에 입력 단자가 접속된 다이오드, 다이오드의 출력 단자와 접지 사이에 접속된 커패시터, 및 다이오드와 병렬로 접속된 스위치 회로를 구비하고, 상기 스위치 회로는 상기 패드에 고 전압이 인가되는 경우에만 도통 (on) 되는 것을 특징으로 한다.

본 발명에서 특히, 패드에는 반도체 칩에 전원이 공급되는 시간 동안 고 전압이 인가되고, 패드에 인가된 전압은 다이오드 및 스위치 회로를 통해 커패시터에 저장되고, 커패시터에 저장된 전압은 반도체 칩의 내부 전압으로 이용되는 것을 특징으로 한다. 본 발명의 전원 공급 회로에 의하면, 다이오드의 문턱 전압을 희생하지 않고 외부에서 공급되는 전원을 모두 반도체 칩으로 공급가능하다.

또한, 본 발명에서의 스위치 회로는 트랜지스터 및 인버터를 포함하며, 트랜지스터의 드레인 및 인버터의 입력 단자는 다이오드의 입력 단자에 접속되고, 트랜지스터의 소스는 다이오드의 출력 단자에 접속되고, 트랜지스터의 게이트는 인버터의 출력 단자에 접속된다.

여기서 특히, 트랜지스터는 PMOS 인 것을 특징으로 한다. 이에 의하면, PMOS 트랜지스터의 특성상 높은 전압의 전달에 효과적인 설계가 가능하다.

또한, 본 발명에서 스위치 회로는 PMOS 및 인버터를 이용하여 구성되며, PMOS 는 패드에 존재하는 PESD 트랜지스터를 이용하고, PESD 트랜지스터 중 일 트랜지스터의 게이트는 인버터의 출력 단자에 접속되고, 인버터의 입력 단자는 다이오드의 입력 단자에 접속된다. 이에 의하면, 기존의 패드 내의 ESD 용 트랜지스터를 이용하여 설계함으로써 추가적인 PMOS 가 필요하지 않아, 더 효율적인 설계가 가능하고, ESD 를 취약하게 만들지 않으면서 구현가능하다.

본 발명에서 특히, 인버터의 NMOS 의 사이즈는 작게 설계하고, 인버터의 PMOS 의 사이즈는 크게 설계한다. 이에 의하면, 인버터의 문턱 전압이 높아져서 반도체 칩의 구동 전압의 감쇠를 감소시킬 수 있다.

본 발명의 이러한 작용 및 다른 이점은 다음에 설명하는 실시 형태로부터 분명해진다. 이하에서는, 본 발명에 따르는 반도체 칩의 전원 공급 회로의 일반적인 구성 및 바람직한 실시 형태에 대해 도면을 참조하면서 설명한다.

먼저, 본 발명에 따르는 반도체 칩의 전원 공급 회로의 개략적인 구성에 대하여 도 3 을 참고하여 설명한다.

도 3 은 본 발명에 따라는 반도체 칩의 전원 공급 회로의 개략적인 구성도를 도시한다. 도 3 에 도시된 바와 같이, 본 발명의 반도체 칩의 전원 공급 회로의 일반적인 구성은 패드 (1), 전력 보호용 다이오드 (2), 전력 커패시터 (3), 및 스위치 (4) 를 포함한다. 다이오드 (2) 는 패드 (1) 와 커패시터 (3) 의 일단 사이에 접속되고, 커패시터의 타단은 접지된다. 또한, 스위치 (4) 는 다이오드 (2) 와 병렬로 접속된다. 패드 (1) 에 인가된 전압 (Vext) 은 다이오드 (2) 및 스위치 (4) 를 통해 커패시터 (3) 를 충전하고, 커패시터 (3) 에 충전된 전압 (VDD) 이 반도체 칩의 내부 전압으로 이용된다. 그 구동 방법을 상세히 살펴보면 다음과 같다.

종래 기술에서 살펴본 바와 같이, 단말기와의 통신을 위해서, 먼저 반도체 칩에 전원을 공급할 수 있는 시간 동안 패드 (1) 에 전압값 Vext 가 공급된다. 패드 (1) 의 전압값 Vext 는 다이오드 (2) 를 통해서 커패시터 (3) 에 전하를 충전하는 동시에, 다이오드 (3) 와 병렬로 접속된 스위치 (4) 를 통해서 커패시터 (3) 에 전하를 충전한다. 즉, 종래의 방법과 같이 다이오드 (2) 를 통해, 즉 경로 1 로 커패시터 (3) 를 Vext - Vt 까지 충전하면서, 스위치 (4) 를 통해, 즉 경로 3 으로 커패시터 (3) 를 Vext 까지 충전 가능하다.

이 경우, 스위치의 온/오프 동작은 따로 제어하는 로직 없이, 직접 패드 (1) 에 접속하면 된다. 즉, 패드 (1) 의 전압값 (Vext) 이 "high" 인 경우 다이오드 (2) 를 통한 경로 1 이 온이 되는 동시에, 스위치 (4) 를 통한 경로 3 도 온이 된다. 패드 (1) 의 전압값 (Vext) 이 "low" 인 경우 다이오드 경로 1 뿐만 아니라 스위치 경로 3 역시 오프가 되어, 방전되는 전류 없기 때문에 전원이 공급되는 시간 동안에 커패시터 (3) 에 저장된 전압 (VDD) 은 반도체 칩의 내부 전압으로 이용이 가능하다.

이하에서, 본 발명의 바람직한 실시형태에 대하여 설명한다.

<제 1 실시 형태>

본 발명의 제 1 실시 형태에 따르는 반도체 칩의 전원 공급 회로에 대해서, 도 4 를 참조하여 설명한다.

도 4 는 본 발명의 제 1 실시 형태에 따르는 반도체 칩의 전원 공급 회로 구성도이다. 본 발명의 제 1 실시 형태에 따르는 반도체 칩의 전원 공급 회로는 도 3 의 스위치 (4) 의 구성에 대해서만 차이가 있을 뿐, 그 이외의 구성은 도 3 의 본 발명의 반도체 칩의 전원 공급 회로의 일반적인 구성과 동일하다.

본 실시 형태에서, 스위치 (4) 는 PMOS (5) 와 그 PMOS (5) 의 제어를 위해 패드 (1) 의 위상을 반전시키는 인버터 (6) 로 구현한다. 도 4 에 도시된 바와 같이, PMOS (5) 의 드레인 및 인버터 (6) 의 입력 단자는 다이오드 (2) 의 입력 단자에 접속되고, PMOS (6) 의 소스는 다이오드 (2) 의 출력 단자에 접속되며, PMOS (5) 의 게이트는 인버터 (6) 의 출력 단자에 접속된다.

PMOS 트랜지스터는 높은 전압을 잘 전달하고, NMOS 트랜지스터는 낮은 전압을 잘 전달하는 특성으로부터 PMOS 를 스위치 (4) 로 사용하며, PMOS 스위치 입력 SW_IN 이 "low" 일 경우 값을 전달할 수 있으므로 패드 (1) 의 위상을 반전시켜주는 인버터 (6) 가 필요하게 되는 것이다. 즉, 패드 (1) 의 전압 값이 "high" 일 경우 스위치 경로 3 이 온이 되어야 하므로, 패드 (1) 의 전압을 반전시킬 필요가 있게 된다.

동작에 대한 구체적인 설명은 다음과 같다.

반도체 칩에 전원을 공급하기 위해 패드 (1) 의 전압 (Vext) 이 "high" 가 되는 경우에, 다이오드 (2) 를 통하여 커패시터 (3) 를 충전하기 위해 전류가 흐른다. 또한, 패드 (1) 의 전압 (Vext) 이 "high" 이므로, 도 4 의 PMOS 스위치 입력 SW_IN 은 인버터 (6) 로 인해 "low" 가 되어 PMOS (5) 를 온시켜 전류가 흐르게 된다. 이와 같이, VDD 전압이 Vext - Vt 가 되기까지는 다이오드 경로 1 및 스위치 경로 3 모두를 통해 커패시터 (3) 를 충전하게 되지만, VDD 전압이 Vext - Vt 이상이 되면 다이오드 (3) 의 문턱 전압 (Vt) 으로 인해 다이오드 (2) 의 입력 단자 측의 전압보다 다이오드 (2) 의 출력 단자 측의 전압이 더 높으므로 다이오드 특성으로 인해 다이오드 경로 1 는 오프가 된다. 그러나, 패드 (1) 의 전압 (Vext) 이 여전히 "high" 이기 때문에, 스위치 경로 3 를 통해서는 계속 충전이 가능하고, 결국 VDD 전압이 Vext 가 될 때에 충전을 멈추게 된다.

반대로, 패드 (1) 의 전압이 "low" 가 되는 경우에는, 다이오드 (2) 의 입력 단자 측의 전압보다 다이오드 (2) 의 출력 단자 측의 전압이 더 높으므로 다이오드 특성으로 인해 다이오드 경로 1 를 통한 방전이 발생하지 않으며, 패드 (1) 의 전압이 "low" 이면 PMOS 스위치 입력 SW_IN 은 인버터 (6) 에 의해 반전되어 "high" 가 되므로 PMOS (5) 를 오프시키므로 스위치 경로 3 를 통한 방전 역시 발생하지 않기 때문에 아무런 방전 없이 충전된 전압이 유지되게 된다.

이로 인해, 다이오드의 문턱 전압을 희생하지 않고 외부에서 공급되는 전원이 모두 반도체 칩으로 공급가능하다. 또한, PMOS 와 인버터로 구현하므로, PMOS 특성으로 인해 높은 전압의 전달에 효과적이다.

<제 2 실시 형태>

본 발명의 제 2 실시 형태에 따르는 반도체 칩의 전원 공급 회로는 스위치 (4) 의 설계 방법을 제외하고는 제 1 실시 형태에 따르는 반도체 칩의 전원 공급 회로 구성과 그 구성이 동일하다.

본 발명의 제 2 실시 형태에 따르는 반도체 칩의 전원 공급 회로의 스위치 (4) 설계 방법에 대해서, 도 5 를 참조하여 설명한다. 도 5a 는 기존 패드 (1) 에 존재하는 ESD 다이오드를 도시하고, 도 5b 는 도 5a 의 ESD 다이오드를 확대한 도면으로, 특히 본 발명의 설계 방법을 도시한다.

제 1 실시 형태에 따르는 반도체 칩의 전원 공급 회로에서 구현된 PMOS 는 그 드레인이 패드에 직접 접속되어 ESD 에 취약한 특성을 갖게 되어, 일반적인 설계 방법에 의해 구현하게 되면 디바이스가 손상 받을 위험이 있게 된다. 본 실시 형태에서는 추가적인 스위치 구현을 기존의 패드 (1) 에 존재하는 ESD 트랜지스터를 이용함으로써 상술한 ESD 의 취약성을 해결하며, 또한 추가의 면적을 사용하지 않음으로 효과적인 구현이 가능하도록 한다.

도 5a 및 도 5b 에 도시한 바와 같이, 기본적으로 패드 (1) 가 갖고 있는 ESD 다이오드는 실제 CMOS 공정에서 트랜지스터를 이용하여 설계하기 때문에, ESD 다이오드 설계시 사용된 도 5b 의 PESD 트랜지스터 중 하나를 이용하여 스위치 (4) 로 사용할 수 있다. 상세하게는, PESD 트랜지스터 중 일 PMOS 의 게이트를 스위치 입력 SW_IN 으로 대체하여 사용하면 제 1 실시 형태와 동일한 구성을 획득할 수 있다. 이 경우에 있어서, ESD 트랜지스터가 ESD 효과를 발휘하는 요건은 트랜지스터의 다이오드 회로 연결 (트랜지스터의 게이트를 드레인에 연결한 다이오드 연결 구조) 에 의한 효과보다는 트랜지스터가 웨이퍼 기판에 구성될 때 형성되는 PN 다이오드 구조에 의해 그 효력을 발생시키게 되므로, 상술한 바와 같이 PESD 트 랜지스터를 스위치로 사용하더라도, ESD의 효과는 그대로 유지하면서 스위치로 사용할 수 있게 된다.

본 실시 형태는 스위치 설계 방법에 있어서만 제 1 실시 형태와 상이한 바, 그 구동 방법은 제 1 실시 형태와 동일하다.

본 실시 형태로 인해, 기존의 패드 내의 ESD 용 트랜지스터를 이용하여 설계함으로써 추가적인 PMOS 가 필요하지 않아, 더 효율적인 설계가 가능하고, ESD 를 취약하게 만들지 않으면서 구현가능하다.

<제 3 실시 형태>

본 발명의 제 3 실시 형태에 따르는 반도체 칩의 전원 공급 회로는 인버터 (6) 의 설계 방법을 제외하고는 제 1 실시 형태 및 제 2 실시 형태에 따르는 반도체 칩의 전원 공급 회로 구성과 그 구성이 동일하다.

본 발명의 제 3 실시 형태에 따르는 반도체 칩의 전원 공급 회로의 인버터의 설계 방법에 대해서, 도 6 및 도 7 을 참조하여 설명한다. 도 6 은 인버터의 문턱 전압에 의한 VDD 의 변화 형태를 도시하며, 특히 도 6a 는 인버터의 문턱 전압이 중간인 경우를 도시하고, 도 6b 는 인버터의 문턱 전압이 높은 경우를 도시한다. 또한, 도 7 은 문턱 전압을 높일 수 있는 인버터의 구조를 도시한다.

본 발명에서의 인버터 (6) 는 입력되는 패드 (1) 의 전압이 매우 느린 속도를 가지고 변할 경우에 나타날 수 있는 문제점을 보완하는 구조의 인버터이다. 도 6 에 도시된 바와 같이, 패드 (1) 의 전압이 "high" 에서 "low" 로 느리게 변화하는 경우, 패드 (1) 의 전압이 하강하고 있는 구간에서 SW_IN 이 "low" 인 구간 (SL1, SL1') 이 발생하여 VDD 전압이 하강하는 구간 (SL1, SL1') 이 발생할 수 있게 된다. 반대로, 패드 (1) 의 전압이 "low" 에서 "high" 로 느리게 변하는 구간에서도 SW_IN 이 "low" 인 구간 (SL2, SL2') 이 발생하여 VDD 전압이 하강하는 구간 (SL2, SL2') 이 발생할 수 있게 된다. 문턱 전압의 크기에 따라서 SW_IN 이 "low" 인 구간의 폭 (SL) 을 살펴보면, 도 6a 및 도 6b 에 도시된 바와 같이, 문턱 전압이 높은 경우 (도 6b) 가 그 폭 (SL1', SL2') 이 좁아, VDD 의 전압 감쇠를 거의 없앨 수 있다는 사실을 알 수 있다. 따라서, 인버터의 구조를 문턱 전압이 최대한 높은 방향으로 설계하여, 느린 패드 (1) 전압 변화로부터 VDD 전압의 감쇠를 최소화하는 구조가 바람직하다.

도 7 은 문턱 전압을 높게 할 수 있는 인버터의 구조를 나타낸다. 인버터는 PMOS 와 NMOS 가 서로 상보적으로 동작하여 반대의 위상을 생성하는 디바이스이다. 이러한 인버터의 문턱 전압은 일반적으로 PMOS 와 NMOS 의 사이즈에 의해 결정이 된다. 상세하게는, 문턱 전압은 인버터의 PMOS 와 NMOS 에 흐르는 전류가 같을 때의 전압으로, PMOS 사이즈 (전류) 와 NMOS 사이즈 (전류) 가 같으면 문턱 전압은 전원의 1/2 의 전압을 갖지만, PMOS 사이즈가 크다면 PMOS 와 NMOS 가 동일한 전류가 흐르게 되는 전압은 PMOS 단에 전압이 낮게 걸리고, NMOS 단의 전압이 높게 걸려야 동일한 전류가 흐를 수 있어 결국 문턱 전압이 높아지게 된다.

따라서, 문턱 전압을 높이기 위해, 인버터 트랜지스터의 PMOS 사이즈 (Wp/Lp) 를 크게 설계하고, NMOS 사이즈 (Wn/Ln) 를 작게 설계하여, 즉 Wp/Lp >> Wn/Ln 가 되도록 한다. 동일한 구성원끼리 비교하면, PMOS 의 폭 (Wp) 은 NMOS 의 폭 (Wn) 보다 크게 설계하고, PMOS 의 길이 (Lp) 는 NMOS 의 길이 (Ln) 보다 작게 설계하면 된다. 이렇게 설계된 인버터는 높은 문턱 전압을 갖게 되고, 이는 도 6b 와 같이 느리게 변화하는 입력에 대해서도 VDD 의 변화가 거의 없는 회로를 구현할 수 있다. 본 실시 형태는 인버터 설계 방법에 있어서만 제 1 실시 형태 및 제 2 실시형태와 상이한 바, 그 구동 방법은 제 1 실시 형태 및 제 2 실시 형태와 동일하다.

본 발명은, 상술한 실시 형태에 한정되는 것은 아니며, 청구의 범위 및 명세서 전체에서 파악할 수 있는 발명의 요지 혹은 사상에 반하지 않는 범위내의 다른 변형들도 당업자에게는 명백할 것이다.

본 발명은 기존의 반도체 칩의 전원 공급방법의 문제점인 전원 공급의 한계를 개선하여, 보다 효과적이고 효율적인 전원 공급을 할 수 있다. 더 상세하게는, 본 발명은 모든 제품들이 저 전력 저 전압의 시스템을 요구하는 상황에서 다이오드의 문턱 전압을 희생할 수 밖에 없는 기존의 방법을 보완하여, 외부에서 공급되는 전원이 모두 반도체 칩에 공급될 수 있도록 하는 효과적인 구조를 제공한다. 또한, 제공되는 구조는 기존의 PAD 내의 ESD 용 트랜지스터를 이용하여 설계함으로써 보다 효율적인 구현이 가능하게 한다.

특히, 본 발명은 접촉식 통신 구조를 갖는 저 전력 시스템에서 가장 효과적인 성능을 발휘할 수 있을 것이다. 예를 들어, 본 구조는 전자키 또는 ID 칩의 구조에서 널리 사용되고 있는 구조로서 이들을 인식하여 처리하는 단말기 (전자 lock 또는 ID 리더기) 의 전원 전압의 한계를 극복하게 하여 저 전력 시스템을 구현할 수 있다.

Claims

반도체 칩의 전원을 공급하는 회로로서,

전압이 인가되는 패드;

상기 패드에 입력 단자가 접속된 다이오드;

상기 다이오드의 출력 단자와 접지 사이에 접속된 커패시터; 및

상기 다이오드와 병렬로 접속된 스위치 회로를 구비하고,

상기 스위치 회로는 상기 패드에 고 전압이 인가되는 경우에만 도통 (on) 되는 것을 특징으로 하고,

상기 패드에는 상기 반도체 칩에 전원이 공급되는 시간 동안 고 전압이 인가되고, 상기 패드에 인가된 전압은 상기 다이오드 및 상기 스위치 회로를 통해 상기 커패시터에 저장되고, 상기 커패시터에 저장된 전압은 상기 반도체 칩의 내부 전압으로 이용되는 것을 특징으로 하는 전원 공급 회로.
삭제
제 1 항에 있어서,

상기 스위치 회로는 트랜지스터 및 인버터를 포함하며,

상기 트랜지스터의 드레인 및 상기 인버터의 입력 단자는 상기 다이오드의 입력 단자에 접속되고, 상기 트랜지스터의 소스는 상기 다이오드의 출력 단자에 접 속되고, 상기 트랜지스터의 게이트는 상기 인버터의 출력 단자에 접속되는 것을 특징으로 하는 전원 공급 회로.
제 1 항에 있어서,

상기 스위치 회로는 PMOS 트랜지스터 및 인버터를 포함하며,

상기 PMOS 트랜지스터는 상기 패드에 존재하는 PESD 트랜지스터를 이용하고,

상기 PESD 트랜지스터 중 일 트랜지스터의 게이트는 상기 인버터의 출력 단자에 접속되고, 상기 인버터의 입력 단자는 상기 다이오드의 입력 단자에 접속되는 것을 특징으로 하는 전원 공급 회로.
제 3 항 또는 제 4 항에 있어서,

상기 인버터는 PMOS 트랜지스터와 NMOS 트랜지스터가 직렬로 연결되어 구성되는 CMOS 인버터이고, 상기 CMOS 인버터의 PMOS 트랜지스터의 폭/길이 (width/length) 는 상기 CMOS 인버터의 NMOS 트랜지스터의 폭/길이보다 큰 것을 특징으로 하는 전원 공급 회로.
제 3 항에 있어서,

상기 트랜지스터는 PMOS 인 것을 특징으로 하는 전원 공급 회로.