KR100764582B1

KR100764582B1 - 기상 접속 기술

Info

Publication number: KR100764582B1
Application number: KR1020027001781A
Authority: KR
Inventors: 하바벨가셈; 스미스존더블유
Original assignee: 테세라, 인코포레이티드
Priority date: 1999-08-11
Filing date: 2000-08-11
Publication date: 2007-10-09
Also published as: AU6640000A; JP2003506891A; WO2001011662A2; KR20020021405A; WO2001011662A3; EP1206325A4; EP1206325A2

Abstract

증기압이 높은 금속 등의 도전성 재료(40)를 실질적으로 밀봉된 상태로 유지되는 홀 내에 증착시킴으로써 유전층(20)을 통해 연장되는 홀(28)의 대향 측면상에 배치된 한쌍의 소자들(32, 38) 사이에 접기 접속이 형성된다. 상기 공정은 동시에 수행되어 마이크로전자 유닛, 예컨대 다층 회로 패널 내에 많은 접속을 형성한다.

Description

기상 접속 기술{VAPOR PHASE CONNECTION TECHNIQUES}

본 발명은 마이크로전자 소자 및 마이크로전자 소자의 제조에 관한 것이다.

수많은 마이크로전자 소자들은 절연층 또는 "유전"층과 이들 층을 통해 연장되는 도체들을 포함한다. 통상, 상기 층들의 표면을 따르는 방향이 "수평" 방향으로 불리워지는 반면에, 상기 층들을 관통하는 방향은 "수직" 또는 "z" 방향으로 불리워진다. 상기 층들을 관통하여 연장되는 도체들은 z-방향 도체 또는 "비아(via)"라고 불리워진다. 예컨대, 다층 마이크로전자 회로 패널은 여러 개의 유전층을 포함한다. 각 유전층은 상기 층의 한쪽 표면 또는 양쪽 표면을 따라 수평 방향으로 연장되는 도체와 상기 회로 패널의 반대측상에 있는 일정한 도체들을 서로 연결하기 위한 것으로서, 상기 층을 관통하여 연장되는 비아를 포함한다. 통상, 이러한 다층 회로는 순차적인 공정에 의해 제조된다. 각 유전층은 미리 형성된 유전층 상에 적층되고, 비아와 수평 도체를 형성하는 데 필요한 공정들이 수행된다. 이러한 순차적 제조 공정에는 품질 문제에 의해 초래되는 상당한 생산성의 손실을 포함하여 수많은 단점들이 존재한다. 후속 층을 형성하는 데에 어떠한 결점이 발생되면, 다층 구조 전체가 폐기되어야 한다.

본 발명의 출원인에게 공동으로 양도된 미국 특허 제5,367,764호와 제5,282,312호의 특정 실시예에 개시되어 있는 바와 같이, 다층 회로 패널은 병렬 공정법을 사용하여 제조될 수 있다. 이 방법에 따르면, 다층 구조를 구성하는 다수의 패널이 개별적으로 제조된 다음 인터포우저(interposer)와 함께 적층되는데, 상기 인터포우저는 에폭시 등의 경화성 유전 재료를 결합시키고, 솔더(solder)와 같은 다수의 전기 전도성 접속 재료를 결합시키는 것으로서, 상기 솔더는 미리 결정된 위치에서 상기 인터포우저를 관통하여 연장된다. 그 다음, 상기 적층식 조립체는 열과 압력 등에 의해 경화된다. 상기 유전 재료는 회로 패널을 서로 결합시키고, 상기 전기 전도성 재료는 다수의 패널상에 있는 도체 사이에 도전 경로를 형성한다. 이러한 개별적인 패널들은 조립되기 전에 테스트될 수 있기 때문에, 패널 제조 공정상의 결함에 의해 전체 조립체가 손실되는 결과가 발생하지 않는다. 또한, 상기 '764 특허 및 '312 특허에서 추가적으로 설명되는 바와 같이, 패널 사이의 수직 접속이 일정한 위치에서만 이루어지도록 개개의 패널들은 선택적으로 다루어질 수 있다.

본 발명의 출원인에게 양도되어 동시에 진행중인 국제 특허 출원 PCT/US97/23948(국제 공개 번호는 98/26476임)과 미국 특허 제 5,590,460호의 특정 실시예에 다중 회로 패널과 적층식 조립체의 병렬 생산에 관련된 다른 공정들이 개시되어 있다. 상기 '460 특허와 '948 국제 특허 출원의 특정 실시예에 개시되어 있는 바와 같이, 복수의 회로 패널이 적층되어 전기적으로 상호 접속될 수 있으며, 회로 패널상의 특징부와 인터포우저층에 제공된 도전 소자의 특징부를 기계적으로 결합시키고 있다.

상기 방법들은 복수 개의 층을 제조할 때 직면하게 되는 문제점에 대한 유용한 해결책을 제공한다. 그러나, 이러한 개선에도 불구하고 상기 회로 패널은 여전히 유전층을 관통하여 연장되고 있는 비아를 포함한다. 상기 비아는 유전층 내에 홀(hole)을 마련하고, 무전해 도금 및 전기 도금과 같은 공정에 의해 상기 유전층에 도전성 금속을 적층시킴으로써 형성된다. 이러한 공정들은 비아의 크기가 비교적 큰 경우에 잘 적용된다. 그러나, 전체 조립체를 보다 콤팩트하게 만들기 위해서는 보다 작은 비아를 제공하는 것이 바람직하다. 직경이 약 60 미크론 이하인 원형 비아, 특히 약 25 미크론 이하인 원형 비아와 같이 비교적 작은 비아를 도금에 의해 형성하는 것은 용이하지 않다.

홀 안에 도전성 재료를 적층시키고 도금 이외의 기술에 의해 비아를 형성하기 위한 다양한 방법들이 제안되었다. 크랜스톤 등(Cranston, et al.)의 미국 특허 제3,562,009호에는 내부 홀이 형성되어 있는 기판의 하부 표면에 금속 성분 소자를 배치시키고, 레이저 빔 또는 전자 빔을 상기 기판 상부로부터 홀의 개방 상단부를 통해 상기 금속 위로 유도하여 상기 금속을 홀의 벽 위로 증착시킴으로써 "금속화된 관통 홀"을 생성하는 공정이 개시되어 있다. 상기 문헌의 다른 예에는 홀 내에 배치된 다량의 분말 재료 위로 유사한 빔을 유도하는 것이 개시되어 있다. 이러한 방법에는 강력한 빔을 기판 상의 여러 위치로 유도하여야 하고, 해당 재료를 증발시키기에 충분한 시간 동안 상기 빔을 각각의 위치에서 유지시켜야 하는 필요성을 포함하여 제조 공정상의 명백한 단점이 존재한다. 또한, 상기 방법은 한번에 1개의 기판을 처리하는 데에만 유용하다. 베이린 등(Beilin, et al.)의 미국 특허 제5,454,161호에는 금속 유기 화학 기상 증착(MOCVD: Metal Organic chemical vapor deposition)에 의해 유전층의 개구 내에 금속을 증착시키는 공정이 개시되어 있다. 상기 MOCVD 공정에서는 기판을 반응실 내에 유지시켜 홀의 개구가 상기 반응실의 내부로 노출되도록 한다. 금속을 함유한 기체 조성물이 상기 반응실 내에 제공된다. 상기 조성물이 분해되어 개방된 비아 내에 금속이 적층된다. 야마구찌 등(Yamaguchi, et al.)의 미국 특허 제5,589,668호에는 증착(evaporation), 이온 도금 또는 스퍼터링 등의 기상 증착법을 사용한 유사한 공정이 개시되어 있다. 이러한 모든 공정에 있어서, 기판을 반응실 내에 유지시켜 비아의 개구가 상기 기판의 내부쪽으로 개방되도록 한다. 각각의 기판은 비아 내에 필요한 금속층을 만들기에 충분한 시간 동안 비교적 복잡하고 고가인 처리 장치 내에서 유지되어야 한다. 또한, 적층된 기판은 처리될 수 없다. 미국 특허 제4,933,045호는 "증착, 스퍼터링 또는 도금"에 의한 비아의 금속화가 명백히 당해 기술 분야에서 공지된 것으로 언급하지만, 상기 공정은 공정의 세부 사항을 제공하지는 않는다. 기상 증착에 의해 비아를 형성하고자 하는 상기 시도에도 불구하고, 보다 유용하고 경제적인 비아 형성 공정에 대한 요구가 여전히 존재한다.

마이크로전자자 조립체를 제조하는 경우 직면하게 되는 또 하나의 공통된 문제점은 1개의 소자를 다른 소자에 대해 장착하고 연결시키는 것이다. 예컨대, 반도체 칩 또는 다른 마이크로전자자 디바이스는 회로 패널에 접속되어야 한다. 본 발명의 출원인에게 공동 양도된 미국 특허 제5,148,265호, 제5,148266호 및 제5,347,159호의 특정 실시예에서 설명되는 바와 같이, 반도체 칩의 접촉부는 소형 회로 패널상의 단자 또는 칩 자체의 표면을 덮고 있는 접속 소자와 전기적으로 접속된다. 이어서, 상기 접속 소자상의 단자는 회로 패널과 같은 기판상의 접촉 패드와 접속된다. 상기 접속 소자는 제조 및/또는 사용 과정에서의 열적 효과로 인해 발생되는 치수 변화에 적응될 수 있도록 칩에 대해 이동 가능한 것이 바람직하다. 다양한 방법에 의해 상기 칩 접촉부와 인터포우저 사이의 접속이 이루어질 수 있다. 예컨대, 상기 인터포우저 상에 사전 제조된 리드와 상기 칩 접촉부와의 접속은 와이어 본딩, 저온 열압착 본딩(thermosonic bonding) 또는 초음파 본딩에 의해 이루어질 수 있다. 리드 본딩에 있어서의 추가적인 개선 사항들은 미국 특허 제5,536,909호, 제5,787,581호 및 PCT 국제 공개 제94/03036호 등에 개시되어 있다. 이러한 공정들은 칩 접속 공정 및 그 결과로서의 조립체에 현저한 장점을 제공한다.

플립-칩(flip-chip) 본딩으로 알려진 공정에서는, 솔더 볼(solder ball)을 사용하여 칩의 접촉부를 회로 보드와 같은 기판 상의 접촉 패드에 직접 본딩시킨다. 칩의 모든 접촉부는 동시에 접속될 수 있다. 그러나, 플립-칩 본딩에서는 솔더 볼에 대응하기 위해 칩의 접촉부 사이에 상당한 간격이 요구되고, 열적 스트레스에 대한 민감도를 포함한 기타의 단점들이 존재한다.

미국 특허 제5,518,964호에 개시되어 있는 바와 같이, 단부의 끝 부분이 칩 또는 웨이퍼와 결합되는 리드가 제공된 반도체 칩 등의 소자를 칩의 접촉부에 중첩시키고, 상기 칩 또는 웨이퍼로부터 당해 소자를 이격시켜 상기 리드를 변형시킴으로써 반도체 칩이나 웨이퍼상에서의 수 많은 접속이 동시에 이루어질 수 있다. 그 결과로서의 구조에 의해 열적 효과가 보상되고, 칩과의 상호 접속에 대한 신뢰성이 높아진다. 그럼에도 불구하고, 소자들을 접속시키는 방법을 더욱 향상시키는 것이 바람직하다.

김(Kim)의 미국 특허 제5,407,864호에는 회로 패널의 한쪽 표면 위에 칩을 장착하여 칩의 접촉부가 회로 패널의 상부면 쪽으로 향하도록 하는 것이 개시되어 있다. 칩의 접촉부는 회로 패널을 관통하여 그 바닥면까지 연장되어 있는 관통 홀을 따라 정렬되어 있다. 스퍼터링, 스크리닝, 전기도금 또는 증착에 의해 금속이 관통 홀의 개구를 통해 바닥면에 적층되고, 상기 적층된 금속은 홀을 관통하여 회로 패널상의 도체로 연장되어 있는 칩 접촉부의 도전성 연장부를 형성한다. 이러한 방법에 따르면, 각각의 칩 접촉 위치에서 홀이 회로 패널을 관통하여 연장되어야 하는 단점이 있다. 이로 인하여 다층 회로 패널상에 칩을 실장할 수 없게 된다. 또한, 증착 기술을 사용하여 공정이 수행되는 경우에 칩과 회로 패널을 포함한 구조체는 금속을 적층시키는 데 필요한 시간 내내 증착 기구 내에 유지되어야 한다. 또한, 최종 구조체는 칩과 회로 패널 사이의 상이한 팽창과 수축에 대응할 수 없다. 따라서, 전술한 특허와 특허 출원에 의해 제안된 기술에서의 모든 노력에도 불구하고, 비아 형성 및 접속 기술의 향상이 요구된다.

본 발명의 제1 측면에 따르면, 마이크로전자 소자 내에서의 접속 방법이 제공된다. 본 발명의 이러한 측면에 따른 방법은 제1 및 제2 도전 소자와 유전체를 제공하여 상기 유전체와 도전 소자들이 공동으로 실질상 밀폐된 챔버(chamber)를 규정하도록 하는 단계를 포함한다. 상기 챔버 내에 상당한 증기압을 갖는 금속 등의 분산성 도전 재료가 제공된다. 예컨대, 주석(Sn), 갈륨(Ga), 은(Ag), 인듐(In) 및 이들의 합금과 같은 저융점 금속이 사용된다. 다른 저융점 합금으로는 주석(Sn), 비스무트(Bi), 안티몬(Sb) 중 하나 또는 그 이상의 성분을 포함한 합금이 있다. 상기 방법은 실질적으로 밀폐된 챔버 내에 도전성 재료를 분산시켜 상기 유전체 상에 도전성 재료를 적층시키고, 상기 도전성 소자 사이에 연장되는 커넥터의 형성 단계를 더 포함한다. 상기 도전성 재료의 분산 단계는 챔버 내에서 도전성 재료를 증착시킴으로써 수행되는 것이 가장 바람직하다. 상기 챔버는 대기압 이하로(subatmospheric pressure) 유지되는 것이 바람직하다. 대안적으로 또는 추가적으로, 상기 챔버 내의 기체는 1개 종류 이상의 불활성 기체, 가장 바람직하게는 아르곤을 반드시 포함한다. 상기 유전체, 도전성 소자 또는 이들 양자에 의해 분산 단계가 수행되는 동안 챔버가 주위로부터 실질적으로 격리된 채로 유지됨으로써, 상기 도전성 재료가 분산 과정 중에 챔버로 실질상 이동되지 않은 채 상기 분산 단계가 수행된다. 달리 말하자면, 실질적으로 밀폐된 챔버 내에 이미 존재하는 도전성 재료가 원래의 위치에서 분산된다. 실질적으로 밀폐된 상기 챔버는 도전성 소자, 유전체 또는 이들 양자에 의해 기체가 새지 않도록 밀폐되는 것이 가장 바람직하다.

상기 제1 및 제2의 도전성 소자와 유전체를 제공하는 단계는 서로 반대 방향의 제1 표면과 제2 표면을 가지고 있고, 상기 양 표면 사이에서 내부를 관통하여 연장되는 1개 이상의 홀이 구비된 유전층을 제공하는 단계와, 상기 유전층의 제1 및 제2 표면상에 있는 홀을 덮도록 상기 제1 및 제2 도전성 소자를 제공하는 단계를 포함한다. 예컨대, 상기 제1 도전성 소자, 제2 도전성 소자 또는 이들 양자는 이들 소자들을 포함하는 별개의 본체 상에 제공된다. 이들 본체는 상기 유전층 상에 적층되어 전술한 바와 같은 1개 이상의 챔버를 형성한다. 전기 도금, 무전해 도금, 스퍼터링, 증착 및 화학 기상 증착 등의 방법에 의해 상기 도전성 재료를 적층시킴으로써 상기 도전성 소자상에 도전성 재료가 제공된다.

일단 상기 챔버가 밀폐되면, 증착 공정은 다만 상기 도전성 재료가 증착에 의해 상기 챔버 내에 재분포되기에 충분한 시간 동안 상기 조립체를 적절한 온도에서 유지시키도록 한다. 상기 조립체에 미치는 기계적 스트레스를 최소화하고, 상기 챔버로의 확산을 최소화하기 위해 대기압 이하로 유지된 임시 하우징이나 저장소 내에 상기 조립체를 유지시킴으로써 상기 조립체는 외부 주위의 대기압 이하에서 유지된다. 그러나, 증착 공정이 수행되는 동안 상기 조립체를 특수한 공정 기구 내에 유지시켜야할 필요는 없다. 예컨대, 상기 증착 공정은 간단한 오븐이나 유지 고정 기구 내에서 수행될 수 있다.

이들 방법을 사용하여 수 많은 접속이 동시에 형성될 수 있다. 예컨대, 한번의 증착 단계에 의해 조립체의 각 도전성 소자 사이에 수백 또는 수천의 접속이 형성될 수 있다. 상기 공정은 본래 신뢰할 수 있는 것으로서, 상기 도전성 재료가 존재하고 상기 도전성 소자가 챔버 내부를 향해 노출되어 있는 경우, 상기 도전성 재료는 도전성 소자들을 접속시키는 도체를 형성할 것이다. 또한, 상기 증착 공정은 조립체가 테스트된 후 테스트 과정에서 검출된 결함을 치유하기 위하여 반복될 수 있다. 조립체에 결함이 있는 경우 상기 조립체는 추가적인 공정의 수행 없이 가열 단계로 되돌아 간다. 전기 도금과 같은 종래의 비아 형성 공정과 달리, 본 발명의 상기 측면에 따른 공정은 홀이 작은 경우에 가장 유효하게 적용된다. 예컨대, 단면의 치수가 60 ㎛ 이하, 보다 바람직하게는 25 ㎛(대략 0.001 인치) 이하인 홀이 성공적으로 사용된다. 따라서, 상기 공정은 대단히 콤팩트하고, 집적도가 큰 회로의 제조에 유용하다.

본 발명의 상기 측면에 따른 추가 공정에는 제1 및 제2 표면이 있고, 상기 제1 및 제2 표면 사이에서 층 내부를 관통하여 연장되는 복수 개의 홀을 구비한 제1 유전층을 제공하는 단계와, 상기 제1 표면에 인접한 제1 도전성 소자와 상기 제2 표면에 인접한 제2 도전성 소자를 제공하여 이들 도전성 소자들이 적어도 일부의 홀을 따라 정렬되도록 하는 단계가 포함된다. 예컨대, 상기 제1 도전성 소자의 제공 단계는 그 위에 도전성 소자가 제공되며, 상기 유전층의 제1 표면과 나란히 배치된 제1 본체의 제공 단계를 포함한다. 상기 제2 도전성 소자는 상기 유전층의 제2 표면과 나란히 배치된 유사한 제2 본체상에 제공된다. 바람직하게는, 본 발명의 상기 측면에 따른 방법은 정렬된 제1 및 제2 도전성 소자를 구비한 홀 중 적어도 일부의 홀에 도전성 재료를 제공하고, 양호하게는 상기 도전성 재료를 증착시켜 상기 도전성 재료를 분산시킴으로써 적어도 일부의 홀에 따라 정렬된 제1 및 제2의 도전성 소자를 상호 접속시키는 도체의 형성 단계를 추가로 포함한다.

상기 공정은 반도체 칩 또는 앞 표면상에 접촉부를 갖는 기타의 마이크로전자 소자를 접속시키는 데에 사용될 수 있다. 따라서, 전술한 공정에서 사용된 제1 본체는 칩, 복수의 개별 칩이 조합된 조립체 또는 많은 수의 반도체 칩을 포함하는 전체 웨이퍼일 수 있다. 경화성 접착제를 상기 앞 표면에 제공하고 사전 성형된 유전층을 상기 접착제상에 결합시킴으로써, 또는 상기 유전층을 코팅제로 제공하고 상기 코팅제를 경화시킴으로써 상기 유전층은 접촉부가 포함된 칩, 조립체 또는 웨이퍼의 앞 표면에 제공된다. 상기 유전층이 상기 앞 표면에 제공되기 전 또는 제공된 후, 접촉부를 따라 정렬된 유전층 내에 홀이 형성된다. 이러한 구조에서 마이크로전자 소자상의 접촉부는 제1 도전성 소자로 사용된다. 상기 제2 도전성 소자는 회로 패널이나 기타의 실장 기판 상에 제공된다. 특정예에 있어서, 상기 제2 도전성 소자는 고정 단부와 자유 단부를 갖는 가늘고 긴 도체를 포함한다. 상기 고정 단부는 유전체 소자 내의 홀 중 적어도 일부의 홀을 따라 정렬된다. 리드의 자유 단부는 상기 유전층에 대해 이동 가능하기 때문에 제2 마이크로전자 소자가 상기 가늘고 긴 도체의 자유 단부에 부착되고, 상기 유전층으로부터 이격되어 상기 도체를 변형시킨다. 또는, 상기 유전층은 고정 단부를 구비하고 상기 유전층의 잔여 부분에 대해 이동 가능한 자유 단부를 구비한 가늘고 긴 리드 영역을 포함한다. 적어도 일부의 도체들은 이들 가늘고 긴 리드 영역을 따라 연장됨으로써 가늘고 긴 각 도체의 자유 단부가 관련 리드 영역의 자유 단부에 인접 배치된다. 여기서, 다시 추가의 마이크로전자 소자가 상기 리드의 자유 단부에 결합되고 상기 제1 마이크로전자 소자 및 유전층으로부터 이격되어 상기 리드를 변형시킨다. 이하에서 다시 설명되는 바와 같이, 이러한 공정들은 열적 효과에 기인한 상대적 이동에 대응할 수 있는 반도체 칩 패키지 및 실장(mounting)을 제공한다.

제1 도전성 소자의 제공 단계, 제2 도전성 소자의 제공 단계 및 도전성 재료의 제공 단계 중 적어도 하나의 단계가 선택적으로 수행되어 적어도 일부의 홀에 대해 상기 제1 도전성 소자, 제2 도전성 소자 또는 도전성 재료가 생략됨으로써 이들 홀에서 제1 및 제2 도전성 소자 사이에 접속이 이루어지지 않게 된다. 따라서, 상기 공정은 선택적으로 접속을 형성하는 데에 사용될 수 있다. 이하에서 설명되는 바와 같이, 도전성 소자의 선택적 형성 및/또는 도전성 재료의 선택적 제공은 선택적 도금 또는 에칭, 스크린 인쇄 및 선택적 기상 증착과 같은 공지의 방법에 의해 예컨대, 적층이 요구되지 않는 영역으로의 기상 증착을 방해하는 마스크를 사용하여 용이하게 이루어질 수 있다.

다른 예에 따르면, 상기 공정은 1개 이상의 유전층과 상기 1개 이상의 유전층에 의해 서로 이격되어 있는 복수의 도전성 소자층을 포함한 적층식 구조의 제공 단계를 포함한다. 상이한 층에 있는 도전성 소자 중 적어도 일부는 1개 이상의 위치에서 서로 정렬되어 있으며, 상기 위치 중 적어도 일부의 위치에 정렬된 상기 도전성 소자 사이에서 층을 관통하여 연장되고 있는 홀이 상기 유전층에 제공된다. 또한, 전술한 고 증기압 금속과 같은 분산성 도전 재료가 적어도 상기 위치들의 일부에 공급된다. 상기 적층식 구조가 만들어진 후에, 도전성 재료가 상기 유전층에 있는 홀 벽 위로 증착되어 도전성 소자 사이에 수직의 접속을 형성한다. 상기 도전성 금속은 적층된 모든 층에 있는 홀 내에 동시에 증착된다.

상기 도전성 소자가 서로 정렬되어 있고, 이들 정렬된 도전성 소자 사이에 배치된 유전층이 도전성 소자에 따라 정렬된 홀을 구비하고 있으며, 도전성 재료가 제공되어 있는 위치에서만 상기 수직의 접속이 형성된다. 상기 방법은 특히 다층 회로 제작에 매우 적합하다. 따라서, 상기 1개 이상의 유전층에 많은 유전층이 포함되는 것이 통상적이다. 상기 적층식 구조체를 관통하여 연장되는 수직 도체는 여러 개의 단계 중 임의의 단계를 선택적으로 수행함으로써 제공될 수 있다. 예컨대, 상기 유전층 내에 홀을 제공하는 단계는 홀이 상기 모든 위치 중 일부의 위치에 제공되도록 선택적으로 수행된다. 상기 홀은 규칙적인 격자 패턴의 위치에 배치되지만, 그 모든 위치 중 일부의 위치에만 홀이 제공된다. 또한, 증착성 도전 재료의 제공 단계도 선택적으로 수행된다. 예컨대, 적층에 앞서 상기 도전성 소자 위에 도금 등에 의해 상기 도전성 재료가 제공되는 경우, 도금하기 전에 상기 도전성 재료가 필요하지 않은 영역을 마스킹하거나, 상기 도전성 소자를 실질적으로 부식시키지 않는 부식액(etchant)을 사용하여 상기 도전성 재료를 선택적으로 부식시킴으로써 상기 도전성 재료가 선택적으로 제공된다. 다르게 표현하자면, 모든 위치 중 일부의 위치에 대해 선택적인 방법으로 도전성 재료를 제공하는 데에 필요한 공정은 마이크로전자 회로 공정에서 제어된 방식으로 금속을 제공하는 데에 통상 사용되는 종래의 공정만을 포함한다.

상기 도전성 소자의 층들은 교번적인 순서로 정렬된 제1 방향 및 제2 방향의 층을 포함한다. 제1 방향층 각각에 있는 도전성 소자들은 주로 제1 수평 방향으로 연장되는 가늘고 긴 트레이스(trace)를 포함하는 반면에, 각각의 상기 제2 방향층에 있는 도전성 소자들은 주로 제2 수평 방향으로 연장되는 가늘고 긴 트레이스를 갖는다. 여기서, 상기 제2 수평 방향은 상기 제1 방향을 가로지르는 방향이다. 상기 제1 방향 트레이스와 제2 방향 트레이스의 교차 지점에 대응하는 규칙적인 격자 패턴 중 적어도 일부의 위치에 홀이 배열되는 것이 바람직하다. 회로를 설계하는 데에 이러한 배열은 완전한 유연성(flexibility)을 제공한다. 또한, 매우 작은 비아를 선택할 수 있기 때문에 상기 교차 지점에 확대된 피처(feature)를 제공할 필요가 없다.

다른 변형 예에 있어서, 상기 도전성 재료는 증착을 수반하지 않는 공정, 예컨대 액체 상태의 도전성 재료를 원자화시키거나 상기 액체 도전성 재료를 기계적으로 분산시키기 위해 음파 에너지를 공급함으로써 챔버 내에 분산될 수 있다. 또한, 상기 공정은 챔버 또는 비아를 액체로 채우는 것에 의존되지 않는 것이 바람직하다. 또 다른 변형 예에 있어서, 도전성 재료의 전구체가 상기 밀폐된 챔버 내에 제공되어 반응함으로써 상기 밀폐된 챔버 내에 도전성 재료를 형성한다.

도 1은 본 발명의 일 실시예에 사용된 특정 소자를 나타낸 도식적인 사시도.

도 2는 본 발명의 일 실시예에 따라 조립 공정 중인 도 1의 소자를 나타낸 도식적 단면도.

도 3은 본 발명의 다른 예에 따른 소자를 나타낸 도식적 단면도.

도 4는 공정의 나중 단계 동안 다른 소자와 결합되는 도 3의 소자를 나타낸 도식적 단면도.

도 5는 본 발명의 또 다른 실시예에 따른 소자를 나타내는 도식적인 상단면도.

도 6은 도 5의 6-6의 선을 따라 자른 도식적 단면도.

도 7은 도 6과 유사하지만 제조 공정의 후반 단계에서 다른 소자와 결합되는 소자를 나타낸 도면.

도 8은 본 발명의 다른 예에 따른 소자를 나타내는 도식적인 부분 단면도.

도 9는 도 8에 도시한 소자의 도식적인 입면도.

도 10은 본 발명의 또 다른 예에 따른 소자를 도시하는 도식적인 입면도.

도 11은 본 발명의 또 다른 예에 따른 소자를 도시하는 부분적인 단면의 사시도.

도 12는 본 발명의 또 다른 예에 따른 공정 과정에서의 소자를 도시하는 도식적인 부분 분해도.

도 13은 본 발명의 또 다른 예에 사용된 소자를 나타내는 도식적인 단면도.

도 14는 본 발명의 다른 예에 따른 방법에서의 소자 및 공정 장치를 도시한 도식적인 부분 단면도.

도 15는 본 발명의 또 다른 예에 따른 방법에서의 소자 및 공정 장치를 도시한 도식적인 부분 입면도.

도 16은 본 발명의 다른 예에 따른 조립체를 도시한 도식적인 부분 단면도.

본 발명의 일예에 따른 공정에서는 제1 형태의 본체(20)와 제2 형태의 본체(22) 세트가 사용된다. 각각의 본체(20)는 상부면(24)과 이와 반대 방향인 바닥면(26)을 갖는 시트형(sheet-like) 유전층을 포함한다. 도시된 특정 예에 있어서, 각 층(20)은 두께가 대략 25 내지 100 미크론인 폴리아미드 시트로 형성된다. 각각의 상기 본체 또는 층(20)들은 그 바닥면상에 열경화성 본딩 재료의 코팅 또는 부속층(21)을 갖는다. 본딩 재료층(21)은 본체 또는 층(20)과 일체로 구성되거나, 본체 또는 층(20)의 나머지 부분과 조성이 상이한 별개의 접착제를 포함할 수 있다. 적절할 접착제로는 적층 가용성 기판의 제조시 고온 용도에 통상 사용되는 폴리아미드, 에폭시 및 시안산염-PTFE 재료와 같은 것들이 포함된다.

각 층(20)은 그 상부 표면(24)으로부터 바닥 표면(26)까지 그 내부를 관통하여 연장되는 홀(28)을 포함한다. 상기 홀들은 제1 방향 또는 수평 x 방향으로 연장된 홀의 열(column)과 상기 제1 방향 또는 x 방향에 수직인 제2 방향 또는 수평 y 방향으로 연장된 홀의 행(row)을 갖는 규칙적인 직선 격자 패턴의 위치에 배열된다. 상기 규칙적 격자 패턴의 모든 위치에 홀이 제공될 필요는 없다. 예컨대, 격자 패턴 내의 위치(30)에서는 홀이 생략된다. 설명을 명확히 하기 위해서, 도 1에는 몇 개의 홀만을 도시하였지만, 실제로는 전형적인 층은 수십, 수백 또는 수천의 홀들을 포함할 수 있으며, 규칙적인 격자 패턴 중 많은 위치에서 홀이 생략될 수 있다.

각각의 홀은 직경이 약 60 미크론 이하인 것인 바람직하며, 약 25 미크론 이하인 것이 더욱 바람직하고, 약 12.5 미크론 이하인 것인 가장 바람직하다. 유전층(20)은 고체 유전체일 수 있다. 또는, 본체(20) 내의 모든 유전층 또는 일부 유전층은 상기 유전층의 내부에 배치된 도전성 소자를 포함한다. 예컨대, 본체(20b)는 상기 유전층의 상부 표면과 바닥 표면 사이에 있는 내부의 전기 전도성 전위 평면(36)을 포함한다. 도 2에 도시된 바와 같이, 전위 평면(36)은 해당 층 내에 있는 대부분의 홀들(28)과 격리되어 있다. 그러나, 상기 전위패널(36)은 층(20b)에 있는 1개 또는 몇 개의 홀(28b)에 연장된다. 이하에 설명되는 바와 같이, 도전층은 홀(28b)의 수직 비아와 접속을 형성할 것이다.

또한, 각 층(20)은 그 층의 상부 표면을 따라 연장되는 트레이스(32)를 포함한다. 상기 본체(20)상의 트레이스(32)는 주로 제1 방향, 즉 x 방향으로 연장되지만, 트레이스의 일부는 다른 방향으로도 연장된다. 여기에서도 설명을 명확히 하기 위해서 트레이스 패턴을 매우 단순화시켰다. 전형적인 트레이스 패턴은 수백 개의 패턴을 포함할 것이다. 또한, 트레이스는 단절될 수도 있고 연속적일 수도 있다. 예컨대, 트레이스(32a)는 어느 한 위치에서 단절부(34)를 갖는다. 최소한 몇몇 트레이스(32)는 홀(28)의 상단부 위로 연장된다. 달리 표현하자면, 트레이스가 홀의 규칙적 격자 패턴 위로 연장된다.

상기 홀과 트레이스는 마이크로전자 회로 패널을 제조하는 데 사용되는 종래의 기술에 의해 형성될 수 있다. 예컨대, 상기 트레이스는 본체의 상부 표면을 덮는 구리패널이나 도전 금속으로부터 포토레지스트나 기타 패턴화 가능한 마스킹 재료를 사용하여 부식 공정을 조정하고 원하지 않는 트레이스를 제거하는 섭트랙티브 에칭(subtractive etching)에 의해 형성될 수 있다. 또는, 상기 트레이스는 종래의 첨가 도금에 의해 형성될 수 있다. 상기 홀은 레이저 애블레이션에 의해 형성되거나, 포토레지스트 또는 기타 마스크를 이용하여 상기 유전층을 다시 화학적으로 에칭시킴으로써 형성된다. 또는, 상기 유전층 자체가 감광성 유전체로부터 형성되고, 상기 홀은 유전체의 선택적 노광 및 경화에 의해 형성된다.

제2 형태의 유전성 본체(22)는 본체(20)와 본질적으로 동일하다. 각 본체(22)에는 상부 표면(23)과 바닥 표면(25)이 있고, 그 바닥 표면에는 경화성 본딩 재료(27)가 있다. 각 본체(22)에는 그 내부를 관통하여 연장되고 있는 홀(30)이 존재한다. 상기 층(22)상의 트레이스나 도체들(38)은 주로 제2 방향, 즉 y 방향으로 연장된다. 고 증기압의 도전 금속 스팟(spot)(40)이 트레이스(38)의 상부 표면상에 배치된다. 유사한 도전 금속 스팟(42)이 제1 방향 층(20)의 트레이스(32) 상부 표면에 배치된다. 상기 스팟(40, 42)은 제1 및 제2 수평 방향에서 홀의 규칙적 격자 패턴에서 사용된 간격과 동일한 간격으로 규칙적인 격자 패턴에 배치된다. 고 증기압 도전 재료의 스팟은 적층체의 최상층을 형성할 본체(20a)에서 생략된다.

본 발명의 일예에 따른 조립 공정에 있어서, 상기 제1 방향, 즉 x 방향으로 연장된 리드를 갖는 본체(20)는 제2 방향, 즉 y 방향으로 연장된 트레이스를 갖는 본체(22)와 교대로 적층된다. 각각의 제2 방향 본체(22)상에 있는 도전 재료 스팟(40)의 그리드(grid)는 적층체에서 그 다음 높이에 있는 제1 방향층(20)에서의 홀(28)의 그리드와 정렬된다. 예컨대, 제2 방향층(22a)상에서 도전 재료 스팟(40)의 그리드는 그 다음 높이의 층(20a)에 있는 홀(28)의 그리드와 정렬된다. 이와 마찬가지로, 제1 방향층(20b)상에 있는 도전 재료 스팟(32)의 그리드는 그 위의 제2 방향층(22a)에 있는 홀(39)의 그리드와 정렬된다. 상기 층들은 진공 적층 장치 내에 배치되는데, 상기 진공 적층 장치는 밀폐된 챔버를 가지고 있고, 상기 챔버 내에는 한쌍의 대향 플래튼(platen)이 구비되어 있다. 상기 챔버에 불활성 기체가 채워져서(flushing) 실질적으로 진공 상태가 된다. 이러한 공정은 모든 층에 있는 홀이 불활성 기체로 채워져서 챔버가 대기압 이하 보다 낮은 압력, 바람직하게는 약 200 Torr 이하, 보다 바람직하게는 약 10 Torr 이하가 되도록 반복된다. 약 1 Torr 이하의 보다 낮은 압력이 사용될 수 있다. 상기 주입(flushing) 공정 및 배출(evacuation) 공정이 수행되는 동안, 각 홀 사이의 양호한 접속을 보장하고 챔버 내에서의 주위 분위기를 보장하기 위하여 상기 층들은 임시 스페이서(도시되지 않음)에 의해 서로 격리된 채로 유지된다. 또한, 상기 층들이 서로 적층되기 전에 상기 주입 및 배출 공정이 수행될 수 있다.

상기 주입 및 배출 공정 후, 상기 플래튼 사이의 층들을 압착시킴으로써 가해지는 압력과 열의 의해 상기 층들이 서로 적층된다. 층(20, 22)의 바닥 표면상에 있는 본딩 재료(21, 27)가 활성화되어 상기 층들을 서로 결합시키고 여러 층에 있는 홀들(28, 39)을 막게 된다. 따라서, 적층 단계 이후에 홀(39a)은 제1 도전성 소자[층(20a)상의 트레이스(32a)]와, 제2 도전성 소자[층(22a)의 상부 표면에 있는 트레이스(38a)]와, 실질적으로 밀폐된 공간을 공동으로 규정하는 유전체[유전층(22a)]을 구비하고, 상기 공간 내에 배치된 도전성 재료(42)를 구비한다. 동일한 구조가 몇몇 다른 홀(39, 28)에 존재한다. 각각의 홀이 밀봉되도록 층 사이의 결합부는 기체가 새지 않는 것이 바람직하다. 이 경우, 각 홀 내의 공기는 적층 단계에서 진공 챔버에 사용된 압력에 대응되는 대기압 이하의 낮은 압력 상태의 불활성 기체를 주성분으로 포함한다.

적층 이후, 상기 조립체는 스팟(40, 42)에 금속의 전부 또는 일부를 증착시키기에 충분한 시간동안 상승된 온도에서 유지된다. 상기 공정의 현단계에서 사용된 온도의 상한은 본체(20)를 구성하는 재료의 열화 온도(degradation temperature)를 초과하지 않아야 한다. 예컨대, 통상의 폴리아미드는 약 350℃ 내지 400℃의 온도에서 열화된다. 또한, 본체 내에 한정된 밀봉 챔버의 압력은 온도에 따라 증가된다. 현 단계에서 사용되는 온도는 압력을 적층체 외부 주위의 압력 이상으로 상승시킬 만큼 높지 않아야 한다. 따라서, 상기 밀봉된 챔버 내의 내부 압력은 상기 조립체가 현 공정 단계에서 통상의 대기압 이하로 유지되는 경우, 대기압을 초과하지 않아야 한다. 본체가 유기 폴리머를 포함할 경우, 대개 상기 폴리머의 열화 온도가 제어한다. 증착된 금속은 홀(28)의 내부 벽상에 코팅제로 적층되고, 여러 층의 홀을 따라 연장되는 수직한 z 방향의 도체(50) 또는 전기 전도성 비아를 형성한다. 상기 수직 도체는 도전성 소자 또는 여러 개의 홀이 포함된 트레이스를 접속시킴으로써 적층 구조체를 관통하는 수직의 도전 경로를 형성한다. 예컨대, 이러한 수직의 도전 경로는 층(20a) 상부면에 있는 트레이스(32a)로부터 아래 쪽으로 홀(28a)과 홀(39a) 및 기타 다른 홀들을 관통하여 최하위층(20d)의 상부면에 있는 트레이스(32c)에 이르기까지 상기 적층체를 거의 대부분 관통하여 연장된다. 본체(20, 22)가 홀(hole)로 연장된 내부 도전성 소자들을 결합시키는 경우, 도전성 비아 라이너(liner)는 이러한 내부 도전성 소자들과의 접속을 형성한다. 예컨대, 전위 평면 소자(36)는 홀(28b)에서 수직의 도체와 전기적으로 접속된다.

상기 수직의 도전성 경로가 선택적으로 제공된다. 따라서, 각 층을 관통하는 수직의 비아 또는 도전 경로는 3가지 조건을 만족시키는 경우에만 제공되는데, 첫째, 그 위치에는 홀이 존재하여야 하는데, 홀이 생략된 위치(30)에는 어떠한 경로도 형성되지 않는다. 둘째, 홀의 양쪽 단부 근처에 트레이스 또는 도전성 소자가 존재하여야 한다. 예컨대, 적층체 바닥 근처의 층(22c) 내에 있는 홀(39c)의 상단부를 덮고 있는 트레이스가 존재하지 않는다. 따라서, 이 홀에서는 어떠한 수직 접속도 형성되지 않을 것이다. 셋째, 증착성 도전 재료가 홀 내에 존재하여야 한다. 예컨대, 홀(39d)에는 어떠한 도전성 재료도 존재하지 않기 때문에 수직 접속이 형성되지 않을 것이다. 따라서, 선택적인 홀의 제공, 선택적인 도전성 소자의 제공, 선택적인 증착성 도전 재료의 제공 및 이들 방법들에 대한 임의의 조합에 의해 수직 접속의 형성이 제어될 것이다. 또는, 본체 표면을 따라 트레이스 또는 도전성 패드를 선택적으로 형성하거나 선택적으로 중단시킴으로써 적층 구조체를 관통하는 수직 도전 패드 및 수평 도전 패드의 위치와 범위가 제어될 수 있다. 예컨대, 층(22a)의 상부 표면상에 있는 트레이스(38) 내의 단절부(52)는 층(20b)의 상부 표면상에 있는 트레이스(32d)로부터 층(20a)의 상부 표면상에 있는 트레이스(32c)를 전기적으로 분리시킨다. 즉, 수직 도전성 자체를 선택적으로 형성하지 않고서도 각 층에 있는 트레이스를 개별화(customization)함으로써 수직 경로 형성을 개별화할 수 있다. 수직 경로의 형성에 선택성을 제공하기 위하여 수평 도체의 개별화를 사용하는 것에 대해서는 미국 특허 제5,282,312호와 제5,367,764호에 보다 상세히 개시되어 있으며, 이들의 개시 내용은 본 명세서의 참조 문헌으로 포함된다.

도전성 소자간의 접속에 대한 신뢰성을 보장하기 위해서는, 상기 도전성 소자에 불순물, 특히 산화물이 실질적으로 존재하지 않아야 하는데, 이들은 적층된 도전성 재료와 도전성 소자 또는 트레이스 사이에 양호하고 저항이 낮은 접속의 형성을 방해하는 것들이다. 상기 트레이스가 구리와 같은 반응성 금속으로부터 형성되는 경우, 여기에는 통상적으로 산화층이 포함된다. 상기 산화층은 산소의 부분압이 매우 낮은 공기 내에서의 베이킹(baking)에 의해, 예컨대 상기 도전성 소자가 포함된 본체를 상승된 온도에서 진공 챔버 내에 유지시킴으로써 제거될 수 있다. 이러한 공정들은 무-플럭스 솔더링(flux-free soldering)에 사용되는 환원 공정과 유사하다. 대안적으로, 또는 부가적으로 상기 반응성 금속은 금(gold)층과 같은 비 반응성 금속 표면 코팅제로 덮힐 수 있다. 통상적으로, 금(gold)층이 니켈 코팅제상에 도포된다.

증착 단계가 수행되는 동안, 상기 조립체가 적층 공정에서의 플래튼(platen) 사이에 유지될 필요는 없다. 따라서, 각 조립체는 간단한 가열과 압착 공정에 의해 적층된 다음 증착 공정을 위해 오븐으로 이동될 수 있다. 상기 조립체는 그 외부 표면에 대한 기계적 손상을 방지하는 데 요구되는 것 이외의 특정한 고정 작용을 필요로 하지 않은 채, 증착 공정에서 벌크로 처리될 수 있다. 따라서, 수 많은 조립체들이 상기 증착 공정에서 유지될 수 있다. 증착 공정에서의 체류 시간이 상당함에도 불구하고, 상기 공정에 의해 상당한 시간당 생산량(throughput)이 달성될 수 있다. 통상, 수초에서부터 수 시간의 체류 시간이면 수직 도체를 형성하기에 충분하다. 바람직하게는, 상기 증착 공정이 대기압 또는 대기압을 초과하는(superatmospheric) 상태의 공기에서 수행됨으로써 적층체 외부의 압력이 밀폐된 챔버 내부에 유도된 압력과 평형을 이루거나 그 압력을 초과한다.

또는, 상기 증착 공정은 대기압 이하 및 불활성 기체가 성분으로 포함된 공기 내에서 수행될 수 있다. 이로 인하여, 조립체가 특정 홀에 대한 누설 경로를 가지고 있다 하더라도, 홀은 대기압 이하의 불활성 기체 공기를 유지할 것이다. 이러한 방법이 사용되는 경우에, 상기 조립체는 과도한 내부 압력에 의해 적층 분해(delamination)가 발생되지 않도록 플래튼 사이에 유지된다. 또 다른 방법에서는, 상기 본체와 도전성 소자에 작은 개구에 제공함으로써, 증착 공정이 수행되는 동안 상기 조립체의 외부와 챔버의 내부가 연결되도록 한다. 이 경우, 상기 증착 공정은 상기 조립체의 외부 주위의 공기가 대기압 이하의 전체 압력 하에 있는 상태에서 수행되어야 한다. 그러나, 이 경우에도 상기 챔버는 실질적으로 밀폐 상태로 유지되며, 상기 공정은 조립체의 외부로부터 챔버 내로의 도전성 재료의 현저한 이동 없이, 그리고 상기 챔버 내에 도전성 재료를 분산시키는 공정이 수행되는 동안에 통상 도전성 재료가 챔버 내로 이동되는 일 없이 수행된다.

전술한 공정에 있어서, 여러 개의 층에 수직 도체가 동시에 형성된다. 그러나, 서로 다른 층에 수직 도체가 순차적으로 형성되도록 상기 공정이 변형될 수 있다. 따라서, 제1 세트의 부분을 적층시킴으로써 제1 세트의 밀폐된 챔버를 형성시킬 수 있고, 이들 챔버 내에 도체가 형성될 수 있다. 이어서, 복수의 부가적인 층들이 추가되어 부가적인 챔버를 형성하고, 상기 도체 형성 단계가 반복 수행된다. 원하는 수의 층들이 추가될 때까지 상기 공정의 싸이클이 반복되어 더 많은 층을 추가시키고, 더 많은 도체를 형성할 수 있다.

본 발명의 다른 예에 따른 공정은 제1 또는 앞 표면상에 접촉부(102)가 구비된 반도체 웨이퍼(100)에 대해 개시된다. 상기 웨이퍼는 앞 표면 중 접촉부(102)를 제외한 부분을 덮고 있는 패시베이션층(100)을 구비하는 것이 바람직하다. 상기 웨이퍼는 접촉부(102)에 전기적으로 접속된 내부의 전자 디바이스(도시되지 않음)를 포함한다.

접촉부(102)는 공정의 후반부 단계에서 증착되는 재료와 양호한 전기 접속을 제공하고, 증착되는 도전 금속과 접촉부의 재료 사이에서의 바람직하지 않은 반응을 방지하도록 처리된다. 예컨대, 아연화 알루미늄 접촉부에 니켈층을 덮고, 다음에 금 보호층을 덮는다. 이 공정에 이어서, 스퍼터링 또는 증착과 같은 종래의 적층 공정을 사용하여 접촉부(102)상에 고증기압의 도전 금속(103)이 도포된다. 상기 스퍼터링 또는 증착 공정이 수행되는 동안 상기 도전성 재료가 접촉부(102)에만 적층되도록 마스크를 사용하는 것이 바람직하다. 고 증기압의 금속을 제공하는 다른 방법이 사용될 수 있다. 예컨대, 종래의 솔더 볼 제공시 사용되는 것과 동일한 방법을 사용하여 상기 접촉부상에 금속의 볼(ball)을 적층시키고 이를 용융시킴으로써 고 증기압의 금속이 제공될 수 있다. 또한, 웨이브 솔더링과 유사한 방법을 사용하여 웨이퍼의 앞쪽 표면을 액체 상태의 금속에 접촉시킴으로써 상기 고 증기압의 금속이 제공될 수 있다. 솔더와 같은 본딩 재료를 제공하기 위한 것으로서 본 발명의 출원인에게 일반 양도되어 공동 진행중인 미국의 가출원 제60/123,602호에 개시된 기술이 고 증기압의 재료를 제공하기 위해 사용될 수 있으며, 상기 가출원에 개시된 내용은 참고 문헌으로서 본 발명의 일부로 포함된다. 또 다른 예에 있어서, 고 증기압 재료를 포함한 별도의 기판층이 웨이퍼의 앞쪽 표면 위에 제공된다.

다음 단계의 공정에 있어서, 유전층(106)이 상기 패시베이션층(104) 위에 적층된다. 층(106)의 바닥 표면상에는 전술한 접착층과 유사한 접착층(108)이 있고, 층(106)에는 그 상부 표면과 바닥 표면을 관통하여 연장되는 홀(110)이 있다. 층(106)의 상부 표면상에는 연장 리드(112)가 제공된다. 각 리드에는 홀들(110) 중 어느 하나를 덮고 있는 제1 또는 고정 단부(114)가 있고, 이러한 홀로부터 이격된 자유 또는 끝 단부가 있다. 각 리드에는 솔더, 공융 본딩 합금 등의 본딩 재료(118)가 제공된다. 각 리드의 끝 단부(116)는 층(106)의 상부 표면상에 착탈 가능하게 부착되는 반면에, 각 리드의 고정 단부(114)는 층(106)에 확실하게 부착된다. 이러한 목적에 적합한 리드 구조는 본 발명의 출원인에게 일반 양도된 미국 특허 제5,518,964호 및 제5,904,498호 및 일반 양도되어 공동 진행중인 국제 출원 PCT/US/99/02748과 미국 특허 출원 09/020,750 및 09/195,371에 개시되어 있으며, 이들의 개시 내용은 참고 문헌으로서 본 명세서의 일부로 포함된다. 예컨대, 전술한 '498 특허에 개시되어 있는 바와 같이 상기 리드 부분은 상부 층의 서로 다른 부분에서 결합 세기가 서로 다르다. 상기 '964 특허의 특정 실시예와 전술한 PCT 출원 및 미국 특허 출원의 특정 실시예에 개시된 바와 같이, 리드의 끝 단부는 용이하게 단절되거나 제거될 수 있는 작은 금속성 또는 유전성 소자에 의해 지지 유전체에 접속된다.

상기 적층 조립체의 형성과 관련하여 전술된 것과 유사한 기체 주입 및 진공 적층 기술을 사용하여 웨이퍼(100)에 층(106)이 적층된다. 따라서, 적층 이후에 상기 유전층(106)은 경화된 접착층(108)과 함께 상기 웨이퍼에 기체가 새지 않는 실(seal)을 형성한다. 각 홀(110)은 유전층, 그 위 도체(112)의 고정 단부(114) 및 웨이퍼와 접촉부(102)에 의해 밀봉된다. 각 홀들은 상술한 바와 같이 대기압 이하의 낮은 압력의 불활성 기체를 포함한다. 또한, 상기 도전성 재료(103)를 각 접촉부(102)로부터 홀(110) 내부로 증착시키기 위하여 상기 조립체를 상승 온도에서 유지시킴으로써 접촉부와 관련 리드의 고정 단부(114) 사이에 연장되어 있는 수직의 커넥터를 형성한다.

웨이퍼의 상기 도체(102)에 리드(112)가 접촉되도록 수직 도체를 형성한 이후에, 상기 웨이퍼는 바닥 표면(126)상에 노출된 패드(124)를 포함하는 추가 소자(122)와 결합된다. 한 예로서, 상기 추가 소자는 상부 표면(130)에서 노출된 단자(128)를 갖는 단일층 또는 다층 구조일 수 있다. 패드(124)는 리드의 끝 단부상에 있는 본딩 재료(118)를 활성화시킴으로써 리드의 끝 단부(116)에 결합된다. 통상적으로, 상기 본딩 재료는 구성 소자들을 열과 압력하에서 결합시킴으로써 활성화된다. 상기 리드의 끝 단부가 상기 패드(124)에 결합된 이후, 소자(122)는 예정된 수직 이동에 의해 웨이퍼(100) 및 유전층(106)으로부터 이동된다. 이러한 상기 소자들은 서로에 대해 수평 방향으로 이동한다. 이들 소자들의 상대적 이동에 의해 상기 리드는 수직의 연장 배열 쪽으로 구부러진다. 상기 소자들이 이동하는 동안, 또는 이동한 후, 유동성 및 경화성 조성물이 상기 소자들 사이에 제공되고 경화되어 리드(122)를 둘러싸는 유전체, 바람직하게는 유연층(132)을 형성한다. 예컨대, 압력에 의해 상기 소자들 사이에 경화성 재료가 제공되어 상기 소자들을 서로 격리시킨다. 상기 리드의 본딩 및 이동 과정을 수행하는 기술은 전술한 특허 및 문헌들에 개시되어 있다.

상기 공정 결과로서의 조립체는 절단면(134)을 따라 소자(122) 및 웨이퍼(100)를 절단함으로써 절단되고, 그 결과 복수 개의 개별적인 유닛이 형성된다. 각각의 유닛은 웨이퍼와 소자(122)의 일부분에 1개의 반도체 칩 또는 수 개의 칩을 포함한다. 전술한 특허 및 문헌들에 보다 상세히 설명된 바와 같이, 이러한 유닛은 단자(128)가 결합되는 인쇄 회로 보드 등의 기판상에 장착될 수 있다. 상기 칩과 회로 보드의 열팽창 차이를 수용하여 상기 단자(128)와 회로 보드 사이의 솔더 결합부상에 상당한 스트레스가 가해지지 않도록 리드(112)는 구부러질 수 있으며, 유연층(132)은 변형될 수 있다. 다른 경우에, 추가 유닛(122) 자체는 회로 보드이거나 다른 마이크로전자 디바이스일 수 있다. 이들 경우에, 상기 가용성 리드와 유연층은 유사한 장점을 제공한다. 상기 증착 기술은 리드(112)와 접촉부(102) 사이에 효율적, 경제적 및 신뢰성 있는 접속 형성 방법을 제공한다. 상기 방법의 변형 예에 있어서, 도전성 재료(103)는 고정 리드 단부(114)의 바닥 표면상에 제공되고, 홀(110) 내에 제공되며, 칩 접촉부(102)와의 접속을 형성하도록 증착된다. 또한, 본딩 재료(118)는 리드의 끝 단부 위 보다는 패드(124)상에 제공된다.

다른 변형 예(도 5 내지 도 7)에 있어서, 유전층(206)에는 그 내부를 관통하여 연장되는 것으로서, 상기 유전층을 주요 영역(251)과 복수 개의 가늘고 긴(elongated) 리드 영역(252)으로 세분하는 통상 U 자형의 많은 슬롯(250)이 존재한다. 각 리드 영역에 인접한 시트의 주요 영역(251)에 홀(210)이 형성된다. 연장 도체들(212)은 상기 시트의 주요 영역으로부터 각 리드 영역(252) 위로 연장된다. 이러한 각각의 도체는 하나의 홀(210)을 덮고, 상기 주요 영역으로부터 이격된 리드 영역의 끝 단부에 본딩 재료(218)를 구비한다. 상기 도전 증착성 재료(203)는 홀(210) 내의 도체(212) 하부면상에 제공된다. 유전층(206)을 웨이퍼(200)의 앞쪽 표면에 고정시키는 데 사용된 접착층(208)은 UV-분해성 또는 기타 방사선 분해성 접착 재료이다. 도체(212)와 접촉부(202)를 접속시키는 수직의 도체(220)를 형성하기 위해 전술한 것과 실질적으로 동일한 방법으로 상기 적층 및 증착 단계들이 수행된다. 상기 증착 단계 이전, 보다 바람직하게는 상기 증착 단계 이후에, 접착층(206)이 리드 영역(252)의 끝 단부를 둘러싸고 있는 영역(256)(도 5)에서 선택적으로 분해된다. 예컨대, 이러한 선택적인 분해는 층(206)을 분해시키는 데 유용한 자외선이나 기타의 방사선을 선택적으로 인가함으로써 이루어진다. 상기 리드의 끝 단부는 그 끝 단부상에 존재하는 도전성 재료에 의해 추가 소자(222)에 결합된다. 여기서 다시, 상기 리드가 수직하게 연장된 형태로 구부러지도록 추가 소자(222)와 웨이퍼가 서로 격리 이동된다. 상기 이동 단계가 수행되는 동안, 또는 이동 단계가 수행된 후에, 도전성 재료는 리드 둘레에 주입되는 것이 바람직하다. 리드 영역을 갖는 소자들과 이러한 소자들에 사용되는 조립 기술들은 본 출원의 출원인에게 일반 양도되어 공동 진행중인 것으로서 1998년 8월 26일에 출원된 미국 특허 출원 제09/140,589호와, 1999년 5월 24일에 출원된 제09/317,675호에 개시되어 있으며, 상기 개시 내용들은 참고 문헌으로서 본 명세서에 포함된다. 중합체층을 갖는 리드가 포함된 다른 소자들은 참고 문헌으로 본 명세서에 포함되는 미국 특허 제5,915,752호와 제5,536,909호 및 전술한 PCT/US96/14965 출원에 개시되어 있다.

도 8과 도9에 도시된 바와 같이, 더욱 복잡한 조립체를 제조하는 데에 전술한 기상 접속 방법이 사용될 수 있다. 따라서, 본 발명의 다른 예에 따른 소자(300)는 여러 개의 유전층(302)과 이들 유전층 사이에 연장되는 트레이스(304)를 포함한다. 바람직하게는, 후술하는 기상 공정에 의해 형성된 수직 도체(308)는 이들 층의 전부 또는 일부를 관통하여 연장된다. 상기 트레이스(304)와 수직 도체(308)의 적어도 일부는 쌍으로 또는 세트로 정렬된다. 상기 본체(300)의 바닥 표면에는 많은 수의 리드(310)가 제공된다. 도 8에 명확히 도시되어 있는 바와 같이, 각 리드(310)는 복수 개의 도체(312, 314)와 이들 도체를 서로 분리시키는 유전층(316)을 포함한다. 상기 도체들(312, 314)은 칩 또는 웨이퍼와 같은 반도체 장치(322)의 접촉부(318, 320)에 접속된다. 바람직하게는 각 리드에 접속된 상기 도체들(318, 320)이 서로 근접되어 있으며, 칩 또는 웨이퍼(322) 내에 배치된 동일한 내부 전자 장치(324)에 접속된다. 본 발명의 출원인에게 일반 양도되어 동시에 진행중이며, 그 개시 내용이 본 명세서의 일부로 포함되는 것인 미국 특허 출원 제09/140,589호(1996년 9월 19일에 출원됨), 제08/715,571호(1998년 2월 9일에 출원됨) 및 PCT 국제 공개 WO97/11588의 출원에 보다 자세히 설명되어 있는 바와 같이, 복수 개의 트레이스 또는 도체 쌍 또는 세트로 정렬된 트레이스 및 도체의 사용에 의해 제어된 임피던스 신호 경로가 제공된다. 예컨대, 이러한 경로는 통상 서로 평행하게 연장되는 신호 도체와 그라운드 도체를 포함하며, 통상 서로 평행하게 연장되는 2개 이상의 신호 도체 세트를 포함한다. 이들 출원에 자세히 개시되어 있는 바와 같이, 상기 칩 내의 회로(324)는 접촉부(318, 320)와 같은 1세트의 인접 접촉부들 상에 반대 방향의 펄스를 수신하거나 전송하도록 정렬됨으로써, 이들 펄스는 동일한 리드 상에 있는 도체(312, 314) 세트를 따라 전송될 것이고, 트레이스(304a, 304b)(도 8)와 같이 병렬 배치된 평행 트레이스를 따라 전송될 것이다. 상기 출원 및 공개 문헌에 더욱 자세히 개시되어 있는 바와 같이, 이러한 구조에 의해 고속의 신뢰성 있는 신호 전송이 제공된다. 또한, 이러한 구조에 제공되는 제어된 임피던스 신호 경로는 칩 또는 웨이퍼(322) 등 상이한 소자 사이에서 신호, 예컨대 하나의 칩이나 웨이퍼 내에서의 신호를 전도시키는 데 사용된다. 예를 들어, 트레이스(304c, 304d)와 관련 리드(310a, 310b)는 외부 단자(326)로의 전도 경로뿐만 아니라, 칩(322) 내부에 멀리 이격되어 있는 2개의 전자 장치 사이의 저 임피던스 신호 경로를 제공한다. 또한, 저 임피던스 신호 경로의 제공에 의해 멀리 이격된 칩 소자 사이의 고속 신호 전송이 가능하게 되고, 칩 내에서의 신호 라우팅 작업이 단순화된다. 작은 홀 안에 접속을 형성하는 본 발명의 성능에 의해 상당히 콤팩트한 조립체가 제공된다. 도 8에 명확히 도시되어 있는 바와 같이, 수직의 도체들이 서로 다른 크기와 형태의 홀 안에 형성된다. 예컨대, 수직 도체(332)가 여러 개의 중합체층을 통해 연장된 홀(330) 내에 형성되는 반면에, 다른 수직 도체는 접촉부(320) 위의 홀에 형성되고 패시베이션층(334)의 두께를 통해 연장된다. 다른 변형예에 있어서, 복수 개의 칩이 소자(300)와 같은 단일 소자에 접속되고, 상기 도체들과 리드에 의해 상호 접속되어 다중 칩 모듈을 형성한다.

도 10에 도시된 바와 같이, 상기 기상 접속 공정은 실리콘이나 기타 반도체 재료로 형성되는 본체 전체를 포함한 조립체에 사용된다. 따라서, 칩들(400, 402, 404)을 적층시킴으로써 복합 칩 또는 웨이퍼를 제조할 수 있다. 칩들(400, 404)이 능동 반도체 전자 장치(405)를 포함하는 반면에, 중간 칩(402)은 유전층과 도체(406)만을 포함한다. 칩(402) 내의 홀(408)은 다른 칩에 있는 접촉부와 정렬되고, 증착성 도전 재료는 전술한 방법과 실질적으로 동일한 방법에 의해 홀 내에 증착된다. 상기 증착 공정은 칩들을 함께 결합시켜 이들을 고체 유닛으로 혼합시키는 결합 공정과 동시에 수행된다. 예컨대, 이러한 공정은 비교적 고온에서 수행되며, 결합 표면에서의 실리콘이나 다른 소자들의 결합을 포함한다. 대안적으로 또는 추가적으로, 이러한 결합 공정은 고온의 접착제 또는 공정 본딩 재료의 활성화를 포함한다.

각각의 칩들이 능동 소자를 포함하거나, 1개 또는 그 이상의 칩들이 도체와 수동 소자만을 포함하는 칩의 조립체를 제조하는 데에 이러한 공정이 사용될 수 있으며, 특히 여러 개의 칩들을 제조하는 데 사용되는 생산 공정들이 서로 상용될 수 없는 경우에 유용하다. 예를 들어, 트레이스(406)는 종래의 반도체 제조 공정에서 적층시키기 어렵거나 능동 소자에 근접하게 제공되었을 때 능동 소자에 유해한 영향을 미치는 금속으로서, 구리, 금, 백금 또는 기타의 금속들로 형성된다. 상기 기상 접속 공정은 칩(400, 404) 내에서 이들 도체들과 전자 소자(405)를 결합시키는 기능을 수행한다. 상기 도체(406)는 소자(405)와 전기적으로 접속되어 있지만, 제조 또는 사용 중에 도체 재료가 소자로 확산되는 일이 실질적으로 발생되지 않도록 소자로부터 격리되어 있다. 즉, 상기 기상 접속 공정에 의한 접속은 화학적인 분리 상태를 유지시킨다.

대안적으로 또는 추가적으로, 칩들(400, 404)은 상용될 수 없는 공정에 의해 형성되거나, 상용될 수 없는 재료로부터 형성되는데, 예컨대 칩(400)이 Ⅲ-Ⅴ 화합물, Ⅱ-Ⅵ 화합물 또는 기타의 화합물 반도체와 같은 화합물 반도체로부터 형성되는 반면에 칩(404)은 주로 실리콘으로부터 형성된다. 본 명세서에서 사용되는 "Ⅲ-Ⅴ"의 단어는 Al, Ga, In 또는 Tl 중 어느 하나 이상과 N, P, As, Sb 또는 Bi 중 어느 하나 이상과의 화합물을 의미하며, "Ⅱ-Ⅵ"의 단어는 Be, Mg, Ca, Sr, Ba, Zn, Cd 및 Hg 중 어느 하나 이상과 O, S, Se 및 Te 중 어느 하나 이상과의 화합물을 의미한다. 통상적으로, 이들 화합물 반도체들은 불순물(dopants)을 포함한다. 다른 예에 있어서, 중간의 칩(402)이 제거되고, 전체 적층체는 2개의 칩만으로 구성된다. 이들 중 어느 하나의 칩 또는 2개의 칩 모두가 홀과 이 홀에 정렬된 접촉부를 구비하고 있으며, 상기 2개의 칩상에 있는 접촉부는 전술한 증착성 도전 재료를 사용하여 서로 결합된다. 작은 비아를 제공하는 기상 도체 형성 공정의 성능은 특히 이들 비아가 칩 자체 내에 형성되는 경우에 유용하다. 본 발명의 접속 공정을 사용하여 복수 개의 반도체 재료층을 조립하는 경우, 여러 개의 층을 병렬로 처리할 수 있는 장점이 있다. 예컨대, 매우 미세한 라인 폭을 사용하여 1개 이상의 층(통상적으로 능동 소자를 포함한 층)이 형성되고, 다른 층 또는 층들(통상적으로 도체와 수동 소자만을 포함한 층)은 보다 성긴 라인 폭으로 제조된다. 이로 인하여, 저렴하고 보다 신뢰성이 높고, 생산성이 높은 공정을 사용하여 도체층을 제조할 수 있다. 또한, 층을 독립적으로 제조할 수 있는 성능으로 인하여 각각의 층들을 조립하기 전에 테스트할 수 있다.

도 11에 도시되어 있는 바와 같이, 본 발명의 다른 예에 따른 조립체는 상부 표면에 근접 배치된 1개 이상의 도체를 갖는 유전층(500)을 포함한다. 이들 도체들은 주로 제1 또는 x 방향으로 연장된다. 유전체 소자(500)에는 도체의 일부분 아래에서 x 방향으로 연장된 가늘고 긴 슬롯 형태의 홀이 제공된다. 유전층 또는 본체(506)와 같은 다른 소자에는 주로 제2 또는 y 방향을 가로지르는 방향으로, 바람직하게는 상기 제1 또는 x 방향에 수직한 방향으로 연장된 도체들(508)이 제공된다. 도체들(508)은 그 위에 가늘고 긴 다수의 도전성 재료(510)를 구비한다. 도 11에 도시된 배치에서, 본체들(500, 506)은 서로 이격되어 있다. 결합 공정에 있어서, 상기 본체들은 전술한 것과 동일한 방법으로 서로 결합되고, 상기 도전성 재료(510)는 각 슬롯(504) 내에 수직 연장된 도체가 형성되도록 증착된다.

상기 예에 있어서, 가늘고 긴 도전성 소자와 슬롯을 사용할 경우, 상기 소자들 중 한쪽 또는 양쪽 소자가 예정된 위치를 약간만 벗어나는 경우에도 신뢰성 있는 접속 형성이 보장될 것이다. 따라서, 슬롯(504)상의 임의의 지점이 증착성 도전 재료를 갖는 리드(508)의 임의의 영역과 정렬되는 경우에 상기 접속이 이루어질 것이다. 상기 제1 또는 x 방향에서의 오정렬에 의해 접속은 슬롯(504)과 트레이스(502)의 길이를 따라 약간 이동되는 반면에, y 방향에서의 오정렬에 의해서는 상기 상호 접속이 단지 리드(508)를 따라 이동될 것이다. 슬롯(504) 내에 증착성 도전 재료를 제공함으로써 허용오차(tolerance)의 민감도가 감소될 수 있다. 이러한 경우에, 슬롯(504)이 리드(508)의 일부 부분을 차단하는 한, 접속이 이루어질 것이다. 전술한 바와 같이, 상기 기상 접속 공정은 비교적 작은 홀의 경우에 가장 잘 적용된다. 따라서, 상기 홀 또는 슬롯(504)의 최소 크기 또는 폭 w는 약 60 미크론 이하인 것이 바람직하며, 25 미크론 이하인 것이 더욱 바람직하다.

다른 예에 있어서, 상기 챔버는 접착층 내에 개구를 제공함으로써 형성되어 상기 접착층 자체가 협동하여 챔버를 규정하는 유전체 소자로의 기능을 수행하게 된다. 따라서, 도 12에 도시된 조립체는 여러 개의 유전성 본체(620)를 포함한다. 각 유전성 본체는 그 상부 표면상에 연장된 트레이스(602)와 그 바닥 표면상에 연장된 트레이스(604)를 포함한다. 최상부 본체(620a)를 제외한 모든 본체상의 트레이스(602)에는 그 전체 표면 위에 증착성 도전 재료가 제공된다. 상기 최상부 본체를 제외한 유전성 본체의 상부 표면상에 접착층(625)이 제공된다. 이들 접착층이 트레이스(602)를 덮는다. 상기 층들을 적층하기 전에, 접착제가 선택적으로 제거되어 접속이 형성될 위치에서만 트레이스(602) 위에 홀(622)이 형성된다. 예컨대, 레이저 애블레이션에 의해, 또는 제거되지 않아야 할 영역을 보호하기 위해 마스크를 사용하는 용매(solvent)에 의한 선택적 처리에 의해 상기 접척제가 제거된다. 그 후 상기 층들이 적층된다. 접착층들(625)은 함께 본체(620)를 홀딩(holding)하고, 상기 접착층 내에 홀이 제공되는 위치를 제외하고 각 유전층의 상부면에 있는 트레이스(602)를 그 다음 인접한 층의 바닥 표면상에 있는 트레이스(604)로부터 절연한다. 상기 접착층 내의 홀(622)은 본체(620) 사이에서 챔버를 형성한다. 홀(622)에서 트레이스(602) 상의 증착성 도전 재료가 증착되고 상기 챔버 내에 적층되어 전술한 것과 동일한 방법에 따라 트레이스(604)에 대한 도전성 접속이 형성될 수 있다. 상기 접착층 내에 형성된 홀은 원형의 홀 또는 가늘고 긴 슬롯과 같이 전술한 형태 중 어느 하나의 형태를 갖는다.

다른 예에 있어서, 상기 접착층에는 "인터포우저(interposer)"라 불리워지는 별개의 자기 지지(self-supporting) 소자가 제공된다. 이러한 각각의 인터포우저는 전체적으로 접착제로 구성된다. 더욱 전형적으로는, 각 인터포우저는 구조적 보강재, 전기 전도성 소자 또는 이들 양쪽 소자와 같은 복수 개의 보조층을 포함하며, 상기 보강재의 양측면상에 접착제가 배치된다. 예컨대, 상기 인터포우저는 본 출원의 출원인에게 일반 양도된 것으로서, 그 개시 내용이 본 명세서의 일부로 포함되는 것인 미국 특허 제5,367,764호 및 제5,282,312호에 개시된 것과 같은 내부 구조체를 포함한다. 예컨대, 도 13에 도시된 인터포우저(725)는 유전성 보강층(726) 및 이 보강층의 대향 상부면과 하부면상에 있는 접착제층(727, 728)을 포함하며, 상기 접착체층이 인터포우저의 제1 표면(731)과 제2 표면(733)을 한정한다. 홀(730)이 이들 층 전부를 통해 연장된다. 본체(740, 742)는 각각 인터포우저의 제1 표면 및 제2 표면에 적층된다. 본체(742)상의 도전 소자(744)와 본체(740)상의 도전 소자(746)는 홀(730)에 정렬됨으로써, 각 홀의 대향 단부에 인접한 홀에 노출된다. 상기 도전 소자, 본체 및 인터포우저는 전술한 것과 실질적으로 동일한 방법으로 협동하여 챔버를 규정한다. 상기 각각의 챔버 내에 전술한 것과 동일한 방법으로 도전성 재료가 제공된다. 예컨대, 하나의 도전성 소자 또는 양쪽의 도전성 소자가 도전성 재료를 포함한다. 전술한 것과 같이, 상기 챔버 내에 도전성 재료가 증착되어 각 홀과 관련된 도전성 소자들 사이에 연장되는 전기 도체를 형성한다. 다른 예에 있어서, 상기 인터포우저는 본 명세서에 참조로써 포함되는 미국 특허 제5,590,460호의 특정 예에 개시되어 있는 바와 같이, 내부에 홀이 구비된 금속 시트와, 상기 금속 시트상에 코팅되어 상기 홀들을 정렬시키는 유전성 재료를 포함한다. 상기 코팅은 선택적으로 수행되어 적어도 일부 홀의 내부에서 상기 도전 시트가 코팅되지 않은 상태로 남게 된다. 도 1에서의 홀(28b)과 관련하여 설명된 것과 같은 홀 내에 상기 도전성 재료가 분산되는 경우에 상기 도전 시트에 대한 전기적 접속이 형성될 것이다.

전술한 공정에 있어서, 상기 도전성 재료는 열을 가하여 기체 상태로 변환시키는 방법에 의해 분산되고, 기체 상태로부터 홀의 벽 위에 적층되어 도체를 형성한다. 그러나, 상기 챔버 내에 도전성 재료를 분산시키는 다른 방법이 사용될 수 있다. 예컨대, 상기 조립체를 유도 가열시키거나 초고주파 가열시커거나 또는 상기 조립체에 가시 광선 또는 적외선 기타 복사 에너지를 조사시키는 등, 전자기적 에너지, 음파 에너지 또는 복사 에너지의 인가에 의해 도전성 재료의 분산을 촉진시키는 데에 에너지가 공급된다.

별도의 열 입력에 의해서 또는 별도의 열 입력 없이, 초음파 또는 음파의 진동 형태로 된 기계적 에너지가 상기 조립체에 인가된다. 이러한 음파 에너지에 의해 도전성 재료의 증착이 발생되거나, 증착의 발생 없이 홀 내에 도전성 재료가 물리적으로 분산된다. 예컨대, 이러한 인가 에너지는 상기 도전성 재료를 액체 상태로 변환시키고, 그 결과로서의 액체를 원자화시킴으로써 각 챔버 내에 도전성 재료의 미스트(mist)를 형성하는 데에 유용하다. 미스트가 형성되지 않은 경우에도, 상기 인가 에너지는 상기 액체를 챔버 내로 이동시킴으로써 챔버 내부 및 챔버의 벽 위에 상기 액체를 분산시킨다. 상기 조립체를 강하게 흔들기 및/또는 텀블링(tumbling)함에 의해 기계적 에너지가 제공된다. 전술한 증착 공정뿐만 아니라, 액상 분산 공정에 있어서도, 챔버 내의 도전성 재료에 인가된 에너지는 챔버의 내부 표면의 습성(濕性)에 의존되지 않는 메커니즘에 의해 상기 도전성 재료를 분산시키는 데에 유용하다. 도전성 재료가 액체로 분산될 수 있는 예에 있어서, 도전성 재료의 증착이 필수적인 것은 아니다. 따라서, 상기 도전성 재료가 증착성일 필요는 없다. 본 명세서에 사용된 "분산성 도전 재료"라는 단어는 증착성 도전 재료와 에너지의 인가에 의해 액체 상태로 분산될 수 있는 재료 두 가지를 전부 포함한다.

반드시, 상기 조립체 전체에 기계적 에너지나 열을 동시에 인가하여야 하는 것은 아니다. 예컨대, 도 14에서와 같이, 종래의 초음파 진동 소스(미도시)에 의해 구동되는 초음파 에너지 공급기(800)가 조립체의 한쪽 표면을 가로질러 M의 이동 방향으로 이동되고, 상기 조립체의 대향 표면은 지지체(802)상에 지지된다. 따라서, 상기 공급기가 조립체의 여러 부분에 초음파 에너지를 연속적으로 공급함으로써 서로 다른 시각에 서로 다른 홀 내에 도체가 형성된다. 도시된 위치에서, 홀(804)에는 이미 도체가 형성되었고, 홀(806)에는 도체가 형성되고 있으며, 홀(808)에는 앞으로 도체가 형성되어야 한다. 국부 가열 장치나 복사 에너지 빔이 동일한 방법으로 상기 조립체 위로 이동될 수 있다. 또한, 에너지가 홀 위로 지향되는 위치에서 순간적으로 정지하거나 정지하지 않는 래스터 스캐닝과 같은 더욱 복잡한 이동 패턴이 사용될 수 있다. 상기 에너지 공급기와 조립체 사이의 상대 이동은 조립체의 이동, 상기 공급기 또는 양자에 의해 제공된다. 예컨대, 도 15에서와 같이, 열, 초음파 기타의 에너지는 한쌍의 로울러(822)를 통해 인가되며, 이들 로울러는 협동하여 그들 사이에 닙(nip)을 규정한다. 조립체는 화살표 R로 표시된대로 로울러의 회전에 의해 상기 닙을 통해 진행된다. 상기 로울러는 조립체의 표면에 압력을 가하고, 상기 로울러 사이에 순간적으로 배치되는 조립체의 부분에 에너지를 제공한다.

전술한 예에서, 분산성 도전 재료가 금속의 형태로 제공되고, 그 조성은 공정 과정 동안 변화되지 않는다. 그러나, 분해되거나 반응하여 챔버 내에 분산되고 상기 챔버의 벽에 적층되는 금속 또는 기타 도전성 재료를 생성하는 하나 이상의 재료를 제공함으로써 밀폐된 챔버 내에 도전성 재료가 제공될 수도 있다. 본 명세서에서는 이러한 재료를 "도전성 재료 전구체"라는 단어로 사용된다. 도전성 재료의 전구체는 단일 성분으로 제공되거나 상기 챔버 내에서 서로 혼합되는 복수의 성분으로 제공된다. 예컨대, 일부의 도전성 재료의 전구체는 메탈 하이드라이드(metal hydrides), 메탈 아지드(metal azides) 및 메탈 아세테이트(metal acetates)를 포함한다. 반응은 기체 상태 또는 액체 상태에서 일어난다.

도 8과 도 9와 관련하여 설명된 예에서, 칩이나 웨이퍼와 같은 반도체 장치는 리드를 통하여 다른 소자와 접속된다. 다른 예에서는, 상기 리드를 사용하지 않고 반도체 장치와 다른 소자 사이에 접속을 형성하기 위하여 본 발명이 적용될 수 있다. 도 16에서와 같이, 정면(902)과 이 정면상에 있는 접촉부(904)를 구비한 칩 또는 웨이퍼 등의 반도체 장치(900)가 상부 표면(909)상에 접촉 패드(908)가 구비된 기판(906)상에 장착된다. 내부에 홀(912)이 있는 유전층(910)에 의해 장치(900)가 상기 기판에 장착된다. 상기 반도체 장치의 정면(902)은 기판의 상부 표면(909)을 향하고 있다. 상기 홀(912)은 접촉부(904)와 패드(908)에 따라 정렬된다. 유전층(910)은 접착제를 포함하고, 전술한 방법 중 어느 하나의 방법에 의해 제공된다. 예컨대, 상기 층은 상기 장치 상에, 또는 상기 기판 상에 코팅제로서 제공되고, 홀(912)은 상기 접촉부나 패드의 위치맞춤(registration)으로 형성된다. 또한, 상기 구성 부분들이 조립되는 경우에, 상기 홀은 그곳에 노출된 도전성 소자와 함께 챔버를 형성한다. 분산성 도전 재료나 도전 재료의 전구체가 각 챔버 내에 제공되고, 상기 도전 재료를 분산시키거나 상기 전구체와 반응하도록 에너지가 공급됨으로써 홀(912) 내부에 도전성 재료를 적층시키고, 접촉부(904)와 패드(908) 사이에 연장된 도체(914)를 형성한다.

전술한 특징들과, 기타의 변형예 및 이들의 조합예들은 본 발명의 사상을 이탈하지 않는 범위 내에서 사용될 수 있으며, 바람직한 예에 대한 이전의 설명들은 청구항에 의해 규정되는 본 발명을 한정하기 위한 것이 아니라 예시의 목적으로 이해되어야 한다.

Claims

마이크로전자 유닛 내에서 접속을 형성하는 방법에 있어서,

(a) 제1 도전성 소자와 제2 도전성 소자 및 유전체 - 상기 유전체 및 상기 제1 및 제2 도전성 소자에 의하여 실질적으로 밀폐된 공간이 형성됨 - 를 제공하는 단계와,

(b) 상기 공간 내에 도전성 재료를 제공하는 단계와,

(c) 상기 도전성 재료가 상기 공간 내의 상기 유전체 상에 적층되고, 상기 적층된 도전성 재료가 상기 도전성 소자들을 서로 접속시키도록, 상기 공간 내에 상기 도전성 재료를 분산시키는 단계

를 포함하는 것을 특징으로 하는 마이크로전자 유닛 내에서의 접속 형성 방법.
제1항에 있어서, 상기 분산 단계는 상기 도전성 재료의 증착 단계를 포함하는 것을 특징으로 하는 마이크로전자 유닛 내에서의 접속 형성 방법.
제1항에 있어서, 상기 공간은 상기 증착 단계가 수행되는 동안 대기압보다 낮은 압력(subatmospheric pressure)보다 낮게 유지되는 것을 특징으로 하는 마이크로전자 유닛 내에서의 접속 형성 방법.
제2항 또는 제3항에 있어서, 상기 공간은 상기 증착 단계가 수행되는 동안 불활성 기체를 포함하는 것을 특징으로 하는 마이크로전자 유닛 내에서의 접속 형성 방법.
제3항에 있어서, 상기 유전체와 상기 도전성 소자들은 상기 증착 단계가 수행되는 동안 상기 공간을 대기압보다 낮은 압력보다 낮게 유지하는 것을 특징으로 하는 마이크로전자 유닛 내에서의 접속 형성 방법.
제3항에 있어서, 상기 유전체와 상기 도전성 소자들은 상기 증착 단계가 수행되는 동안 처리 기구 내에서 대기압보다 낮은 압력으로 유지되는 것을 특징으로 하는 마이크로전자 유닛 내에서의 접속 형성 방법.
제1항에 있어서, 상기 분산 단계는 상기 공간 내에 상기 도전성 재료를 액체 상태로 분산시키기 위해 기계적 에너지를 인가하는 단계를 포함하는 것을 특징으로 하는 마이크로전자 유닛 내에서의 접속 형성 방법.
제7항에 있어서, 상기 기계적 에너지는 상기 도전성 재료를 원자화시킬 수 있는 것을 특징으로 하는 마이크로전자 유닛 내에서의 접속 형성 방법.
제1항에 있어서, 상기 공간 내에 도전성 재료를 제공하는 단계는 도전성 재료의 전구체를 제공하는 단계와, 상기 공간 내에서 상기 도전성 재료의 전구체를 반응시키는 단계를 포함하는 것을 특징으로 하는 마이크로전자 유닛 내에서의 접속 형성 방법.
제1항에 있어서, 상기 제1 및 제2 도전성 소자와 유전체의 제공 단계는 대향하는 제1 및 제2 표면과 상기 표면들 사이의 층을 관통하여 연장되는 홀을 구비한 유전층을 제공하는 단계와, 상기 제1 및 제2 표면에 각각 인접한 상기 홀에 노출된 상기 제1 및 제2 도전성 소자를 제공하는 단계를 포함하는 것을 특징으로 하는 마이크로전자 유닛 내에서의 접속 형성 방법.
제10항에 있어서, 상기 제1 및 제2 도전성 소자의 제공 단계는 상기 제1 및 제2 도전성 소자가 구비된 제1 및 제2 본체를 제공하는 단계와, 상기 제1 및 제2 본체를 상기 유전층에 적층하는 단계를 포함하는 것을 특징으로 하는 마이크로전자 유닛 내에서의 접속 형성 방법.
제10항에 있어서, 상기 홀은 60 ㎛의 최소 단면적 치수를 갖는 것을 특징으로 하는 마이크로전자 유닛 내에서의 접속 형성 방법.
제12항에 있어서, 상기 최소 단면적의 치수는 25 ㎛ 이하인 것을 특징으로 하는 마이크로전자 유닛 내에서의 접속 형성 방법.
제12항에 있어서, 상기 홀의 단면 형상은 원형인 것을 특징으로 하는 마이크로전자 유닛 내에서의 접속 형성 방법.
제1항에 있어서, 상기 도전성 재료는 상기 도전성 소자 중 적어도 어느 하나 위에 제공되는 것을 특징으로 하는 마이크로전자 유닛 내에서의 접속 형성 방법.
제1항에 있어서, 상기 도전성 소자들이 실질적으로 산화물이 없는(oxide-free) 금속 표면에 제공되는 것을 특징으로 하는 마이크로전자 유닛 내에서의 접속 형성 방법.
제1항에 있어서, 상기 분산 단계는 상기 도전성 소자와 유전 소자에 열을 인가하는 단계를 포함하는 것을 특징으로 하는 마이크로전자 유닛 내에서의 접속 형성 방법.
복수의 전기적 접속을 형성하는 방법에 있어서,

(a) 제1 및 제2 표면과 상기 제1 및 제2 표면 사이의 층을 통해 연장되는 복수 개의 홀을 구비한 제1 유전층을 제공하는 단계와,

(b) 복수 개의 제1 도전성 소자들을 상기 층의 제1 표면에 근접하여 제공하고, 복수 개의 제2 도전성 소자들을 상기 층의 제2 표면에 근접하여 제공하는 단계-상기 도전성 소자들은 상기 홀들 중 적어도 일부와 정렬됨으로써 상기 홀들 중 적어도 일부가 자신들과 정렬된 제1 및 제2 도전성 소자를 구비함-와,

(c) 도전성 재료를 상기 정렬된 제1 및 제2 도전성 소자를 구비한 상기 홀들 중 적어도 일부에 제공하는 단계와,

(d) 상기 홀들 중 적어도 일부와 정렬된 상기 제1 및 제2 도전성 소자를 상호 접속시키는 도체를 형성하기 위해 상기 도전성 재료를 분산시키는 단계

를 포함하고, 단계 (d)는 단계 (a), 단계 (b) 및 단계 (c) 이후에 수행되는 것을 특징으로 하는 복수의 전기적 접속 형성 방법.
제18항에 있어서, 상기 제1 도전성 소자의 제공 단계는 도전성 소자를 구비한 제1 본체-상기 제1 본체는 상기 유전층과 병렬 배치됨-의 제공 단계를 포함하는 것을 특징으로 하는 복수의 전기적 접속 형성 방법.
제19항에 있어서, 상기 도전성 재료의 제공 단계는 상기 제1 도전성 소자 위에 상기 도전성 재료를 적층하는 단계를 포함하는 것을 특징으로 하는 복수의 전기적 접속 형성 방법.
제20항에 있어서, 상기 도전성 재료의 적층 단계는 전기 도금, 무전해 도금, 스퍼터링, 증착 및 화학 기상 증착으로 구성된 그룹으로부터 선택되는 1개 이상의 방법을 포함하는 것을 특징으로 하는 복수의 전기적 접속 형성 방법.
제19항에 있어서, 상기 유전층의 제공 단계는 상기 제1 본체의 표면 위의 위치에 상기 유전층을 형성하는 단계를 포함하는 것을 특징으로 하는 복수의 전기적 접속 형성 방법.
제19항에 있어서, 상기 제1 본체는 정면상에 접촉부가 구비된 마이크로전자 소자이고, 상기 유전층의 제1 표면은 상기 정면과 대향되는 것을 특징으로 하는 복수의 전기적 접속 형성 방법.
제23항에 있어서, 상기 유전층의 제공 단계는 경화성 접착제를 상기 정면에 제공하고, 사전 형성된 유전층을 상기 접착제 위에 제공하는 단계를 포함하는 것을 특징으로 하는 복수의 전기적 접속 형성 방법.
제23항에 있어서, 상기 제2 도전성 소자는 고정 단부와 자유 단부를 갖는 가늘고 긴 도체를 포함하며, 상기 고정 단부는 상기 홀들 중 적어도 일부와 정렬되는 것을 특징으로 하는 복수의 전기적 접속 형성 방법.
제25항에 있어서, 상기 가늘고 긴 도체의 자유 단부는 유전층에 대해 이동 가능한 것을 특징으로 하는 복수의 전기적 접속 형성 방법.
제26항에 있어서, 상기 가늘고 긴 도체의 자유 단부에 제2 마이크로전자 소자를 접속시키는 단계와, 상기 제2 마이크로전자 소자를 상기 유전층으로부터 이격되도록 이동시킴으로써 상기 도체를 변형시키는 단계를 더 포함하는 것을 특징으로 하는 복수의 전기적 접속 형성 방법.
제25항에 있어서, 상기 유전층은, 고정 단부를 구비하고 상기 유전층의 잔여 부분에 대해 이동 가능한 자유 단부를 구비한 가늘고 긴 리드 영역을 포함하며, 상기 가늘고 긴 도체 중 적어도 일부는 상기 가늘고 긴 리드 영역을 따라 연장됨으로써 상기 각각의 가늘고 긴 도체의 자유 단부가 상기 유전층의 관련 리드 영역의 자유 단부에 근접 배치되는 것을 특징으로 하는 복수의 전기적 접속 형성 방법.
제28항에 있어서, 제2 마이크로전자 소자를 상기 가늘고 긴 도체의 자유 단부에 접속시키는 단계와, 상기 제2 마이크로전자 소자를 상기 제1 마이크로전자 소자로부터 이격되도록 이동시킴으로써 상기 가늘고 긴 도체와 유전층의 리드 영역을 변형시키는 단계를 더 포함하는 것을 특징으로 하는 복수의 전기적 접속 형성 방법.
제18항에 있어서, 상기 제1 도전성 소자의 제공 단계, 제2 도전성 소자의 제공 단계 및 도전성 재료의 제공 단계 중 적어도 어느 하나의 단계가 선택적으로 수행됨으로써, 상기 제1 및 제2 도전성 소자와 상기 도전성 재료 중 적어도 어느 하나가 상기 홀들 중 적어도 일부에서 생략되고, 이러한 홀에서는 제1 및 제2 도전성 소자 사이에 접속이 형성되지 않는 것을 특징으로 하는 복수의 전기적 접속 형성 방법.
제18항에 있어서, 상기 도전성 재료의 제공 단계는 선택적으로 수행됨으로써 상기 도전성 재료가 상기 홀들 중 적어도 일부에서 생략되고, 이러한 홀에서는 제1 및 제2 도전성 소자 사이에 접속이 형성되지 않는 것을 특징으로 하는 복수의 전기적 접속 형성 방법.
제18항에 있어서, 상기 제1 및 제2 도전성 소자의 제공 단계는 상기 제1 도전성 소자를 포함한 제1 본체와 상기 제2 도전성 소자를 포함한 제2 본체를 제공하는 단계와, 상기 제1 및 제2 본체를 상기 제1 유전층에 밀봉(seal)시키는 단계에 의해 수행되는 것을 특징으로 하는 복수의 전기적 접속 형성 방법.
제32항에 있어서, 상기 밀봉 단계는 상기 유전층을 대기압보다 낮은 압력(subatmospheric pressure)보다 낮게 유지시키는 동안 수행되는 것을 특징으로 하는 복수의 전기적 접속 형성 방법.
제33항에 있어서, 상기 유전층을 대기압보다 낮은 압력보다 낮게 유지시키는 단계는 1개 이상의 불활성 기체로 필수적으로 이루어지는 기체 내에서 상기 유전층을 상기 대기압보다 낮은 압력으로 유지시키는 단계를 포함하는 것을 특징으로 하는 복수의 전기적 접속 형성 방법.
제18항에 있어서, 상기 분산 단계는 열을 상기 도전성 소자와 유전층에 인가하여 상기 도전성 재료를 증착시키는 단계를 포함하는 것을 특징으로 하는 복수의 전기적 접속 형성 방법.
제35항에 있어서, 상기 접속을 테스트하는 단계와, 상기 접속중 임의의 접속에 결함이 있는 경우 상기 가열 단계를 반복하는 단계를 더 포함하는 것을 특징으로 하는 복수의 전기적 접속 형성 방법.
다층 회로를 제조하는 방법에 있어서,

(a) 1개 이상의 유전층과 상기 1개 이상의 유전층에 의해 서로 분리된 복수 개의 도전성 소자층을 구비한 적층 구조체를 제공하는 단계-서로 다른 층에 있는 상기 도전성 소자들 중 적어도 일부는 1개 이상의 위치에서 서로 정렬되어 있으며, 상기 1개 이상의 유전층은 상기 위치들 중 적어도 일부의 위치에 정렬된 도전성 소자들 사이를 관통하여 연장되는 홀을 구비함-와,

(b) 상기 위치들 중 적어도 일부에 도전성 재료를 제공하는 단계와,

(c) 상기 유전층 내의 상기 홀 벽 위에 도전성 재료를 분산시켜 (ⅰ) 도전성 소자들이 서로 정렬되어 있는 위치, (ⅱ) 상기 도전성 소자들 사이의 유전층이 상기 도전성 소자와 정렬된 홀을 구비하는 위치 및 (ⅲ) 상기 도전성 재료가 제공되는 위치에서만 도전성 소자 사이에 수직의 접속을 형성하도록 상기 도전성 재료를 분산시키는 단계

를 포함하고, 단계 (c)는 단계 (a) 및 단계 (b) 이후에 수행되는 것을 특징으로 하는 다층 회로의 제조 방법.
제37항에 있어서, 상기 적층 구조체는 상기 복수 개의 유전층을 포함하고, 수직 도체들은 상기 각각의 유전층에 형성되는 것을 특징으로 하는 다층 회로의 제조 방법.
제37항에 있어서, 상기 유전층에 상기 홀을 제공하는 단계는 선택적으로 수행됨으로써 도전성 소자가 유전층의 대향 측면에 제공되는 모든 위치보다 적은 위치에 홀이 제공되는 것을 특징으로 하는 다층 회로의 제조 방법.
제37항에 있어서, 홀 제공 단계는 상기 홀을 규칙적인 격자 패턴 중 적어도 일부 위치에 배치시키도록 수행되는 것을 특징으로 하는 다층 회로의 제조 방법.
제40항에 있어서, 상기 각 층에서의 도전성 소자는 상기 규칙적인 격자 패턴의 모든 위치보다 적은 위치로 연장되는 것을 특징으로 하는 다층 회로의 제조 방법.
제40항에 있어서, 상기 도전성 소자층은 교대적인 순서로 정렬된 제1 방향층과 제2 방향층을 포함하고, 상기 각 제1 방향층에서의 상기 도전성 소자들은 주로 제1 수평 방향으로 연장되는 가늘고 긴 트레이스를 포함하며, 상기 각 제2 방향층에서의 상기 도전성 소자들은 주로 상기 제1 수평 방향을 가로지르는 제2 수평 방향으로 연장된 가늘고 긴 트레이스를 포함하는 것을 특징으로 하는 다층 회로의 제조 방법.
제42항에 있어서, 상기 규칙적 격자 패턴에서의 상기 홀은 상기 제1 방향 트레이스와 상기 제2 방향 트레이스의 교차 지점에 제공되는 것을 특징으로 하는 다층 회로의 제조 방법.
제38항에 있어서, 상기 적층 구조체의 제공 단계는 1개 이상의 유전층, 1개 이상의 도전층 또는 이들 양자가 각 적층 공정에서 상기 적층 구조체에 부가되는 일련의 적층 공정으로 수행되는 것을 특징으로 하는 다층 회로의 제조 방법.
제44항에 있어서, 상기 분산 단계는 일련의 증착 공정으로 수행되며, 상기 증착 공정 중 적어도 일부는 상기 모든 적층 공정이 완료되기 전에 수행되는 것을 특징으로 하는 다층 회로의 제조 방법.
제44항에 있어서, 상기 분산 단계는 상기 모든 적층 공정이 완료된 후에 개시되는 것을 특징으로 하는 다층 회로의 제조 방법.
제37항에 있어서, 상기 분산 단계는 상기 도전성 재료를 상기 홀 내에 증착시키는 단계를 포함하는 것을 특징으로 하는 다층 회로의 제조 방법.
제47항에 있어서, 상기 적층 공정은 상기 적층 구조체를 대기압보다 낮은 압력보다 낮게 유지시키는 동안 상기 유전층을 서로 밀봉시킴으로써 상기 홀을 대기압보다 낮게 밀봉하는 단계를 포함하는 것을 특징으로 하는 다층 회로의 제조 방법.
제37항에 있어서 상기 유전층 중 적어도 일부는 접착층을 포함하는 것을 특징으로 하는 다층 회로의 제조 방법.
삭제
삭제