KR100759810B1 - 나노입자를 포함하는 전자소자용 광산란 박막 및 이를포함하는 박막 트랜지스터용 접합 구조와 이들의 제조 방법 - Google Patents
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Abstract
나노 입자를 포함하는 전자소자용 광산란 박막 및 이를 포함하는 박막 트랜지스터용 접합 구조와 이들의 제조 방법에 관하여 개시한다. 전자소자용 광산란 박막은 Si 또는 금속으로 이루어지는 나노입자를 포함하는 탄화물-반금속 또는 탄화물-금속으로 구성된다. 본 발명에 따른 박막 트랜지스터용 접합 구조는 (ZnS)1-x(SiC)x, W1 - xCx, Ta1 - xCx 및 Mo1 - xCx (0 < x < 1)으로 이루어지는 제1 보호막 및 제2 보호막 사이에 상기 광산란 박막이 개재된 구조를 가진다. 상기 제1 보호막과 상기 광산란 박막과의 사이, 그리고 상기 광산란 박막과 상기 제2 보호막과의 사이에는 각각 M1 -y((ZnS)1-x(SiC)x)y, M1 -y(W1 - xCx)y, M1 -y(Ta1 - xCx)y 및 M1 -y(Mo1 - xCx)y (0 < x < 1, 0 < y < 1, M은 각각 Si, Ta, W 또는 Mo)로 이루어지는 캡핑층이 개재될 수 있다. 이들 박막은 각각 선행 공정에서의 진공 상태를 파괴하지 않고 연속적으로 인시츄(in-situ)로 형성된다.
Description
도 1a 내지 도 1g는 본 발명의 바람직한 실시예에 따른 전자소자용 광산란 박막을 포함하는 박막 트랜지스터용 접합 구조의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판, 20: 제1 보호막, 30: 제1 캡핑층, 40: 광산란 박막, 42: 나노입자, 50: 제2 캡핑층, 60: 열처리, 70: 제2 보호막, 80: 전극 패드.
본 발명은 전자소자용 광산란 박막 및 이를 포함하는 전기적 접합 구조와 이들의 제조 방법에 관한 것으로, 특히 나노입자를 포함하는 전자소자용 광산란 박막과, 이를 포함하는 보호막 - 광산란 박막 - 보호막의 접합 구조의 박막 트랜지스터용 접합 구조와 이들의 제조 방법에 관한 것이다.
종래의 박막 트랜지스터 소자에서는 광파이버 내에서 신호를 증폭하는 기술이 주로 적용되고 있으며, 이에 따라 광학적 비선형 효과를 이용한 광파이버 내에서의 신호 증폭에 관한 연구가 활발히 이루어지고 있다. 그러나, 증폭 감도를 상승시키기 위해서 광 파이버의 간격을 넓게 하고 그 길이를 길게 하여야 하기 때문에 증폭기 본체의 크기가 커져 전자 디바이스를 집적화하여 소형화하기는 곤란하다.
또한, PNP, NPN 접합 및 조셉슨 접합을 전자 회로 분야에 응용하기 위한 다양한 기술이 지난 수 십년 동안 활발하게 개발되어 왔다. 전자 및 정공 두 종류의 캐리어가 관여하여 신호를 증폭하는 기능을 가지는 바이폴라 트랜지스터에 이용되는 PNP, NPN 접합 및 초전도체에 이용되는 조셉슨 접합을 이용한 기술들은 주로 전자 회로 분야에 응용되고 있다. 지금까지는 초전도 전이 온도(Tc)가 9.2K인 저온 초전도체 Nb와, Tc가 93K인 고온 초전도체 Y1Ba2Cu3O7 -x(YBCO)를 이용한 조셉슨 접합 제작 및 전자 회로 응용이 그 주류를 이루고 있다. 고온 초전도체인 Y1Ba2Cu3O7 -x 박막은 초전도 전이가 액체 질소 온도 이상에서 일어나고, 에너지 갭이 저온 초전도에 비해 커서 고속 전자 회로 응용에 유리한 장점이 있다. 그러나, 복합 산화물 구조로 인해 산소 도핑량에 민감한 특성을 가지고 있어서 다수의 접합을 균일하게 제조하기 힘들고, 따라서 집적화된 회로 제작에 이용되기는 어렵다.
종래 기술에 따른 접합 기술의 일 예로서 YBCO를 이용한 3중층 접합 구조가 제안되었다. 이 기술에서는 하층 YBCO 박막을 증착한 후, Ar 플라즈마에 의해 YBCO 표면을 개질시킨 후, 다시 상층 YBCO를 연속적으로 진공하에서 증착하여 삼중층 구 조의 조셉슨 접합을 만들었다. 그러나, 이와 같은 기술로부터 얻어진 조셉슨 접합은 복합 산화물 재료 자체에 기인하는 민감성으로 인해 균일한 접합을 재현성 있게 제작하기 어렵고, 따라서 집적화된 전자 회로에 적용하기 곤란하다.
본 발명은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 접합 구조를 구성하는 박막의 조성비 균일성 및 재현성을 향상시킬 수 있는 전자소자용 광산란 박막을 제공하는 것이다.
본 발명의 다른 목적은 간단하고 용이한 방법에 의해 접합 구조를 구성하는 박막의 조성비 균일성 및 재현성을 향상시킬 수 있는 전자소자용 광산란 박막의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 접합 구조를 구성하는 박막의 조성비 균일성 및 재현성을 향상시킬 수 있고, 집적화된 전자회로에 이용하기 적합한 수준의 균일한 접합 제작이 가능하며, 광산란으로 인한 신호 증폭이 가능하고, 소형화 및 집적화가 용이한 전자소자용 광산란 박막을 포함하는 박막 트랜지스터용 접합 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 간단하고 용이한 방법으로 소형화 및 집적화가 용이한 전자소자용 광산란 박막을 포함하는 박막 트랜지스터용 접합 구조의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 전자소자용 광산란 박막은 Si 또는 금속으로 이루어지는 나노입자를 포함하는 탄화물-반금속 또는 탄화물-금속으로 구성되는 박막으로 이루어진다. 바람직하게는, 상기 나노입자는 Si, Ta, W 또는 Mo로 이루어진다. 상기 광산란 박막은 (MC)1- xMx (M은 Si, Ta, W 또는 Mo이고, 0 < x < 1)로 표시되는 물질로 구성될 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 전자소자용 광산란 박막의 제조 방법에서는 기판상에 (MC)1- xMx (M은 Si, Ta, W 또는 Mo이고, 0 < x < 1)로 표시되는 박막을 형성한다. 상기 박막을 열처리하여 상기 박막 내에 상기 M으로 이루어지는 나노입자를 생성시킨다.
상기 열처리는 100 ∼ 1000 ℃ 의 온도하에서 행해질 수 있으며, 상기 열처리 단계에서는 상기 박막에 레이저 파워를 인가할 수 있다.
상기 또 다른 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터용 접합 구조는 (ZnS)1-x(SiC)x, W1 - xCx, Ta1 - xCx 및 Mo1 - xCx (0 < x < 1)으로 이루어지는 군에서 선택되는 하나의 탄화물로 이루어지는 제1 보호막과, 상기 제1 보호막 위에 형성되고, Si 또는 금속으로 이루어지는 나노입자를 포함하는 탄화물-반금속 또는 탄화물-금속으로 구성되는 광산란 박막과, 상기 광산란 박막 위에 형성되고, (ZnS)1-x(SiC)x, W1 - xCx, Ta1 - xCx 및 Mo1 - xCx (0 < x < 1)으로 이루어지는 군에서 선택되는 하나의 탄화물로 이루어지는 제2 보호막을 포함한다.
또한, 본 발명에 따른 박막 트랜지스터용 접합 구조는 상기 제1 보호막과 상기 광산란 박막과의 사이에 형성되어 있고, 실리콘 또는 금속으로 도핑된 탄화물 박막으로 이루어지는 제1 캡핑층과, 상기 광산란 박막과 상기 제2 보호막과의 사이에 형성되어 있고, 실리콘 또는 금속으로 도핑된 탄화물 박막으로 이루어지는 제2 캡핑층을 더 포함할 수 있다.
상기 제1 캡핑층 및 제2 캡핑층은 각각 M1 -y((ZnS)1-x(SiC)x)y, M1 -y(W1 - xCx)y, M1-y(Ta1-xCx)y 및 M1 -y(Mo1 - xCx)y (식들에서, 각각 0 < x < 1, 0 < y < 1, M은 각각 Si, Ta, W 또는 Mo)로 이루어지는 군에서 선택되는 하나의 도핑된 탄화물로 이루어질 수 있다.
상기 또 다른 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터용 접합 구조의 제조 방법에서는 기판상에 (ZnS)1-x(SiC)x, W1 - xCx, Ta1 - xCx 및 Mo1 - xCx (0 < x < 1)으로 이루어지는 군에서 선택되는 하나의 탄화물로 이루어지는 제1 보호막을 형성한다. 상기 제1 보호막 위에 (MC)1- xMx (M은 Si, Ta, W 또는 Mo이고, 0 < x < 1)로 이루어지는 광산란 박막을 형성한다. 상기 광산란 박막을 열처리하여 상기 광산란 박막 내에 상기 M으로 이루어지는 나노입자를 생성시킨다. 상기 광산란 박막 위에 (ZnS)1-x(SiC)x, W1 - xCx, Ta1 - xCx 및 Mo1 - xCx (0 < x < 1)으로 이루어지는 군에서 선택되는 하나의 탄화물로 이루어지는 제2 보호막을 형성한다.
본 발명에 따른 박막 트랜지스터용 접합 구조의 제조 방법에서는 상기 광산란 박막을 형성하기 전에, 상기 제1 보호막 위에 실리콘 또는 금속으로 도핑된 탄화물 박막으로 이루어지는 제1 캡핑층을 형성하는 단계를 더 포함할 수 있다. 또 한, 본 발명에 따른 박막 트랜지스터용 접합 구조의 제조 방법에서는 상기 광산란 박막을 열처리하기 전에, 상기 광산란 박막 위에 실리콘 또는 금속으로 도핑된 탄화물 박막으로 이루어지는 제2 캡핑층을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 제1 보호막, 상기 제1 캡핑층, 상기 광산란 박막 및 상기 제2 캡핑층 형성 단계는 각각 선행하는 박막 형성 공정 후 각각의 선행 공정에서의 진공 상태를 파괴하지 않고 연속적으로 인시츄(in-situ)로 형성된다.
본 발명에 의하면, 탄화물-반금속 또는 탄화물-금속, 즉 (MC)1- xMx (M은 Si, Ta, W 또는 Mo이고, 0 < x < 1)로 이루어지는 광산란 박막을 사용하여 소형의 집적화된 전자소자를 구현한다. 이를 위하여, 보호막 - 광산란 박막 - 보호막으로 이루어지는 삼층막 구조, 또는 보호막 - 캡핑층 - 광산란 박막 - 캡핑층 - 보호막으로 이루어지는 오층막 구조의 접합 구조를 형성함으로써 광산란 박막에서의 나노 입자 생성을 더욱 용이하게 할 수 있으며, 보호막 - 캡핑층 - 광산란 박막 내의 각 계면에서 발생할 수 있는 불균일 접합이 방지될 수 있다. 본 발명에 따른 광산란 박막을 포함하는 접합 구조를 이용하여 광산란 박막 트랜지스터를 제조함으로써 기존의 바이폴라 트랜지스터의 경우에 비해 약 60 배 이상의 큰 신호 증폭 효과를 얻을 수 있으며, 접합 구조의 총 두께를 현저히 낮춤으로써 소형의 집적화된 전자회로 제작이 가능하다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1g는 본 발명의 바람직한 실시예에 따른 전자소자용 광산란 박막을 포함하는 박막 트랜지스터용 접합 구조의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 기판(10)을 준비한다. 상기 기판(10)은 예를 들면, GaN, Al2O3, SiC, ZnO, LiAlO2, LiGaO2, MgO 및 SrTiO3로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
상기 기판(10) 위에 제1 보호막(20)을 형성한다. 상기 제1 보호막(20)은 탄화물 박막으로 이루어질 수 있으며, 약 10 ∼ 300 nm 두께로 형성될 수 있다. 예를 들면, 상기 제1 보호막(20)은 (ZnS)1-x(SiC)x, W1 - xCx, Ta1 - xCx 및 Mo1 - xCx (식들에서, 각각 0 < x < 1)으로 이루어지는 군에서 선택되는 적어도 하나의 탄화물로 이루어질 수 있다.
도 1b를 참조하면, 상기 제1 보호막(20) 위에 제1 캡핑층(30)을 형성한다.
상기 제1 캡핑층(30)은 Si 또는 금속으로 도핑된 탄화물 박막으로 이루어질 수 있으며, 약 0.5 ∼ 2 nm 두께로 형성될 수 있다. 예를 들면, 상기 제1 캡핑층(30)은 M1 -y((ZnS)1-x(SiC)x)y, M1 -y(W1 - xCx)y, M1 -y(Ta1 - xCx)y 및 M1 -y(Mo1 - xCx)y (식들에서, 각각 0 < x < 1, 0 < y < 1, M은 각각 Si, Ta, W 또는 Mo)로 이루어지는 군에서 선택되는 적어도 하나의 도핑된 탄화물로 이루어질 수 있다.
도 1c를 참조하면, 상기 제1 캡핑층(30) 위에 광산란 박막(40)을 형성한다. 상기 광산란 박막(40)은 탄화물-반금속 또는 탄화물-금속, 즉 (MC)1- xMx (M은 Si, Ta, W 또는 Mo이고, 0 < x < 1)로 이루어질 수 있다.
상기 제1 보호막(20) 및 제1 캡핑층(30)을 구성하는 물질인 (ZnS)1-x(SiC)x, W1-xCx, Ta1 - xCx 및 Mo1 - xCx 은 각각 상기 광산란 박막(40)을 구성하는 물질, 즉 (MC)1-xMx와 결정 구조가 동일하고 결정 상수가 거의 같으므로, 상기 광산란 박막(40)의 에피택셜(epitaxial) 성장이 용이하게 이루어질 수 있다. 또한, 상기 광산란 박막(40)을 구성하는 M, 즉 Si, Ta, W 및 Mo 원자는 각각 매우 짧은 확산 거리를 가지고 있으므로 낮은 레이저 파워에 의하여도 나노 광산란 입자를 생성하는 것이 가능하다.
상기 광산란 박막(40)은 약 2 ∼ 50 nm의 두께로 형성될 수 있다.
도 1d를 참조하면, 도 1b를 참조하여 상기 제1 캡핑층(30) 형성 방법에 대하여 설명한 바와 같은 방법으로 상기 광산란 박막(40) 위에 제2 캡핑층(50)을 형성한다. 상기 제2 캡핑층(50)은 약 0.5 ∼ 2 nm 두께로 형성될 수 있다. 예를 들면, 상기 제2 캡핑층(50)은 M1 -y((ZnS)1-x(SiC)x)y, M1 -y(W1 - xCx)y, M1 -y(Ta1 - xCx)y 및 M1 -y(Mo1 - xCx)y (식들에서, 각각 0 < x < 1, 0 < y < 1, M은 각각 Si, Ta, W 또는 Mo)로 이루어지는 군에서 선택되는 적어도 하나의 도핑된 탄화물로 이루어질 수 있다.
도 1a 내지 도 1d를 참조하여 설명한 방법으로 형성되는 상기 제1 보호막(20), 제1 캡핑층(30), 광산란 박막(40) 및 제2 캡핑층(50)은 각각 스퍼터링(sputtering), 펄스 레이저 증착(pulsed laser deposition), 화학 기상 증 착(chemical vapor deposition), 이중 이온빔 증착(dual ion beam deposition), 전자선 증발(e-beam evaporation) 또는 스핀 코팅(spin coating) 방법으로 형성될 수 있다. 상기 제1 보호막(20), 제1 캡핑층(30), 광산란 박막(40) 및 제2 캡핑층(50) 형성을 위한 증착 공정시 공정 온도는 약 25 ∼ 400 ℃로 하여 에피택셜 다층 박막이 얻어지도록 할 수 있다.
또한, 상기 제1 보호막(20), 제1 캡핑층(30), 광산란 박막(40) 및 제2 캡핑층(50)은 모두 각각의 선행하는 박막 형성 공정 후 각각의 선행 공정에서의 진공 상태를 파괴하지 않고 연속적으로 인시츄(in-situ)로 증착될 수 있다. 이와 같이 인시츄 방식으로 상기 제1 보호막(20), 제1 캡핑층(30), 광산란 박막(40) 및 제2 캡핑층(50)을 형성함으로써 이들 막이 형성되는 동안 공기 중에 노출될 염려가 없으므로 접합의 오염(contamination)으로 인한 접합 불균일성을 피할 수 있으며, 재현성이 저하되는 것을 방지할 수 있다. 따라서, 집적화된 전자 회로에 이용될 수 있을 정도의 균일한 접합을 비교적 간단한 방법으로 오염 없이 재현성 있게 형성할 수 있다.
도 1e를 참조하면, 상기 제2 캡핑층(50)이 형성된 결과물을 열처리(60)하여 상기 광산란 박막(40)으로부터 광산란체인 나노입자(42)를 생성시킨다. 상기 나노입자(42)는 입자의 평균 직경이 수 ∼ 수 십 nm인 입자로서, 상기 광산란 박막(40) 구성 물질인 Si, Ta, W 및 Mo 중에서 선택되는 어느 하나의 물질로 이루어진다.
상기 열처리(60)는 약 100 ∼ 1000 ℃ 의 온도하에서 행해질 수 있다. 바람직하게는, 상기 열처리(60)시 상기 광산란 박막(40)을 포함하는 구조물에 약 1 ∼ 20 mW의 레이저 파워를 인가한다. 이와 같이 상기 광산란 박막(40)에 레이저 파워를 인가함으로써 광산란체인 나노입자(42)의 생성이 촉진될 수 있다.
그 후, 도시하지는 않았으나, 상기 열처리(60)된 구조물에서 통상의 포토리소그래피 공정 및 이온 밀링 공정을 이용하여 상기 제2 캡핑층(50), 광산란 박막(40) 및 제1 캡핑층(30)을 패터닝하여 원하는 패턴을 가지는 배선 회로 구조를 형성한다. 상기 배선 회로 구조 형성을 위한 패터닝시, 필요에 따라, 상기 제1 보호막(20)도 함께 패터닝될 수 있다.
도 1f를 참조하면, 도 1a를 참조하여 상기 제1 보호막(20) 형성 방법에 대하여 설명한 바와 같은 방법으로 상기 제2 캡핑층(50) 위에 제2 보호막(70)을 형성한다. 상기 제2 보호막(70)은 약 10 ∼ 300 nm 두께로 형성될 수 있다. 예를 들면, 상기 제2 보호막(70)은 (ZnS)1-x(SiC)x, W1 - xCx, Ta1 - xCx 및 Mo1 - xCx (식들에서, 각각 0 < x < 1)로 이루어지는 군에서 선택되는 적어도 하나의 탄화물로 이루어질 수 있다. 상기 제2 보호막(70)은 예를 들면 스퍼터링, 펄스 레이저 증착, 화학 기상 증착, 이중 이온빔 증착, 전자선 증발 또는 스핀 코팅 방법으로 형성될 수 있다. 상기 제2 보호막(70) 형성을 위한 증착 공정시 공정 온도는 약 25 ∼ 400 ℃로 할 수 있다.
도 1g를 참조하면, 상기 제2 보호막(70) 및 제2 캡핑층(50)의 일부를 제거하여 상기 광산란 박막(40)의 상면을 일부 노출시킨 후, 상기 노출된 광산란 박막(40) 위에 전극 패드(80)를 형성한다. 상기 전극 패드(80)는 예를 들면 Pt, Ag, Mg, In, Al, Au, Ag, W, Mo, Ta, Ti, Co, Ni 또는 Pd로 이루어질 수 있다.
상기 설명한 본 발명의 바람직한 실시예에 따른 전자소자용 광산란 박막을 포함하는 박막 트랜지스터용 접합 구조 제조 방법에 있어서, 경우에 따라 도 1b 및 도 1d를 참조하여 설명한 제1 캡핑층(30) 및 제2 캡핑층(50) 형성 공정은 생략 가능하다.
상기 설명한 바와 같이, 본 발명에 따른 전자소자용 광산란 박막을 포함하는 박막 트랜지스터용 접합 구조에서는 탄화물-반금속 또는 탄화물-금속, 즉 (MC)1- xMx (M은 Si, Ta, W 또는 Mo이고, 0 < x < 1)로 이루어지는 상기 광산란 박막(40)을 이용하여 보호막(P) - 광산란 박막(L) - 보호막(P) (P-L-P, Protective layer - Light scattering layer - Protective layer)의 접합 구조로 구성되는 P-L-P 접합을 형성한다. 상기 P-L-P 접합 제조 공정은 인시츄 방식으로 이루어지고 모든 박막은 연속적으로 성장된다. 이와 같이 인시츄 방식으로 연속적으로 다층 박막을 증착함으로써 공기중에 노출시켰을 때 발생될 수 있는 박막 오염 문제를 피할 수 있어 보다 재현성 있는 접합 구조를 제작할 수 있다.
또한, 도 1a 내지 도 1g의 제조 공정에서 예시된 바와 같이, 보호막 - 캡핑층 - 광산란 박막 - 캡핑층 - 보호막의 오층막 접합 구조를 형성하면, 광산란 박막에서 나노 입자가 보다 용이하게 생성될 수 있으며 보호막 - 캡핑층 - 광산란 박막 적층 구조중 각각의 박막 사이에서 발생할 수 있는 불균일 접합을 방지하는 데 더욱 유리하게 된다. 이는 보호막 - 캡핑층 사이에서 성분 불균일을 방지하여 화학양 론적인 (stoichiometric) 박막을 형성할 수 있기 때문이다. 도 1a 내지 도 1g에 예시된 바와 같은 접합 구조를 이용하여 광산란 박막 트랜지스터를 제조하는 경우에는 기존의 바이폴라 트랜지스터보다 약 60배 이상의 큰 신호 증폭 효과를 얻을 수 있다. 또한, 접합 구조의 총 두께가 약 10 ∼ 수 백 nm 정도로 매우 얇아 소형의 집적화된 전자회로 제작이 가능하다.
본 발명에 따르면, 탄화물-반금속 또는 탄화물-금속, 즉 (MC)1- xMx (M은 Si, Ta, W 또는 Mo이고, 0 < x < 1)로 이루어지는 광산란 박막을 사용하여 소형의 집적화된 전자소자를 구현한다. 나노 입자를 생성하는 광산란 박막 재료인 탄화물-반금속 또는 탄화물-금속으로 이루어지는 광산란 박막에서 Si, Ta, W 또는 Mo 원자는 탄소와의 결합성이 우수하여 적절한 정량비를 쉽게 만들 수 있으며, 균일성 및 재현성이 우수한 박막을 제공함으로써 접합 구조를 구현하기가 비교적 용이하다. 상기 광산란 박막을 이용하여 보호막 - 광산란 박막 - 보호막으로 이루어지는 삼층막 구조의 접합을 제조하는 데 있어서, 인시츄 방식에 의해 연속적으로 각각의 박막을 성장시킴으로써, 공기에 노출됨으로써 야기될 수 있는 박막 오염 문제를 피할 수 있으므로 보다 재현성 있는 접합 제작이 가능하다. 또한, 보호막 - 캡핑층 - 광산란 박막 - 캡핑층 - 보호막으로 이루어지는 오층막 구조의 접합 구조를 형성함으로써 광산란 박막에서의 나노 입자 생성을 더욱 용이하게 할 수 있으며, 보호막 - 캡핑층 - 광산란 박막 내의 각 계면에서 발생할 수 있는 불균일 접합이 방지될 수 있 다. 이는, 보호막과 캡핑층과의 사이에 성분 불균일을 방지하여 화학양론적인 박막을 형성할 수 있기 때문이다. 본 발명에 따른 광산란 박막을 포함하는 접합 구조를 이용하여 광산란 박막 트랜지스터를 제조하면, 기존의 바이폴라 트랜지스터의 경우에 비해 약 60 배 이상의 큰 신호 증폭 효과를 얻을 수 있다. 또한, 접합 구조의 총 두께가 약 10 ∼ 수 백 nm에 불과하여 소형의 집적화된 전자회로 제작이 가능하다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
Claims (18)
- Si 또는 금속으로 이루어지는 나노입자를 포함하는 탄화물-반금속 또는 탄화물-금속으로 구성되는 박막으로 이루어지는 것을 특징으로 하는 전자소자용 광산란 박막.
- 제1항에 있어서,상기 나노입자는 Si, Ta, W 또는 Mo로 이루어지는 것을 특징으로 하는 전자소자용 광산란 박막.
- 제1항에 있어서,상기 박막은 (MC)1- xMx (M은 Si, Ta, W 또는 Mo이고, 0 < x < 1)로 표시되는 물질로 구성되는 것을 특징으로 하는 전자소자용 광산란 박막.
- 기판상에 (MC)1- xMx (M은 Si, Ta, W 또는 Mo이고, 0 < x < 1)로 표시되는 박막을 형성하는 단계와,상기 박막을 열처리하여 상기 박막 내에 상기 M으로 이루어지는 나노입자를 생성시키는 단계를 포함하는 것을 특징으로 하는 전자소자용 광산란 박막의 제조 방법.
- 제4항에 있어서,상기 열처리는 100 ∼ 1000 ℃ 의 온도하에서 행해지는 것을 특징으로 하는 전자소자용 광산란 박막의 제조 방법.
- 제4항에 있어서,상기 열처리 단계에서는 상기 박막에 레이저 파워를 인가하는 것을 특징으로 하는 전자소자용 광산란 박막의 제조 방법.
- 제6항에 있어서,상기 열처리 단계에서는 1 ∼ 20 mW의 레이저 파워를 인가하는 것을 특징으로 하는 전자소자용 광산란 박막의 제조 방법.
- (ZnS)1-x(SiC)x, W1 - xCx, Ta1 - xCx 및 Mo1 - xCx (0 < x < 1)으로 이루어지는 군에서 선택되는 하나의 탄화물로 이루어지는 제1 보호막과,상기 제1 보호막 위에 형성되고, Si 또는 금속으로 이루어지는 나노입자를 포함하는 탄화물-반금속 또는 탄화물-금속으로 구성되는 광산란 박막과,상기 광산란 박막 위에 형성되고, (ZnS)1-x(SiC)x, W1 - xCx, Ta1 - xCx 및 Mo1 - xCx (0 < x < 1)으로 이루어지는 군에서 선택되는 하나의 탄화물로 이루어지는 제2 보호막 을 포함하는 것을 특징으로 하는 박막 트랜지스터용 접합 구조.
- 제8항에 있어서,상기 제1 보호막과 상기 광산란 박막과의 사이에 형성되어 있고, 실리콘 또는 금속으로 도핑된 탄화물 박막으로 이루어지는 제1 캡핑층과,상기 광산란 박막과 상기 제2 보호막과의 사이에 형성되어 있고, 실리콘 또는 금속으로 도핑된 탄화물 박막으로 이루어지는 제2 캡핑층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터용 접합 구조.
- 제9항에 있어서,상기 제1 캡핑층 및 제2 캡핑층은 각각 M1 -y((ZnS)1-x(SiC)x)y, M1 -y(W1 - xCx)y, M1-y(Ta1 - xCx)y 및 M1 -y(Mo1 - xCx)y (식들에서, 각각 0 < x < 1, 0 < y < 1, M은 각각 Si, Ta, W 또는 Mo)로 이루어지는 군에서 선택되는 하나의 도핑된 탄화물로 이루어지는 것을 특징으로 하는 박막 트랜지스터용 접합 구조.
- 제8항에 있어서,상기 제1 보호막은 기판 위에 형성되어 있고,상기 기판은 GaN, Al2O3, SiC, ZnO, LiAlO2, LiGaO2, MgO 및 SrTiO3로 이루어지는 군에서 선택되는 어느 하나의 물질로 이루어지는 것을 특징으로 하는 박막 트랜지스터용 접합 구조.
- 제8항에 있어서,상기 광산란 박막은 2 ∼ 50 nm의 두께를 가지는 것을 특징으로 하는 박막 트랜지스터용 접합 구조.
- 제8항에 있어서,상기 제1 보호막 및 제2 보호막은 각각 10 ∼ 300 nm의 두께를 가지는 것을 특징으로 하는 박막 트랜지스터용 접합 구조.
- 제9항에 있어서,상기 제1 캡핑층 및 제2 캡핑층은 각각 0.5 ∼ 2 nm의 두께를 가지는 것을 특징으로 하는 박막 트랜지스터용 접합 구조.
- 기판상에 (ZnS)1-x(SiC)x, W1 - xCx, Ta1 - xCx 및 Mo1 - xCx (0 < x < 1)으로 이루어지는 군에서 선택되는 하나의 탄화물로 이루어지는 제1 보호막을 형성하는 단계와,상기 제1 보호막 위에 (MC)1- xMx (M은 Si, Ta, W 또는 Mo이고, 0 < x < 1)로 이루어지는 광산란 박막을 형성하는 단계와,상기 광산란 박막을 열처리하여 상기 광산란 박막 내에 상기 M으로 이루어지는 나노입자를 생성시키는 단계와,상기 광산란 박막 위에 (ZnS)1-x(SiC)x, W1 - xCx, Ta1 - xCx 및 Mo1 - xCx (0 < x < 1)으로 이루어지는 군에서 선택되는 하나의 탄화물로 이루어지는 제2 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터용 접합 구조의 제조 방법.
- 제15항에 있어서,상기 광산란 박막을 형성하기 전에, 상기 제1 보호막 위에 실리콘 또는 금속으로 도핑된 탄화물 박막으로 이루어지는 제1 캡핑층을 형성하는 단계와,상기 광산란 박막을 열처리하기 전에, 상기 광산란 박막 위에 실리콘 또는 금속으로 도핑된 탄화물 박막으로 이루어지는 제2 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터용 접합 구조의 제조 방법.
- 제16항에 있어서,상기 제1 보호막, 상기 제1 캡핑층, 상기 광산란 박막 및 상기 제2 캡핑층 형성 단계는 각각 선행하는 박막 형성 공정 후 각각의 선행 공정에서의 진공 상태를 파괴하지 않고 연속적으로 인시츄(in-situ)로 형성되는 것을 특징으로 하는 박막 트랜지스터용 접합 구조의 제조 방법.
- 제16항에 있어서,상기 제1 보호막, 상기 제1 캡핑층, 상기 광산란 박막 및 상기 제2 캡핑층 형성 단계는 각각 25 ∼ 400 ℃의 온도하에서 행해지는 것을 특징으로 하는 박막 트랜지스터용 접합 구조의 제조 방법.
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