KR100752184B1 - Method for Forming Bonding PAD and Semiconductor Device Including the Same - Google Patents

Method for Forming Bonding PAD and Semiconductor Device Including the Same Download PDF

Info

Publication number
KR100752184B1
KR100752184B1 KR1020050096035A KR20050096035A KR100752184B1 KR 100752184 B1 KR100752184 B1 KR 100752184B1 KR 1020050096035 A KR1020050096035 A KR 1020050096035A KR 20050096035 A KR20050096035 A KR 20050096035A KR 100752184 B1 KR100752184 B1 KR 100752184B1
Authority
KR
South Korea
Prior art keywords
insulating film
metal layer
pad
film
bonding pad
Prior art date
Application number
KR1020050096035A
Other languages
Korean (ko)
Other versions
KR20070040548A (en
Inventor
박정호
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050096035A priority Critical patent/KR100752184B1/en
Priority to US11/546,259 priority patent/US20070082475A1/en
Publication of KR20070040548A publication Critical patent/KR20070040548A/en
Application granted granted Critical
Publication of KR100752184B1 publication Critical patent/KR100752184B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4

Abstract

본 발명에 따른 반도체 소자의 본딩 패드 형성방법은 기판 또는 하부 금속 배선 위에 제1 절연막 및 제1 절연막 내부에 매설된 제1 금속층을 형성한다. 다음으로, 제1 절연막 및 제1 금속층 위에 제2 절연막 및 제3 절연막을 형성한다. 이어서, 제1 감광막 마스크를 사용하여 제2 절연막 및 제3 절연막을 선택적으로 경사식각함으로써 경사진 패드 개구부를 형성한다. 다음으로, 기판에 장벽금속층 및 패드 금속층을 형성하고, 제2 감광막 마스크를 사용하여 장벽금속층 및 패드 금속층을 선택적으로 식각함으로써 본딩 패드를 형성한다. 이어서, 기판에 제4 절연막을 형성하고, 제3 감광막 마스크를 사용하여 제4 절연막을 본딩 패드가 노출되도록 선택적으로 식각하여 본딩 패드를 완성한다. 여기서, 제1 금속층은 구리 또는 구리를 포함하는 물질로 형성하는 것이 바람직하다. 또한, 제2 절연막은 구리 확산 방지막으로서 실리콘 질화막 및 실리콘 카바이드 중 적어도 하나로 형성하는 것이 바람직하다.In the method of forming a bonding pad of a semiconductor device according to the present invention, a first insulating film and a first metal layer embedded in the first insulating film are formed on a substrate or a lower metal wiring. Next, a second insulating film and a third insulating film are formed over the first insulating film and the first metal layer. Subsequently, the inclined pad opening is formed by selectively inclining the second insulating film and the third insulating film using the first photoresist film mask. Next, the barrier metal layer and the pad metal layer are formed on the substrate, and the bonding pad is formed by selectively etching the barrier metal layer and the pad metal layer using a second photosensitive film mask. Subsequently, a fourth insulating film is formed on the substrate, and the fourth insulating film is selectively etched using the third photoresist film mask to expose the bonding pad, thereby completing the bonding pad. Here, the first metal layer is preferably formed of copper or a material containing copper. The second insulating film is preferably formed of at least one of a silicon nitride film and silicon carbide as the copper diffusion preventing film.

본딩 패드, 패드 개구부, 경사식각, 핀치-오프 Bonding Pads, Pad Openings, Inclined, Pinch-Off

Description

본딩 패드의 형성 방법 및 그에 의해 형성된 본딩 패드를 포함하는 반도체 소자{Method for Forming Bonding PAD and Semiconductor Device Including the Same}Method for forming a bonding pad and a semiconductor device comprising the bonding pad formed by the method {Method for Forming Bonding PAD and Semiconductor Device Including the Same}

도 1은 종래기술에 의해 형성된 본딩 패드 구조를 나타내는 단면도이다.1 is a cross-sectional view showing a bonding pad structure formed by the prior art.

도 2에서 도 7은 본 발명의 일 실시예에 따른 본딩 패드 형성방법을 공정 순서에 따라 설명하기 위한 단면도들이다.2 to 7 are cross-sectional views for explaining a bonding pad forming method according to an embodiment of the present invention in the order of processes.

<도면의 주요 부호에 대한 설명><Description of Major Symbols in Drawing>

10: 기판 11: 제1 절연막10: substrate 11: first insulating film

11a: 비아 12: 제1 금속층 11a: via 12: first metal layer

13: 제2 절연막 14: 제3 절연막 13: second insulating film 14: third insulating film

14a: 패드 개구부 14b: 제1 감광막 마스크 14a: pad opening 14b: first photosensitive film mask

14c: 패드 개구부 하부 모서리 15: 장벽금속층14c: lower edge of pad opening 15: barrier metal layer

15a: 핀치-오프 16: 패드 금속층15a: pinch-off 16: pad metal layer

16a: 제2 감광막 마스크 17: 제4 절연막16a: second photosensitive film mask 17: fourth insulating film

17a: 제3 감광막 마스크17a: third photoresist mask

본 발명은 반도체 소자의 본딩 패드에 관한 것으로서, 좀 더 구체적으로는 경사진 패드 개구부를 이용하여 장벽금속막을 형성함으로써, 구리 확산을 방지할 수 있는 본딩 패드 및 이를 포함하는 반도체 소자에 관한 것이다. The present invention relates to a bonding pad of a semiconductor device, and more particularly, to a bonding pad capable of preventing copper diffusion by forming a barrier metal film using an inclined pad opening and a semiconductor device including the same.

반도체 소자는 내부에 여러 가지 기능을 갖는 내부 회로를 포함하고 있다. 내부 회로는 외부 시스템과 전기적으로 연결이 되어야 그 기능을 제대로 발휘하게 된다. 이와 같이 반도체 소자의 내부 회로를 외부 시스템과 전기적으로 연결시키기 위하여 반도체 소자는 다수개의 패드들을 구비한다. The semiconductor device includes an internal circuit having various functions therein. Internal circuits must be electrically connected to external systems to function properly. As such, the semiconductor device includes a plurality of pads to electrically connect the internal circuit of the semiconductor device to an external system.

이러한 패드에 본딩 와이어(Bonding Wire)를 통하여 골드(Au) 등의 도전선을 본딩함으로써, 내부 회로는 외부 시스템과 데이터를 주고받게 된다. 이때, 반도체 소자 위의 접착 부위에 본딩 공정을 하기 위해 알루미늄(Al) 등의 금속 피막을 형성한다. 이 접착 부위를 본딩 패드(Bonding Pad)라고 하며 사각형의 구조를 갖는다.By bonding a conductive line such as gold (Au) to the pad through a bonding wire, the internal circuit exchanges data with an external system. At this time, a metal film such as aluminum (Al) is formed in order to bond to the bonding site on the semiconductor device. This adhesive site is called a bonding pad and has a rectangular structure.

도 1은 종래기술에 의해 형성된 본딩 패드의 구조를 나타낸 단면도이다. 일반적으로 본딩 패드 공정을 진행할 때에, 도 1에 도시된 바와 같이, 절연막(14) 내에 수직 식각 공정으로 패드 개구부(14a)를 형성하기 때문에 패드 개구부 하부 모서리(14c)의 프로파일은 직각에 가깝다. 이에 따라, 후속하는 구리 확산을 방지하기 위한 장벽금속층(15) 공정을 진행할 때에 프로파일이 직각인 패드 개구부(14a)의 하부 모서리(14c)에 장벽금속막(15)이 형성되지 않는 핀치-오프(Pinch-off, 15a)가 발생한다. 이후, 이러한 구리 확산 방지용 장벽금속막(15) 내에 핀치- 오프(15a)가 형성된 상태에서 알루미늄을 증착하여 알루미늄 본딩 패드(16)를 형성하게 되면, 후속 열 공정을 진행할 때에 장벽금속막(15) 내의 핀치-오프 영역(15a)으로부터 하부 구리 금속(12)이 상부의 알루미늄 본딩 패드(16)으로 확산된다. 1 is a cross-sectional view showing the structure of a bonding pad formed by the prior art. In general, when the bonding pad process is performed, as shown in FIG. 1, since the pad opening 14a is formed in the insulating layer 14 by the vertical etching process, the profile of the pad opening lower edge 14c is close to the right angle. Accordingly, a pinch-off in which the barrier metal film 15 is not formed in the lower edge 14c of the pad opening 14a having a right angle profile when the barrier metal layer 15 process is performed to prevent subsequent copper diffusion is performed. Pinch-off, 15a) occurs. Subsequently, when the aluminum bonding pad 16 is formed by depositing aluminum in the state where the pinch-off 15a is formed in the barrier metal film 15 for preventing copper diffusion, the barrier metal film 15 is subjected to a subsequent thermal process. From the pinch-off region 15a in the lower copper metal 12 is diffused to the upper aluminum bonding pad 16.

이러한 알루미늄 본딩 패드(16)에 확산된 구리는 파티클(particle)을 발생하여 공정 장비를 오염시키고, 소자의 신뢰도를 저하하게 할 뿐만 아니라, 후속 패키지(Package) 공정을 진행할 때에 알루미늄 본딩 패드(16)와 골드 와이어(Au Wire, 도시되지 않았음)의 본딩힘(Bonding Force)을 약하게 하여 패키지의 수율이 떨어지게 되는 문제점이 있다. The copper diffused in the aluminum bonding pads 16 generates particles to contaminate the process equipment, reduce the reliability of the device, and also cause the aluminum bonding pads 16 to be subjected to a subsequent package process. There is a problem in that the yield of the package is reduced by weakening the bonding force of the (Au Wire, not shown).

본 발명의 목적은 상기한 문제점을 감안하여 안출한 것으로서, 본딩 패드 공정에서 경사진 패드 개구부를 형성하여 패드 개구부 및 패드 개구부 하부 모서리까지 장벽금속층을 끊김 없이 형성함으로써, 핀치-오프 발생을 방지하여 구리가 본딩 패드로 확산하지 않는 본딩 패드의 형성 방법 및 그에 의해 형성된 본딩 패드를 포함하는 반도체 소자를 제공하는 것이다.An object of the present invention is devised in view of the above-described problems, by forming a sloped pad opening in the bonding pad process to form a barrier metal layer to the pad opening and the lower edge of the pad opening without interruption, thereby preventing pinch-off from occurring To provide a method of forming a bonding pad that does not diffuse into the bonding pad and a bonding pad formed thereby.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 본딩 패드 형성 방법의 일 특징은, (a) 기판 또는 하부 금속 배선 위에 제1 절연막 및 상기 제1 절연막 내부에 매설된 구리를 포함하는 제1 금속층을 형성하는 단계, (b) 상기 제1 절연막 및 상기 제1 금속층 위에 구리 확산 방지를 위해 실리콘 카바이드로 이루어진 제2 절연막 및 제3 절연막을 형성하는 단계, (c) 제1 감광막 마스크를 사용하여 상기 제2 절연막 및 상기 제3 절연막을 선택적으로 경사식각함으로써 5 ~ 10°의 각도로 경사진 패드 개구부를 형성하는 단계, (d) 상기 기판에 장벽금속층 및 패드 금속층을 형성하는 단계, (e) 제2 감광막 마스크를 사용하여 상기 장벽금속층 및 상기 패드 금속층을 선택적으로 식각함으로써 본딩 패드를 형성하는 단계, (f) 상기 기판에 제4 절연막을 형성하는 단계 및 (g) 제3 감광막 마스크를 사용하여 상기 제4 절연막을 본딩 패드가 노출되도록 선택적으로 식각하는 단계를 포함한다.
여기서, 상기 (a)단계에서 상기 제1 금속층은 구리 또는 구리를 포함하는 물질로 형성하는 것이 바람직하다.
또한, 상기 (b)단계에서 상기 제2 절연막은 구리 확산 방지막으로서 실리콘 질화막 및 실리콘 카바이드 중 적어도 하나로 형성하는 것이 바람직하다.According to an aspect of the present invention, there is provided a method of forming a bonding pad of a semiconductor device, the method including: (a) a first insulating film on a substrate or a lower metal wiring and a copper embedded in the first insulating film; Forming a metal layer, (b) forming a second insulating film and a third insulating film made of silicon carbide on the first insulating film and the first metal layer to prevent copper diffusion, and (c) using a first photoresist film mask. Forming a pad opening inclined at an angle of 5 to 10 degrees by selectively inclining the second insulating film and the third insulating film, (d) forming a barrier metal layer and a pad metal layer on the substrate; Forming a bonding pad by selectively etching the barrier metal layer and the pad metal layer using a second photoresist mask; and (f) forming a fourth insulating film on the substrate. Is step and (g) comprises the step of selectively etching to 3 using a photoresist mask, the bonding pads are exposed to the fourth insulating film.
Here, in the step (a), the first metal layer is preferably formed of copper or a material containing copper.
In the step (b), the second insulating film is preferably formed of at least one of silicon nitride and silicon carbide as the copper diffusion preventing film.

실시예Example

이하 도면을 참조로 본 발명의 실시예에 대해 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings.

도 2에서 도 7은 본 발명에 따른 본딩 패드의 형성방법을 나타내는 단면도들이다.2 to 7 are cross-sectional views illustrating a method of forming a bonding pad according to the present invention.

도 2를 참조하면, 기판(10) 또는 하부 금속 배선 위에 층간 절연막으로서 제1 절연막(11)을 형성한다. 여기서, 제1 절연막(11)은 예를 들면, USG(undoped silica te glass)막, 산화막(SiO2) 또는 실리콘 질화막(SiN4) 등으로 형성한다. 이후, 통상적인 사진 식각 공정으로 제1 절연막(11)을 선택적으로 식각하여 비아(11a)를 형성한다.Referring to FIG. 2, the first insulating film 11 is formed as an interlayer insulating film on the substrate 10 or the lower metal wiring. Here, the first insulating film 11 is formed of, for example, an undoped silica glass (USG) film, an oxide film (SiO 2 ), a silicon nitride film (SiN 4 ), or the like. Thereafter, the first insulating layer 11 is selectively etched by a conventional photolithography process to form the vias 11a.

다음으로, 도 3에 도시된 바와 같이, 제1 절연막(11) 및 비아(11a) 위에 제1 금속층(12)을 형성한다. 여기서, 제1 금속층(12)은 구리(Cu) 또는 구리를 포함하는 물질로 형성한다. 이후, 제1 금속층(12)을 제1 절연막(11)이 노출되도록 연마하여 평탄화한다. 여기서, 평탄화는 화학기계적 연마(Chemical Mechanical Polishing) 공정을 이용하여 진행한다.Next, as shown in FIG. 3, the first metal layer 12 is formed on the first insulating layer 11 and the via 11a. Here, the first metal layer 12 is formed of copper (Cu) or a material containing copper. Thereafter, the first metal layer 12 is polished to be exposed to expose the first insulating layer 11 and planarized. Here, the planarization is performed using a chemical mechanical polishing process.

다음으로, 도 4에 도시된 바와 같이, 기판(10) 위에 제2 절연막(13) 및 제3 절연막(14)을 형성한다. 여기서, 제2 절연막(13)은 제1 금속층(12)으로 사용한 구리의 확산방지막(13)으로서, 실리콘 질화막 또는 실리콘 카바이드(SiC)로 형성한다. 또한, 제3 절연막(14)은 USG막, 산화막 또는 실리콘 질화막 등으로 형성한다.Next, as shown in FIG. 4, the second insulating film 13 and the third insulating film 14 are formed on the substrate 10. Here, the second insulating film 13 is formed of a silicon nitride film or silicon carbide (SiC) as the copper diffusion preventing film 13 used as the first metal layer 12. The third insulating film 14 is formed of a USG film, an oxide film, a silicon nitride film, or the like.

이어서, 제1 감광막 마스크(14b)를 사용하여 제2 절연막(13) 및 제3 절연막(14)을 선택적으로 경사식각(slope etch)함으로써 경사진 패드 개구부(14a)를 형성한다. 여기서, 경사식각은 식각 장비에서 경사식각 조건을 이용하여 패드 개구부(14a)의 각도를 5 ~ 10°로 경사지게 식각한다. 이때, 패드 개구부(14a)의 프로파일이 5 ~ 10°로 경사지게 되면서 패드 개구부(14a)의 하부 모서리(14c)가 직각이 아닌 둥근 형태를 갖게 된다. Subsequently, the inclined pad opening 14a is formed by selectively slope etching the second insulating film 13 and the third insulating film 14 using the first photoresist film mask 14b. Here, the inclined etching is inclined etching the angle of the pad opening 14a by 5 to 10 ° using the inclined etching conditions in the etching equipment. At this time, while the profile of the pad opening 14a is inclined at 5 to 10 °, the lower edge 14c of the pad opening 14a has a rounded shape rather than a right angle.

다음으로, 도 5에 도시된 바와 같이, 기판(10)에 장벽금속층(15) 및 패드 금속층(16)을 형성한다. 여기서, 장벽금속층(15)은 탄탈륨(Ta)계, 티타늄(Ti)계 또는 질화늄계 등의 박막으로 형성하고, 패드 금속층(16)은 알루미늄(Al)계로 형성한다. 이때, 패드 개구부(14a)가 5 ~ 10°로 경사면을 이루고 있으므로, 패드 개구부(14a)의 둥근 하부 모서리(14c)에도 장벽금속층(15)이 끊김 없이 형성되어 핀치-오프가 발생하지 않기 때문에 하부의 제1 금속층(12)인 구리가 패드 금속층(16)인 알루미늄으로 확산되는 현상을 방지할 수 있다. 또한, 구리 확산 현 상을 방지함으로써, 공정 장비에서 구리 확산에 의해 발생하는 파티클을 제어하기가 쉽다. Next, as shown in FIG. 5, the barrier metal layer 15 and the pad metal layer 16 are formed on the substrate 10. Here, the barrier metal layer 15 is formed of a thin film of tantalum (Ta), titanium (Ti), or nitride of the nitride, and the pad metal layer 16 is formed of aluminum (Al). At this time, since the pad opening 14a is inclined at 5 to 10 °, the barrier metal layer 15 is also formed in the rounded lower corner 14c of the pad opening 14a without interruption, so that the pinch-off does not occur. It is possible to prevent the diffusion of copper, which is the first metal layer 12, into aluminum, which is the pad metal layer 16. In addition, by preventing the copper diffusion phenomenon, it is easy to control the particles generated by copper diffusion in the process equipment.

이어서, 제2 감광막 마스크(16a)를 사용하여 장벽금속층(15) 및 패드 금속층(16)을 선택적으로 식각함으로써 본딩 패드(16)를 형성한다. Subsequently, the bonding pad 16 is formed by selectively etching the barrier metal layer 15 and the pad metal layer 16 using the second photoresist mask 16a.

다음으로, 도 6에 도시된 바와 같이, 기판(10)에 제4 절연막(17)을 형성한다. 여기서, 제4 절연막(17)은 USG막, 산화막 또는 실리콘 질화막 등으로 형성한다. Next, as shown in FIG. 6, a fourth insulating film 17 is formed on the substrate 10. The fourth insulating film 17 is formed of a USG film, an oxide film, a silicon nitride film, or the like.

이어서, 제3 감광막 마스크(17a)를 사용하여 제4 절연막(17)을 본딩 패드(16)가 노출되도록 선택적으로 식각함으로써, 도 7과 같이, 일련의 본딩 패드(16) 형성 공정을 완성한다. 이때, 제3 감광막(17a)은 제1 감광막(14b)과 동일한 사진 마스크로 형성하여 공정에 이용하는 사진 마스크의 수를 줄임으로써, 사진 공정의 단가를 절감할 수 있다. Subsequently, the fourth insulating film 17 is selectively etched using the third photosensitive film mask 17a to expose the bonding pads 16, thereby completing a series of bonding pads 16 forming steps as shown in FIG. In this case, the third photoresist film 17a may be formed of the same photo mask as the first photoresist film 14b to reduce the number of photo masks used in the process, thereby reducing the unit cost of the photo process.

이후, 후속하는 골드 와이어(도시되지 않았음) 본딩 공정을 실시하여 반도체 소자를 완성한다. 여기서, 경사진 패드 개구부(14a)를 형성하여 핀치-오프 현상 없이 장벽금속층(15)을 형성함으로써, 제1 금속층(12)인 구리가 본딩 패드(16)인 알루미늄으로 확산되는 것을 방지하여 골드 와이어 본딩 공정을 진행할 때에 본딩힘을 강화할 수 있다.Subsequently, a subsequent gold wire (not shown) bonding process is performed to complete the semiconductor device. Here, by forming the inclined pad opening 14a to form the barrier metal layer 15 without a pinch-off phenomenon, the gold wire is prevented from being diffused into the aluminum as the bonding pad 16 by the copper as the first metal layer 12. Bonding force can be strengthened at the time of a bonding process.

본 발명에 따르면, 본딩 패드 공정을 진행할 때에 경사진 패드 개구부를 형성함으로써, 패드 개구부 하부 모서리에도 장벽금속층이 끊김 없이 형성되어 핀치- 오프가 발생하지 않는다.According to the present invention, by forming the inclined pad opening during the bonding pad process, the barrier metal layer is formed in the lower edge of the pad opening without interruption so that pinch-off does not occur.

또한, 본 발명에 따르면, 경사진 패드 개구부에 의해 핀치-오프 현상 없이 장벽금속층을 형성함으로써, 구리가 본딩 패드인 알루미늄으로 확산되는 현상을 방지할 수 있을 뿐만 아니라 골드 와이어 본딩 공정을 진행할 때에 본딩힘을 강화할 수 있다.In addition, according to the present invention, by forming the barrier metal layer without the pinch-off phenomenon by the inclined pad opening, it is possible to prevent the diffusion of copper into aluminum, which is a bonding pad, and to bond the gold wire during the gold wire bonding process. Can strengthen.

또한, 본 발명에 따르면, 경사진 패드 개구부에 의해 구리 확산 현상을 방지함으로써, 공정 장비에서 구리 확산에 의해 발생하는 파티클을 제어하기가 쉽다.In addition, according to the present invention, by preventing the copper diffusion phenomenon by the inclined pad opening, it is easy to control the particles generated by the copper diffusion in the process equipment.

또한, 본 발명에 따르면, 본딩 패드 공정을 진행할 때에 제3 감광막을 제1 감광막과 동일한 사진 마스크로 형성하여 공정에 이용하는 사진 마스크의 수를 줄임으로써, 사진 공정의 단가를 절감할 수 있다. In addition, according to the present invention, when the bonding pad process is performed, the third photoresist film is formed of the same photo mask as the first photoresist film, thereby reducing the number of photo masks used in the process, thereby reducing the unit cost of the photo process.

발명의 바람직한 실시예에 대해 개시하였으며, 비록 특정 용어들이 사용되었으나 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것이 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.Although preferred embodiments of the invention have been disclosed, although specific terms have been used, these are merely used in a general sense to easily explain the technical content of the present invention and to help understand the present invention, and are not intended to limit the scope of the present invention. . It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention can be carried out in addition to the embodiments disclosed herein.

Claims (8)

반도체 소자의 본딩 패드의 형성 방법에 있어서, In the method of forming a bonding pad of a semiconductor element, (a) 기판 또는 하부 금속 배선 위에 제1 절연막 및 상기 제1 절연막 내부에 매설된 구리를 포함하는 제1 금속층을 형성하는 단계;(a) forming a first metal layer including a first insulating film and copper embedded in the first insulating film on a substrate or a lower metal wire; (b) 상기 제1 절연막 및 상기 제1 금속층 위에 구리 확산 방지를 위해 실리콘 카바이드로 이루어진 제2 절연막 및 제3 절연막을 형성하는 단계;(b) forming a second insulating film and a third insulating film made of silicon carbide on the first insulating film and the first metal layer to prevent copper diffusion; (c) 제1 감광막 마스크를 사용하여 상기 제2 절연막 및 상기 제3 절연막을 선택적으로 경사식각함으로써 5 ~ 10°의 각도로 경사진 패드 개구부를 형성하는 단계;(c) forming a pad opening inclined at an angle of 5 to 10 degrees by selectively inclining the second insulating film and the third insulating film using a first photoresist film mask; (d) 상기 기판에 장벽금속층 및 패드 금속층을 형성하는 단계;(d) forming a barrier metal layer and a pad metal layer on the substrate; (e) 제2 감광막 마스크를 사용하여 상기 장벽금속층 및 상기 패드 금속층을 선택적으로 식각함으로써 본딩 패드를 형성하는 단계;(e) forming a bonding pad by selectively etching the barrier metal layer and the pad metal layer using a second photoresist mask; (f) 상기 기판에 제4 절연막을 형성하는 단계; 및 (f) forming a fourth insulating film on the substrate; And (g) 제3 감광막 마스크를 사용하여 상기 제4 절연막을 본딩 패드가 노출되도록 선택적으로 식각하는 단계를 포함하는 본딩 패드의 형성 방법.(g) selectively etching the fourth insulating film to expose a bonding pad using a third photoresist mask. 삭제delete 삭제delete 삭제delete 제1항에서,In claim 1, 상기 (d)단계의 상기 장벽금속층은 탄탈륨계, 티타늄계 및 질화늄계 중 어느 하나로 형성하는 것을 특징으로 하는 본딩 패드의 형성 방법.The barrier metal layer of the step (d) is formed of any one of tantalum-based, titanium-based and nitride nitride-based method of forming a bonding pad. 제 1 항에 있어서, The method of claim 1, 상기 (d)단계의 상기 패드 금속층은 알루미늄계로 형성하는 것을 특징으로 하는 본딩 패드의 형성 방법.The pad metal layer of step (d) is formed of a bonding pad, characterized in that formed in aluminum. 제 1 항에 있어서,The method of claim 1, 상기 (g)단계의 상기 제3 감광막은 상기 제1 감광막과 동일한 사진 마스크로 형성하는 것을 특징으로 하는 본딩 패드의 형성 방법.And the third photosensitive film of step (g) is formed of the same photomask as the first photosensitive film. 삭제delete
KR1020050096035A 2005-10-12 2005-10-12 Method for Forming Bonding PAD and Semiconductor Device Including the Same KR100752184B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050096035A KR100752184B1 (en) 2005-10-12 2005-10-12 Method for Forming Bonding PAD and Semiconductor Device Including the Same
US11/546,259 US20070082475A1 (en) 2005-10-12 2006-10-12 Method for forming bonding pad and semiconductor device having the bonding pad formed thereby

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050096035A KR100752184B1 (en) 2005-10-12 2005-10-12 Method for Forming Bonding PAD and Semiconductor Device Including the Same

Publications (2)

Publication Number Publication Date
KR20070040548A KR20070040548A (en) 2007-04-17
KR100752184B1 true KR100752184B1 (en) 2007-08-24

Family

ID=38176239

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050096035A KR100752184B1 (en) 2005-10-12 2005-10-12 Method for Forming Bonding PAD and Semiconductor Device Including the Same

Country Status (1)

Country Link
KR (1) KR100752184B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000052334A (en) * 1999-01-28 2000-08-25 다니구찌 이찌로오, 기타오카 다카시 Semiconductor device
JP2002093911A (en) * 2000-09-14 2002-03-29 Toshiba Corp Semiconductor device and its manufacturing method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000052334A (en) * 1999-01-28 2000-08-25 다니구찌 이찌로오, 기타오카 다카시 Semiconductor device
JP2002093911A (en) * 2000-09-14 2002-03-29 Toshiba Corp Semiconductor device and its manufacturing method

Also Published As

Publication number Publication date
KR20070040548A (en) 2007-04-17

Similar Documents

Publication Publication Date Title
US7119439B2 (en) Semiconductor device and method for manufacturing the same
US6100589A (en) Semiconductor device and a method for making the same that provide arrangement of a connecting region for an external connecting terminal
US6989577B2 (en) Semiconductor device having multiple insulation layers
US8324731B2 (en) Integrated circuit device
US20070082475A1 (en) Method for forming bonding pad and semiconductor device having the bonding pad formed thereby
US7943529B2 (en) Passivation structure and fabricating method thereof
US20090236748A1 (en) Semiconductor device and method of manufacturing a semiconductor device
KR100645213B1 (en) Method for forming bonding pad and semiconductor device including the same
US9059110B2 (en) Reduction of fluorine contamination of bond pads of semiconductor devices
US20090121314A1 (en) Manufacturing method for forming an integrated circuit device and corresponding integrated circuit device
KR100752184B1 (en) Method for Forming Bonding PAD and Semiconductor Device Including the Same
KR100731056B1 (en) Method for Forming Bonding PAD and Semiconductor Device Including the Same
KR100649319B1 (en) Method for forming bonding pad and semiconductor device including the same
US7163884B2 (en) Semiconductor device and fabrication method thereof
JP2006203025A (en) Semiconductor device and manufacturing method thereof
US6340844B1 (en) Semiconductor device having improved contact hole structure, and method of manufacturing the same
JPH08204002A (en) Manufacturing method for semiconductor integrated circuit device
JP2008041783A (en) Manufacturing method of semiconductor device
KR100559513B1 (en) Method for forming bump of metal line in semiconductor
US7863184B1 (en) System and method for reducing corrosion of an integrated circuit through its bond pads
KR100591134B1 (en) Method of manufacturing semiconductor device
JP2007027600A (en) Semiconductor device and manufacturing method thereof
JP2007243025A (en) Semiconductor device, and its manufacturing method
JP2006179661A (en) Semiconductor device and its manufacturing method, and semiconductor package
JP2006186163A (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110719

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20120726

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee