KR100559513B1 - Method for forming bump of metal line in semiconductor - Google Patents

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Abstract

본 발명은 스크린 프린팅 기법을 이용한 범프 형성시에 패시베이션층의 단차에 기인하는 범프의 오정렬을 방지할 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 반도체 칩 상에 형성된 본딩 패드용 금속 배선 상에 단차를 갖는 패시베이션층을 그대로 형성하고, 패시베이션층의 일부를 제거하여 본딩 패드의 상부를 노출시킨 후 스크린 프린팅 기법으로 그 위에 범프를 형성하는 종래 방식과는 달리, 반도체 칩 상에 형성된 본딩 패드용 금속 배선 상에 패시베이션층을 형성하고, 본딩 패드로 인해 발생하는 패시베이션층의 단차 해소를 위해 패시베이션층을 평탄화하며, 이후 패시베이션층의 일부를 제거하여 본딩 패드의 상부를 노출시켜 스크린 프린팅 기법으로 그 위에 범프를 형성하기 때문에, 범프 형성용 프린팅을 위해 패시베이션층 상에 정렬되는 스크린과 패시베이션층 사이에 공간이 형성되지 않으며, 이를 통해 금속 배선 상에 범프를 정확하게 형성할 수 있으며, 그 결과 범프의 오정렬에 기인하는 반도체 칩의 전기적 특성 열화를 효과적으로 방지할 수 있는 것이다.The present invention is to prevent the misalignment of the bump due to the step of the passivation layer when forming the bump using the screen printing technique, the present invention is to provide a step on the metal wiring for the bonding pad formed on the semiconductor chip. Unlike the conventional method of forming a passivation layer having a passivation layer as it is, removing a portion of the passivation layer to expose the upper portion of the bonding pad, and forming a bump thereon by screen printing, on the bonding wire metal wiring formed on the semiconductor chip. A passivation layer is formed on the passivation layer, and the passivation layer is planarized to eliminate the step difference of the passivation layer caused by the bonding pads, and then a part of the passivation layer is removed to expose the upper portion of the bonding pads, thereby forming bumps thereon by a screen printing technique. Therefore, it is necessary to set the passivation layer on the The space between the screen and the passivation layer is not formed, through which can be formed exactly the bumps on the metal wiring, and as a result is capable of preventing deterioration of electrical characteristics of the semiconductor chip due to the misalignment of the pad effectively.

Description

반도체 금속 배선용 범프 형성 방법{METHOD FOR FORMING BUMP OF METAL LINE IN SEMICONDUCTOR}Bump Formation Method for Semiconductor Metal Wiring {METHOD FOR FORMING BUMP OF METAL LINE IN SEMICONDUCTOR}

도 1a 내지 1e는 본 발명의 바람직한 실시 예에 따라 반도체 금속 배선용 범프를 형성하는 과정을 도시한 공정 순서도,1A to 1E are process flowcharts illustrating a process of forming a bump for semiconductor metal wiring according to a preferred embodiment of the present invention;

도 2는 종래 방법에 따라 반도체 금속 배선용 범프를 형성할 때 발생하는 현상을 설명하기 위해 도시한 공정 단면도.Fig. 2 is a cross sectional view showing the phenomenon occurring when forming bumps for semiconductor metal wirings according to the conventional method.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 칩 104 : 금속 배선102 semiconductor chip 104 metal wiring

106 : 옥사이드 물질 108 : 실리콘 나이트라이드 물질106 oxide material 108 silicon nitride material

110 : 패시베이션층 112 : 범프110: passivation layer 112: bump

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 반도체 소자와 패키지 배선간을 전기적으로 연결하는 금속 배선용 범프를 형성하는데 적합한 반도체 금속 배선용 범프 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a method for forming bumps for semiconductor metal wiring, which is suitable for forming bumps for metal wiring for electrically connecting semiconductor devices and package wiring.

잘 알려진 바와 같이, 반도체 소자는 증착 공정, 포토 공정, 패터닝 공정, 린스 공정, 열처리 공정 등을 선택적 혹은 반복적으로 진행하여 제조하게 되며, 이와 같이 제조된 각 반도체 칩은 최종적으로 패키지 공정을 통해 기판에 실장됨으로써 그 기능을 수행하게 된다.As is well known, a semiconductor device is manufactured by selectively or repeatedly performing a deposition process, a photo process, a patterning process, a rinse process, a heat treatment process, and the like, and each semiconductor chip manufactured as described above is finally packaged to a substrate through a package process. It is implemented to perform its function.

특히, 패키지 공정에서는 반도체 소자의 전기적 특성을 살리기 위해 많은 기법들이 소개되어 왔는데, 그 중 플립칩 기법은 반도체 소자와 패키지의 배선을 직접 연결함으로서 반도체 소자의 전기적 특성을 저해하지 않는 기술로 널리 알려져 있다. 이러한 플립칩 기법에서는 반도체 소자의 본딩 패드에 범프를 형성하는데, 일반적으로 프린팅 기법이 널리 이용되고 있다.In particular, many techniques have been introduced in the packaging process to make use of the electrical characteristics of semiconductor devices. Among them, the flip chip technique is widely known as a technology that does not interfere with the electrical characteristics of semiconductor devices by directly connecting wirings of semiconductor devices and packages. . In the flip chip technique, bumps are formed on a bonding pad of a semiconductor device. In general, a printing technique is widely used.

즉, 종래 방법에 따르면, 임의의 회로 소자를 갖는 반도체 칩을 완성하게 되면, 반도체 칩의 상부에 후막의 패시베이션층(예를 들면, 옥사이드, 실리콘 나이트라이드 등으로 된 패시베이션층)을 형성하고, 최상부에 있는 금속 배선(즉, 본딩 패드)이 있는 부분의 패시베이션층을 선택적으로 제거하여 본딩 패드의 상부를 노출시키고, 이후 스크린 프린팅 기법을 이용하여 본딩 패드의 상부에 범프를 형성한다. 이때, 패시베이션층은, 일 예로서 도 2에 도시된 바와 같이, 반도체 칩의 본딩 패드로 인해 단차를 갖게 된다.That is, according to the conventional method, when the semiconductor chip having an arbitrary circuit element is completed, a passivation layer (for example, a passivation layer made of oxide, silicon nitride, etc.) of a thick film is formed on top of the semiconductor chip, The passivation layer of the portion with the metal wiring (i.e., bonding pads) in is selectively removed to expose the top of the bonding pads, and then bumps are formed on top of the bonding pads using screen printing techniques. In this case, the passivation layer has a step due to the bonding pad of the semiconductor chip, as shown in FIG. 2 as an example.

도 2는 종래 방법에 따라 반도체 금속 배선용 범프를 형성할 때 발생하는 현상을 설명하기 위해 도시한 공정 단면도이다.FIG. 2 is a cross sectional view illustrating a phenomenon occurring when the bumps for semiconductor metal wirings are formed according to a conventional method.

도 2를 참조하면, 반도체 칩(202)의 상부에는 패키지 배선과의 전기적인 접속을 위한 금속 배선(즉, 본딩 패드)(204)이 형성되어 있으며, 또한 금속 배선(204)을 매립하는 형태로 후막의 패시베이션층(206)이 형성되어 있다. 이때, 패시베이션층(206)은 금속 배선(204)으로 인해 단차를 갖게 된다.Referring to FIG. 2, a metal wiring (ie, a bonding pad) 204 is formed on the semiconductor chip 202 to electrically connect with the package wiring, and also to fill the metal wiring 204. A thick passivation layer 206 is formed. At this time, the passivation layer 206 has a step due to the metal wiring 204.

이어서, 선택적인 식각 공정을 통해 금속 배선(204) 상에 형성된 패시베이션층(206)의 일부를 선택적으로 제거함으로써 금속 배선(204)의 상부를 노출시키는 접속홀을 형성하며, 이와 같이 형성된 접속홀에는 스크린 프린팅 기법을 이용하여 형성 가능한 범프가 형성된다.Subsequently, through a selective etching process, a portion of the passivation layer 206 formed on the metal line 204 is selectively removed to form a connection hole exposing the upper portion of the metal line 204. Formable bumps are formed using screen printing techniques.

즉, 접속홀을 노출시키도록 설계된 스크린(208a, 208b)이 반도체 칩 상에 정렬되고 스크러버(210)가 화살표 1의 방향으로 스크린 프린팅을 하게 되는데, 이때 스크린(208a)은 화살표 1과 화살표 3의 방향으로 힘을 받게 된다. 그러나, 패시베이션층(206)의 단차로 인해 스크린(208a)과 금속 배선(204)이 형성되지 않은 영역에 있는 패시베이션층(206) 사이에 공간이 존재하기 때문에 스크린(208a)이 화살표 3의 방향으로 기울어지게 되고, 그 결과 스크린(208b)은 화살표 4의 방향으로 힘을 받게 됨으로써, 스크린 프린팅을 위한 스크린(208a, 208b)의 정렬이 어긋나게 된다.That is, the screens 208a and 208b designed to expose the connection holes are aligned on the semiconductor chip and the scrubber 210 performs screen printing in the direction of arrow 1, wherein the screen 208a is formed by the arrows 1 and 3. Strength in the direction. However, the screen 208a moves in the direction of arrow 3 because there is a space between the screen 208a and the passivation layer 206 in the region where the metal wiring 204 is not formed due to the step of the passivation layer 206. As a result, the screen 208b is forced in the direction of arrow 4, which causes the screens 208a and 208b to be out of alignment for screen printing.

그 결과, 스크린(208a, 208b)이 화살표 3과 4의 방향으로 어긋나게 됨으로써, 금속 배선(204) 위해 형성될 범프 형성 영역이 L1에서 L2로 좁아지게 되기 때문에 정상적인 구조의 범프 형성이 어렵게 되는 문제가 있으며, 이러한 문제는 결국 반도체 제품의 전기적 특성을 저하시켜 제품의 신뢰도를 떨어뜨리는 요인으로 작용하고 있는 실정이다.As a result, the screens 208a and 208b are displaced in the directions of arrows 3 and 4, so that the bump formation region to be formed for the metal wiring 204 is narrowed from L1 to L2, so that bump formation of a normal structure becomes difficult. In addition, this problem is a situation that acts as a factor that lowers the reliability of the product by reducing the electrical characteristics of the semiconductor product.

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 스 크린 프린팅 기법을 이용한 범프 형성시에 패시베이션층의 단차에 기인하는 범프의 오정렬을 방지할 수 있는 반도체 금속 배선용 범프 형성 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention is to solve the above problems of the prior art, to provide a bump forming method for semiconductor metal wiring that can prevent the misalignment of bumps due to the step of the passivation layer when forming bumps using a screen printing technique. Its purpose is to.

상기 목적을 달성하기 위하여 본 발명은, 패키지 배선과 전기적으로 접속되는 반도체 칩의 본딩 패드용 금속 배선 상에 범프를 형성하는 방법에 있어서, 반도체 칩 상에 금속 배선을 형성하는 과정과, 상기 금속 배선이 형성된 반도체 칩의 상부 전면에 후막의 옥사이드 물질을 형성하는 과정과, CMP 또는 에치백을 통한 평탄화 공정을 수행하여 상기 금속 배선을 매립하는 형태로 상기 옥사이드 물질을 평탄화시키는 과정과, 상기 평탄화된 옥사이드 물질 상에 실리콘 나이트라이드 물질을 형성하는 과정과, 식각 공정을 통해 상기 실리콘 나이트라이드 물질과 옥사이드 물질의 일부를 선택적으로 제거하여 상기 금속 배선의 상부를 노출시키는 패시베이션층을 형성하는 과정과, 스크린 프린팅 기법을 이용하여 상기 금속 배선 상에 범프를 형성하는 과정을 포함하는 반도체 금속 배선용 범프 형성 방법을 제공한다.In order to achieve the above object, the present invention provides a method for forming a bump on a metal pad for bonding pads of a semiconductor chip electrically connected to a package wiring, the process of forming a metal wiring on the semiconductor chip, and the metal wiring Forming an oxide material of a thick film on the entire upper surface of the formed semiconductor chip, and planarizing the oxide material in a form of filling the metal wiring by performing a planarization process through CMP or etch back, and the planarized oxide Forming a passivation layer exposing a top of the metal interconnection by selectively removing a portion of the silicon nitride material and an oxide material through an etching process, forming a silicon nitride material on the material, and etching; A process of forming bumps on the metallization using a technique It provides a metal wiring formed in the semiconductor bump, including methods.

본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.

이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 핵심 기술요지는, 반도체 칩 상에 형성된 본딩 패드용 금속 배선 상에 단차를 갖는 패시베이션층을 그대로 형성하고, 패시베이션층의 일부를 제거하여 본딩 패드의 상부를 노출시킨 후 스크린 프린팅 기법으로 그 위에 범프를 형성하는 전술한 종래 방식과는 달리, 반도체 칩 상에 형성된 본딩 패드용 금속 배선 상에 패시베이션층을 형성하고, 본딩 패드로 인해 발생한 패시베이션층의 단차 해소를 위해 패시베이션층을 평탄화하며, 이후 패시베이션층의 일부를 제거하여 본딩 패드의 상부를 노출시켜 스크린 프린팅 기법으로 그 위에 범프를 형성한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.A key technical aspect of the present invention is to form a passivation layer having a step on a bonding pad metal wiring formed on a semiconductor chip as it is, remove a portion of the passivation layer to expose the upper portion of the bonding pad, and then use a screen printing technique. Unlike the above-described conventional method of forming bumps on the passivation layer, a passivation layer is formed on the metal wiring for the bonding pads formed on the semiconductor chip, and the passivation layer is planarized to eliminate the step difference of the passivation layer caused by the bonding pads. By removing a portion of the passivation layer to expose the top of the bonding pad to form bumps thereon by screen printing techniques, it is easy to achieve the objectives of the present invention through this technical means.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 1e는 본 발명의 바람직한 실시 예에 따라 반도체 금속 배선용 범프를 형성하는 과정을 도시한 공정 순서도이다.1A to 1E are process flowcharts illustrating a process of forming a bump for a semiconductor metal wiring according to a preferred embodiment of the present invention.

도 1a를 참조하면, 도시 생략된 회로 소자 등이 형성된 반도체 칩(102) 상에 본딩 패드용 금속 배선(104)을 형성하고, 증착 공정을 수행하여 반도체 칩(102)의 상부 전면에 걸쳐 후막의 옥사이드 물질(106)을 형성한다. 여기에서, 옥사이드 물질(106)은, 예를 들면 플라즈마를 이용하는 기법인 HDP와 PECVD 등의 공정을 통해 형성하며, 옥사이드 물질(106)의 두께는 금속 배선(104)을 충분하게 매립할 수 있도록 대략 1.5 - 2 배의 두께로 형성한다.Referring to FIG. 1A, a bonding pad metal line 104 is formed on a semiconductor chip 102 on which circuit elements and the like, which are not illustrated, and a deposition process is performed to form a thick film over the entire upper surface of the semiconductor chip 102. Oxide material 106 is formed. Here, the oxide material 106 is formed through a process such as HDP and PECVD, which is a technique using plasma, for example, and the thickness of the oxide material 106 is approximately to fill the metal wiring 104 sufficiently. Form 1.5-2 times the thickness.

다음에, CMP 혹은 에치백 등을 이용하는 평탄화 공정을 수행하여 옥사이드 물질(106)의 일부를 평탄하게 제거함으로써, 일 예로서 도 1b에 도시된 바와 같이, 옥사이드 물질(106)을 평탄화시킨다.Next, a planarization process using CMP, etch back, or the like is performed to planarly remove a portion of the oxide material 106, for example, to planarize the oxide material 106 as shown in FIG. 1B.

이어서, 플라즈마를 이용하는 증착 공정을 수행함으로서, 일 예로서 도 1c에 도시된 바와 같이, 평탄화된 옥사이드 물질(106)의 상부 전면에 실리콘 나이트라이드 물질(108)을 적층한다. 여기에서, 실리콘 나이트라이드 물질(108)의 두께는 평탄화된 옥사이드 물질(106)의 대략 0.5 - 0.7 배 정도가 바람직하다.Subsequently, by performing a deposition process using a plasma, silicon nitride material 108 is deposited on top of the planarized oxide material 106 as shown in FIG. 1C as an example. Here, the thickness of silicon nitride material 108 is preferably about 0.5-0.7 times that of planarized oxide material 106.

다음에, 포토레지스트 도포, 노광, 현상 등의 공정을 수행하여 실리콘 나이트라이드 물질(108)의 상부에 임의의 패턴을 갖는 식각 마스크를 형성하고, 이러한 식각 마스크를 식각 장벽층으로 이용하는 건식 식각 공정을 수행하여 금속 배선(104) 상에 있는 실리콘 나이트라이드 물질(108)과 옥사이드 물질(106)을 선택적으로 순차 제거함으로써, 일 예로서 도 1d에 도시된 바와 같이, 본딩 패드용 금속 배선(104)의 상부를 노출시키는 접속홀(즉, 범프가 형성될 영역)을 갖는 패시베이션층(110)을 형성한다.Next, a process of applying photoresist, exposing, developing, or the like is performed to form an etching mask having an arbitrary pattern on the silicon nitride material 108, and a dry etching process using the etching mask as an etching barrier layer is performed. By selectively sequentially removing the silicon nitride material 108 and the oxide material 106 on the metallization 104, as shown in FIG. 1D, for example, of the metallization 104 for bonding pads. The passivation layer 110 having a connection hole (ie, a region where bumps are to be formed) exposing the top is formed.

마지막으로, 스크린 프린팅 기법을 적용함으로써, 금속 배선(104) 상에 범프(112), 즉 후속하는 공정을 통해 패키지 배선에 전기적으로 접속되는 범프(112)를 형성한다.Finally, by applying a screen printing technique, bumps 112 are formed on the metal interconnections 104, ie bumps 112 that are electrically connected to the package interconnections through subsequent processes.

따라서, 본 발명에서는, 패시베이션에서의 단차로 인해 스크린과 패시베이션층 사이에 공간이 존재하는 전술한 종래 방법에서와는 달리, 프린팅을 위한 스크린과 패시베이션층 사이에 어떠한 공간도 존재하지 않기 때문에 스크린 프린팅 기법으로 금속 배선 상에 범프를 정확하게 형성할 수 있다.Therefore, in the present invention, unlike the above-described conventional method in which there is a space between the screen and the passivation layer due to the step in the passivation, since there is no space between the screen and the passivation layer for printing, the screen printing technique uses the metal as the screen printing technique. The bump can be formed accurately on the wiring.

이상 설명한 바와 같이 본 발명에 따르면, 반도체 칩 상에 형성된 본딩 패드용 금속 배선 상에 단차를 갖는 패시베이션층을 그대로 형성하고, 패시베이션층의 일부를 제거하여 본딩 패드의 상부를 노출시킨 후 스크린 프린팅 기법으로 그 위에 범프를 형성하는 전술한 종래 방식과는 달리, 반도체 칩 상에 형성된 본딩 패드용 금속 배선 상에 패시베이션층을 형성하고, 본딩 패드로 인해 발생하는 패시베이션층의 단차 해소를 위해 패시베이션층을 평탄화하며, 이후 패시베이션층의 일부를 제거하여 본딩 패드의 상부를 노출시켜 스크린 프린팅 기법으로 그 위에 범프를 형성하기 때문에, 범프 형성용 프린팅을 위해 패시베이션층 상에 정렬되는 스크린과 패시베이션층 사이에 공간이 형성되지 않으며, 이를 통해 금속 배선 상에 범프를 정확하게 형성할 수 있으며, 그 결과 범프의 오정렬에 기인하는 반도체 칩의 전기적 특성 열화를 효과적으로 방지할 수 있다. As described above, according to the present invention, a passivation layer having a step is formed on a bonding pad metal wiring formed on a semiconductor chip as it is, and a portion of the passivation layer is removed to expose the upper portion of the bonding pad, and then screen printing is performed. Unlike the aforementioned conventional method of forming bumps thereon, a passivation layer is formed on the metal wiring for the bonding pads formed on the semiconductor chip, and the passivation layer is planarized to eliminate the step difference of the passivation layer caused by the bonding pads. Since a portion of the passivation layer is then removed to expose the top of the bonding pad to form a bump thereon by screen printing, no space is formed between the screen and the passivation layer aligned on the passivation layer for printing for bump formation. This allows the bumps to be accurately formed on the metal wires. And may as a result to prevent the deterioration of the electrical properties of the semiconductor chip due to the misalignment of the pad effectively.

Claims (5)

패키지 배선과 전기적으로 접속되는 반도체 칩의 본딩 패드용 금속 배선 상에 범프를 형성하는 방법에 있어서,A method of forming a bump on a metal pad for bonding pads of a semiconductor chip electrically connected to a package wiring, the method comprising: 반도체 칩 상에 금속 배선을 형성하는 과정과,Forming a metal wiring on the semiconductor chip; 상기 금속 배선이 형성된 반도체 칩의 상부 전면에 후막의 옥사이드 물질을 형성하는 과정과,Forming an oxide material of a thick film on the entire upper surface of the semiconductor chip on which the metal wiring is formed; CMP 또는 에치백을 통한 평탄화 공정을 수행하여 상기 금속 배선을 매립하는 형태로 상기 옥사이드 물질을 평탄화시키는 과정과,Planarizing the oxide material in a form of embedding the metal wiring by performing a planarization process through CMP or etch back; 상기 평탄화된 옥사이드 물질 상에 실리콘 나이트라이드 물질을 형성하는 과정과,Forming a silicon nitride material on the planarized oxide material; 식각 공정을 통해 상기 실리콘 나이트라이드 물질과 옥사이드 물질의 일부를 선택적으로 제거하여 상기 금속 배선의 상부를 노출시키는 패시베이션층을 형성하는 과정과,Selectively removing a portion of the silicon nitride material and an oxide material through an etching process to form a passivation layer exposing an upper portion of the metal wiring; 스크린 프린팅 기법을 이용하여 상기 금속 배선 상에 범프를 형성하는 과정Process of forming bumps on the metal lines using screen printing technique 을 포함하는 반도체 금속 배선용 범프 형성 방법.Bump formation method for semiconductor metal wiring comprising a. 제 1 항에 있어서,The method of claim 1, 상기 옥사이드 물질은, 플라즈마를 이용하는 HDP 또는 PECVD 공정에 의해 형성되는 것을 특징으로 하는 반도체 금속 배선용 범프 형성 방법.The oxide material is a bump forming method for semiconductor metal wiring, characterized in that formed by an HDP or PECVD process using a plasma. 삭제delete 제 2 항에 있어서,The method of claim 2, 상기 옥사이드 물질의 두께는, 상기 금속 배선 두께의 1.5 - 2배인 것을 특징으로 하는 반도체 금속 배선용 범프 형성 방법.Wherein the oxide material has a thickness of 1.5-2 times the thickness of the metal wiring. 제 4 항에 있어서,The method of claim 4, wherein 상기 실리콘 나이트라이드의 두께는, 상기 평탄화된 옥사이드 물질 두께의 0.5 -0.7배인 것을 특징으로 하는 반도체 금속 배선용 범프 형성 방법.Wherein the silicon nitride has a thickness of 0.5 -0.7 times the thickness of the planarized oxide material.
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