KR100751686B1 - Method of forming a shallow trench isolation in a NAND flash memory device - Google Patents

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Abstract

본 발명은 낸드 플래쉬 메모리 소자의 소자분리막 형성방법에 관한 것으로, 트렌치 측벽에 측벽 산화막을 형성하여 트렌치 측벽이 산화되는 것을 방지하고, 트렌치 바툼(bottom) 영역에 있는 실리콘을 성장시켜 트렌치 높이를 줄여줌으로써 트렌치 내에 보이드(void)가 생기는 것을 방지하여 갭필이 용이하도록 한다.The present invention relates to a method of forming a device isolation film of a NAND flash memory device, and forming a sidewall oxide film on the trench sidewalls to prevent the trench sidewalls from oxidizing, and by growing silicon in the trench bottom region to reduce the trench height. Voids are prevented from occurring in the trench to facilitate gap fill.

갭필, 실리콘 성장, 층간 절연막 Gap Fill, Silicon Growth, Interlayer Insulation

Description

낸드 플래쉬 메모리 소자의 소자분리막 형성방법{Method of forming a shallow trench isolation in a NAND flash memory device}Method for forming a shallow trench isolation in a NAND flash memory device

도 1a 내지 도 1c는 종래 기술에 따른 낸드 플래쉬 메모리 소자의 소자분리막 형성방법을 설명하기 위해 도시한 단면도이다.1A to 1C are cross-sectional views illustrating a method of forming an isolation layer of a NAND flash memory device according to the prior art.

도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 낸드 플래쉬 메모리 소자의 소자분리막 형성방법을 설명하기 위해 도시한 단면도이다.2A to 2D are cross-sectional views illustrating a method of forming a device isolation film of a NAND flash memory device according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

200 : 반도체 기판 202 : 패드 산화막200 semiconductor substrate 202 pad oxide film

204 : 패드 질화막 206 : 트렌치204: pad nitride film 206: trench

208 : 측벽 산화막 210 : 실리콘 성장208 Sidewall Oxide 210 Silicon Growth

212 : 제1층간 절연막 214 : 제2층간 절연막212: first interlayer insulating film 214: second interlayer insulating film

A : 트렌치 높이 B : 트렌치 공간A: trench height B: trench space

본 발명은 낸드 플래쉬 메모리 소자의 소자분리막(STI) 형성방법에 관한 것으로, 특히, 보이드(void)가 생기는 것을 방지하고 갭필(gap fill)이 용이하도록 하는 낸드 플래쉬 메모리 소자의 소자분리막 형성방법에 관한 것이다.The present invention relates to a method of forming a device isolation film (STI) of a NAND flash memory device, and more particularly, to a method of forming a device isolation film of a NAND flash memory device to prevent voids from occurring and to facilitate gap fill. will be.

일반적으로, 반도체 소자의 선폭 미세화 및 집적도 증가에 따라 차세대 소자의 소자분리막(Shallow Trench Isolation; STI) 갭필 문제가 대두되어 HDP(high Density Plasma), DWD (Deposition Wet Deposition), 더 나아가 HARP(High Aspect Ratio Process), PDL (Pulse Deposition Layer) 방법으로 갭필 문제를 해결하기 위해 평가 중이다. In general, as the semiconductor device becomes smaller in line width and the degree of integration increases, the problem of shallow trench isolation (STI) gap fill in next-generation devices has emerged, resulting in high density plasma (HDP), deposition wet deposition (DWD), and even HARP It is being evaluated to solve the gap fill problem by ratio process (PDL) and pulse deposition layer (PDL) methods.

현재, 플래쉬 메모리 소자의 주 갭필 방법은 DWD이며, 증착방법은 HDP에서 1차 메인 갭필 증착을 실시하고, 2차로 습식 식각으로 소자분리막(STI) 트렌치 공간을 확보하며, 3차로 캡핑(capping)용 HDP 공정을 진행한다. 그러나, 차세대 소자의 보이드 없는 갭필을 위해서는 HDP 공정에서 고밀도 식각 장비를 이용하여 가스 조합과 파워 조건을 통해 레시피(recipe)로 셋-업(set-up)하거나, 대체 공정이 필요한 상황이다.Currently, the main gap fill method of the flash memory device is DWD, and the deposition method performs the primary main gap fill deposition in the HDP, secures the trench isolation space (STI) by second wet etching, and uses the third capping. Proceed with the HDP process. However, void-free gap fill of next-generation devices requires the use of high-density etching equipment in HDP processes to set-up recipes through gas combinations and power conditions, or alternative processes.

도 1a 내지 도 1c는 종래 기술에 따른 낸드 플래쉬 메모리 소자의 소자분리막(ISO) 형성방법을 설명하기 위해 도시한 단면도이다.1A to 1C are cross-sectional views illustrating a method of forming an isolation layer (ISO) of a NAND flash memory device according to the prior art.

도 1a를 참조하면, 반도체 기판(100)상에 패드 산화막(102)과 패드 질화막 (104)을 순차적으로 형성한 다음, 소자분리마스크(ISO mask) 공정시 포지티브 감광막(Positive photoresist)을 이용하여 노광 및 식각 공정을 실시하여 트렌치(106)를 형성한다.Referring to FIG. 1A, a pad oxide layer 102 and a pad nitride layer 104 are sequentially formed on a semiconductor substrate 100, and then exposed using a positive photoresist during an ISO mask process. And an etching process to form the trench 106.

도 1b를 참조하면, 트렌치(106)가 형성된 반도체 기판(100) 전면에 제1층간 절연막(108)을 형성한다. 그러나, 트렌치(106) 내에 형성된 제1층간 절연막(108)의 두께는 식각된 트렌치(106) 공간(B)과 깊이(A)의 차이에 따라 다르게 형성된다. 이때, 제1층간 절연막(108)을 HDP(High Density Plasma)로 형성한다. 제1층간 절연막 (108)을 형성한 후, 습식 식각을 하여 절연 트렌치 공간을 확보한다.Referring to FIG. 1B, a first interlayer insulating layer 108 is formed on the entire surface of the semiconductor substrate 100 on which the trench 106 is formed. However, the thickness of the first interlayer insulating layer 108 formed in the trench 106 is formed differently according to the difference between the space B and the depth A of the etched trench 106. In this case, the first interlayer insulating layer 108 is formed of a high density plasma (HDP). After the first interlayer insulating film 108 is formed, wet etching is performed to secure the insulating trench space.

도 1c를 참조하면, 습식 식각을 실시한 후, 절연 트렌치 공간이 확보된 반도체 기판(100) 전면에 제2층간 절연막(110)을 형성한다. 이때, 제2층간 절연막(110)을 HDP로 형성한다.Referring to FIG. 1C, after wet etching is performed, a second interlayer insulating layer 110 is formed on the entire surface of the semiconductor substrate 100 having an insulating trench space. At this time, the second interlayer insulating film 110 is formed of HDP.

그러나, 상기와 같은 종래의 낸드 플래쉬 메모리 소자의 소자분리막 형성 공정에서는, 트렌치 패턴 형성시 트렌치(106) 공간이 좁고 높이가 깊게 형성되면, 제1층간 절연막(108)을 형성한 후, 습식 식각을 하더라도 트렌치(106) 내에 보이드가 생겨 갭필이 용이하지 않게 된다.However, in the device isolation film forming process of the conventional NAND flash memory device as described above, when the trench 106 space is narrow and the height is formed deep during the formation of the trench pattern, the first interlayer insulating film 108 is formed, and then wet etching is performed. Even if a void is formed in the trench 106, the gap fill is not easy.

상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 트렌치 하부를 실리콘 성장시켜 트렌치 높이를 줄임으로써, 보이드가 생기는 것을 방지하고, 이로 인해 갭필이 용이하도록 하는 낸드 플래쉬 메모리 소자의 소자분리막 형성방법을 제공하는데 있다.An object of the present invention devised to solve the above problems is to reduce the trench height by silicon growth of the lower portion of the trench, thereby preventing the formation of voids, thereby forming a device isolation film of the NAND flash memory device to facilitate gap fill. To provide.

본 발명의 일 실시 예에 따른 낸드 플래쉬 메모리 소자의 소자분리막 형성방법은, 실리콘 기판을 선택적으로 식각하여 소정 깊이를 갖는 트렌치를 형성하는 단계와, 상기 트렌치 내에 측벽 산화막을 형성한 후, 상기 측벽 산화막이 상기 트렌치 측벽에만 남도록 바닥 부분을 식각하는 단계와, 상기 측벽 산화막이 제거된 바닥 부분에 실리콘 성장 공정을 실시하여 실리콘을 성장시키는 단계와, 상기 실리콘을 성장시킨 후, 상기 트렌치를 포함한 상기 실리콘 기판 전면에 제1층간 절연막 및 제2층간 절연막을 순차적으로 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 소자분리막 형성방법을 제공한다.In the method of forming an isolation layer of a NAND flash memory device according to an embodiment of the present invention, forming a trench having a predetermined depth by selectively etching a silicon substrate, and forming a sidewall oxide layer in the trench, and then forming the sidewall oxide layer Etching the bottom portion so as to remain only in the trench sidewalls, performing a silicon growth process on the bottom portion from which the sidewall oxide film has been removed, and growing silicon; and after growing the silicon, the silicon substrate including the trench A method of forming a device isolation film for a NAND flash memory device includes sequentially forming a first interlayer insulating film and a second interlayer insulating film on a front surface thereof.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 낸드 플래쉬 메모리 소자의 소자분리막 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.2A through 2D are cross-sectional views of devices sequentially illustrating a method of forming a device isolation film of a NAND flash memory device according to an embodiment of the present invention.

도 2a를 참조하면, 실리콘 기판(200)상에 패드 산화막(202), 패드 질화막 (204)을 순차적으로 형성한 다음, 소자분리마스크 공정시 포지티브 감광막을 이용하여 노광 및 식각 공정을 실시하여 트렌치(206)를 형성한다. 트렌치(206)를 형성 한 후, 측벽 산화공정을 실시하여 트렌치(206)내에 측벽 산화막(208)을 형성한다. 이때, 700℃ 내지 900℃의 온도로 측벽 산화공정을 실시하여 45Å 내지 55Å의 두께로 측벽 산화막(208)을 형성한다.Referring to FIG. 2A, the pad oxide layer 202 and the pad nitride layer 204 are sequentially formed on the silicon substrate 200, and then exposed and etched using a positive photosensitive layer during the device isolation mask process. 206). After the trench 206 is formed, a sidewall oxidation process is performed to form the sidewall oxide film 208 in the trench 206. At this time, the sidewall oxidation process is performed at a temperature of 700 ° C to 900 ° C to form a sidewall oxide film 208 having a thickness of 45 kPa to 55 kPa.

도 2b를 참조하면, 형성된 측벽 산화막(208)의 바툼(bottom) 영역을 건식 식각을 통해 제거한다. 이때, 트렌치(206) 측벽이 산화되는 것을 방지하기 위해, 트렌치(206) 측벽에 있는 측벽 산화막(208)은 제거되지 않고 바툼(bottom) 영역만 건식 식각하여 산화막이 제거되도록 한다.Referring to FIG. 2B, the bottom region of the formed sidewall oxide layer 208 is removed by dry etching. At this time, in order to prevent the sidewalls of the trench 206 from being oxidized, the sidewall oxide layer 208 on the sidewalls of the trench 206 is not removed, and only the bottom region is dry-etched to remove the oxide layer.

도 2c를 참조하면, 측벽 산화막(208)이 제거된 바툼(bottom) 영역에 실리콘 성장 공정을 실시하여 실리콘을 성장시킨다. 이때, 실리콘 성장(210)은 700℃ 내지 900℃ 온도의 SiH4+H2 가스로 진행한다. 그리고, 갭필이 유리하도록 실리콘 성장을 바툼-업(bottom-up)하여 갭필 마진을 확보한다. Referring to FIG. 2C, silicon is grown by performing a silicon growth process on a bottom region from which the sidewall oxide layer 208 is removed. At this time, the silicon growth 210 proceeds with SiH 4 + H 2 gas at a temperature of 700 ℃ to 900 ℃. Then, silicon growth is bottomed up to secure a gap fill, thereby securing a gap fill margin.

여기서, 실리콘을 AR(Aspect Ratio)의 값에 적합한 높이로 성장시키는데, AR은 트렌치 깊이(A) 나누기 트렌치 공간(B)을 뜻하며, 이 AR의 값은 보이드가 발생하는지에 대한 조건을 결정한다. AR의 값이 3이하일 때가 적합하며, AR의 값이 3이상이면, 실리콘 성장 공정을 진행해야 한다. Here, the silicon is grown to a height suitable for the value of the aspect ratio (AR), where AR means the trench depth (A) divided by the trench space (B), and the value of AR determines the condition of whether voids occur. It is appropriate when the value of AR is 3 or less, and when the value of AR is 3 or more, the silicon growth process should be performed.

예를 들면, 트렌치 깊이(A)가 2000Å, 트렌치 공간(B)이 500Å일때, AR의 값은 4가 됨으로 보이드가 생기게 된다. 이때, 보이드가 생기는 것을 방지하기 위해 실리콘을 500Å이상의 두께로 성장시키면, 트렌치 깊이(A)가 1500Å이하로 줄어 들어 AR의 값은 3이하로 된다.For example, when the trench depth A is 2000 microseconds and the trench space B is 500 microseconds, the value of AR becomes 4, resulting in voids. At this time, when silicon is grown to a thickness of 500 mV or more in order to prevent voids from occurring, the trench depth A is reduced to 1500 mV or less, and the value of AR becomes 3 or less.

도 2d를 참조하면, 실리콘 성장(210)을 한 후, 실리콘 기판(200) 전면에 제1층간 절연막(212)과 제2층간 절연막(214)을 순차적으로 형성한다. Referring to FIG. 2D, after the silicon growth 210, the first interlayer insulating film 212 and the second interlayer insulating film 214 are sequentially formed on the entire surface of the silicon substrate 200.

이때, 제1층간 절연막(212)과 제2층간 절연막(214) 증착시 RI(Reflective Index)를 1.44 내지 1.48로 하여 1000Å 내지 10000Å의 두께로 형성하고, 절연막 형성 물질로 HDP 산화막을 사용한다. At this time, when depositing the first interlayer insulating film 212 and the second interlayer insulating film 214, RI (Reflective Index) of 1.44 to 1.48 is formed to a thickness of 1000 ~ 10000Å, and the HDP oxide film is used as the insulating film forming material.

그리고, 제1층간 절연막(212)은 10sccm 내지 50sccm의 SiH4, 10sccm 내지 60sccm의 O2 및 500sccm 내지 1000sccm의 He등의 가스를 각각 조금씩 이용하여 3900W 내지 4100W의 LF(Low Frequency)와 1100W 내지 1300W의 HF(High Frequency)를 인가하여 고밀도 플라즈마(HDP)를 형성한다. The first interlayer insulating film 212 is a low frequency (LF) of 3900W to 4100W and a 1100W to 1300W using a small amount of gas such as SiH 4 of 10sccm to 50sccm, O 2 of 10sccm to 60sccm and He of 500sccm to 1000sccm, respectively. HF (High Frequency) is applied to form a high density plasma (HDP).

제2층간 절연막은 100sccm 내지 200sccm의 SiH4, 150sccm 내지 300sccm의 O2 및 500sccm 내지 1000sccm의 He등의 가스를 각각 조금씩 이용하여 4400W 내지 4600W의 LF와 2350W 내지 2550W의 HF를 인가하여 고밀도 플라즈마(HDP)를 형성한다.The second interlayer insulating film is a high density plasma (HDP) by applying 4400W to 4600W of LF and 2350W to 2550W by using a small amount of gas such as SiH 4 of 100sccm to 200sccm, O 2 of 150sccm to 300sccm and He of 500sccm to 1000sccm, respectively. ).

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 의하면, 층간 절연막을 형성하기 전에 트렌치 바툼 영역에 있는 실리콘 성장을 바툼-업 시켜 트렌치 높이를 줄임으로써, 보이드가 생기는 것을 방지하여 갭필이 용이한 소자를 형성한다. As described above, according to the present invention, the silicon growth in the trench bottom area is bottomed up to reduce the trench height before the interlayer insulating film is formed, thereby preventing voids from being formed, thereby forming an element having an easy gap fill.

더나아가, HARP 및 PDL과 같은 차세대 장비 투자 없이 기존 장비로도 구현이 가능하며, 차세대 공정(HARP 및 PDL)에서 대두되고 있는 심(seam) 문제가 발생하지 않는 효과가 있다. 그리고, 낸드 플래쉬 메모리 소자 뿐만 아니라, 차세대 소자의 공정에도 대응 가능하다.Furthermore, it can be implemented with existing equipment without investing in next-generation equipment such as HARP and PDL, and there is no effect of a seam problem emerging in next-generation processes (HARP and PDL). In addition, the present invention can be applied not only to NAND flash memory devices but also to processes of next-generation devices.

Claims (15)

실리콘 기판을 선택적으로 식각하여 소정 깊이를 갖는 트렌치를 형성하는 단계;Selectively etching the silicon substrate to form a trench having a predetermined depth; 상기 트렌치 내에 측벽 산화막을 형성한 후, 상기 측벽 산화막이 상기 트렌치 측벽에만 남도록 바닥 부분을 식각하는 단계;After forming a sidewall oxide film in said trench, etching a bottom portion such that the sidewall oxide film remains only on said trench sidewalls; 상기 측벽 산화막이 제거된 바닥 부분에 실리콘 성장 공정을 실시하여 실리콘을 성장시키는 단계; 및Growing silicon by performing a silicon growth process on the bottom portion from which the sidewall oxide film is removed; And 상기 트렌치를 포함한 상기 실리콘 기판 전면에 제1층간 절연막 및 제2층간 절연막을 순차적으로 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 소자분리막 형성방법.And sequentially forming a first interlayer insulating film and a second interlayer insulating film on the entire surface of the silicon substrate including the trench. 제1항에 있어서, 상기 측벽 산화막은 상기 트렌치 측벽의 상기 측벽 산화막은 제거되지 않고 상기 바닥 부분만 건식 식각하여 제거하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 소자분리막 형성방법.The method of claim 1, wherein the sidewall oxide layer is removed by dry etching only the bottom portion of the trench sidewall without removing the sidewall oxide layer. 제1항에 있어서, 상기 트렌치 깊이와 공간의 비의 값에 의해 실리콘을 성장시키는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 소자분리막 형성방법.The method of claim 1, wherein silicon is grown by a value of a ratio of the trench depth and the space. 제1항에 있어서, 상기 측벽 산화막은 45Å 내지 55Å의 두께로 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 소자분리막 형성방법.The method of claim 1, wherein the sidewall oxide layer is formed to a thickness of 45 kV to 55 kV. 제1항에 있어서, 상기 실리콘 성장 공정은 700℃ 내지 900℃온도로 SiH4+H2의 가스를 이용하여 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 소자분리막 형성방법.The method of claim 1, wherein the silicon growth process is performed using a gas of SiH 4 + H 2 at a temperature of 700 ° C. to 900 ° C. 7. 제1항에 있어서, 상기 제1층간 절연막은 1000Å 내지 10000Å두께의 1.44 내지 1.48의 반사율로 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 소자분리막 형성방법.The method of claim 1, wherein the first interlayer insulating layer is formed to have a reflectivity of about 1.44 to about 1.48 with a thickness of 1000 μs to 10000 μs. 제1항에 있어서, 상기 제1층간 절연막은 10sccm 내지 50sccm의 SiH4 가스로 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 소자분리막 형성방법.The method of claim 1, wherein the first interlayer insulating layer is formed of SiH 4 gas of 10 sccm to 50 sccm. 제1항에 있어서, 상기 제1층간 절연막은 10sccm 내지 60sccm의 O2 가스로 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 소자분리막 형성방법.The method of claim 1, wherein the first interlayer insulating layer is formed of 10 sccm to 60 sccm of O 2 gas. 제1항에 있어서, 상기 제1층간 절연막은 500sccm 내지 1000sccm의 He 가스로 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 소자분리막 형성방법.The method of claim 1, wherein the first interlayer insulating layer is formed of a He gas of 500 sccm to 1000 sccm. 제1항에 있어서, 상기 제1층간 절연막은 3900W 내지 4100W의 저주파수와 1100W 내지 1300W의 고주파수로 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 소자분리막 형성방법.The method of claim 1, wherein the first interlayer insulating layer is formed at a low frequency of 3900W to 4100W and a high frequency of 1100W to 1300W. 제1항에 있어서, 상기 제2층간 절연막은 1000Å 내지 10000Å두께의 1.44 내지 1.48의 반사율로 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 소자분리막 형성방법.The method of claim 1, wherein the second interlayer insulating layer is formed to have a reflectivity of about 1.44 to about 1.48 with a thickness of about 1000 μs to about 10000 μs. 제1항에 있어서, 상기 제2층간 절연막은 100sccm 내지 200sccm의 SiH4 가스로 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 소자분리막 형성방법.The method of claim 1, wherein the second interlayer insulating layer is formed of SiH 4 gas of 100 sccm to 200 sccm. 제1항에 있어서, 상기 제2층간 절연막은 150sccm 내지 300sccm의 O2 가스로 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 소자분리막 형성방법.The method of claim 1, wherein the second interlayer insulating layer is formed of O 2 gas of 150 sccm to 300 sccm. 제1항에 있어서, 상기 제2층간 절연막은 500sccm 내지 1000sccm의 He 가스로 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 소자분리막 형성방법.The method of claim 1, wherein the second interlayer insulating layer is formed of He gas of 500sccm to 1000sccm. 제1항에 있어서, 상기 제2층간 절연막은 4400W 내지 4600W의 저주파수와 2350W 내지 2550W의 고주파수로 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 소자분리막 형성방법.The method of claim 1, wherein the second interlayer insulating layer is formed at a low frequency of 4400W to 4600W and a high frequency of 2350W to 2550W.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010075735A (en) * 2000-01-17 2001-08-11 윤종용 NAND-type flash memory device and method of fabricating the same
KR20010076846A (en) * 2000-01-28 2001-08-16 윤종용 Method for fabricating a flash memory device having shallow trench isolation structure
KR20040006419A (en) * 2002-07-12 2004-01-24 주식회사 하이닉스반도체 Method for manufacturing a semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010075735A (en) * 2000-01-17 2001-08-11 윤종용 NAND-type flash memory device and method of fabricating the same
KR20010076846A (en) * 2000-01-28 2001-08-16 윤종용 Method for fabricating a flash memory device having shallow trench isolation structure
KR20040006419A (en) * 2002-07-12 2004-01-24 주식회사 하이닉스반도체 Method for manufacturing a semiconductor device

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