KR20060079323A - Method for forming isolation film of semiconductor device - Google Patents

Method for forming isolation film of semiconductor device Download PDF

Info

Publication number
KR20060079323A
KR20060079323A KR1020040117090A KR20040117090A KR20060079323A KR 20060079323 A KR20060079323 A KR 20060079323A KR 1020040117090 A KR1020040117090 A KR 1020040117090A KR 20040117090 A KR20040117090 A KR 20040117090A KR 20060079323 A KR20060079323 A KR 20060079323A
Authority
KR
South Korea
Prior art keywords
forming
semiconductor device
film
layer
teos
Prior art date
Application number
KR1020040117090A
Other languages
Korean (ko)
Inventor
이광호
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040117090A priority Critical patent/KR20060079323A/en
Publication of KR20060079323A publication Critical patent/KR20060079323A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 소자 분리막을 형성하는 갭필 산화막으로 O3 / TEOS USG 및 O2 열처리 공정을 수행하여 플라즈마를 사용하지 않으므로 라이너 질화막을 적용함에 있어 버퍼 TEOS를 사용하지 않아도 되며 갭필 특성이 우수하여 90nm급 이상의 좁은 공간에 까지 적용이 가능하다. 또한, 갭필 산화막 증착시 O3 / TEOS USG의 우수한 플로우 특성으로 인하여 PL 포토 및 식각 공정을 수행하지 않고 평탄화 식각 공정을 수행할 수 있으므로 라이너 질화막을 안정적으로 사용할 수 있는 기술을 나타낸다.The present invention relates to a method of forming a device isolation layer of a semiconductor device, and since the plasma is not used by performing the O 3 / TEOS USG and O 2 heat treatment processes as a gap fill oxide layer forming the device isolation layer, a buffer TEOS is used to apply the liner nitride layer. It does not need to be used, and it has excellent gap fill characteristics, so it can be applied to a narrow space of 90nm or more. In addition, since the planar etching process can be performed without performing the PL photo and etching process due to the excellent flow characteristics of O 3 / TEOS USG when the gap fill oxide film deposition, the liner nitride film can be used stably.

Description

반도체 소자의 소자 분리막 형성 방법{METHOD FOR FORMING ISOLATION FILM OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING ISOLATION FILM OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법 을 도시한 단면도들.1A to 1G are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to the prior art.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들.2A to 2G are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to the present invention.

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 소자 분리막을 형성하는 갭필 산화막으로 O3 / TEOS USG 및 O2 열처리 공정을 수행하여 플라즈마를 사용하지 않으므로 라이너 질화막을 적용함에 있어 버퍼 TEOS를 사용하지 않아도 되며 갭필 특성이 우수하여 90nm급 이상의 좁은 공간에 까지 적용이 가능하다. 또한, 갭필 산화막 증착시 O3 / TEOS USG의 우수한 플로우 특성으로 인하여 PL 포토 및 식각 공정을 수행하지 않고 평탄화 식각 공정을 수행할 수 있으므로 라이너 질화막을 안정적으로 사용할 수 있는 기술을 나타낸다. The present invention relates to a method of forming a device isolation layer of a semiconductor device, and since the plasma is not used by performing the O 3 / TEOS USG and O 2 heat treatment processes as a gap fill oxide layer forming the device isolation layer, a buffer TEOS is used to apply the liner nitride layer. It does not need to be used, and it has excellent gap fill characteristics, so it can be applied to a narrow space of 90nm or more. In addition, since the planar etching process can be performed without performing the PL photo and etching process due to the excellent flow characteristics of O 3 / TEOS USG when the gap fill oxide film deposition, the liner nitride film can be used stably.

도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법 을 도시한 단면도들이다. 1A to 1G are cross-sectional views illustrating a method of forming a device isolation layer of a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(10) 상부에 패드 산화막(20) 및 패드 질화막(30)의 적층구조를 형성하고, 상기 적층 구조를 식각하여 소자 분리 영역을 정의하는 트렌치(35)을 형성한다. Referring to FIG. 1A, a lamination structure of a pad oxide layer 20 and a pad nitride layer 30 is formed on a semiconductor substrate 10, and the trench 35 is formed to define a device isolation region by etching the layer structure. .

도 1b를 참조하면, 트렌치(35) 내부에 라운딩 산화막(40)을 형성한다. Referring to FIG. 1B, a rounded oxide film 40 is formed in the trench 35.

도 1c를 참조하면, 트렌치(35) 포함하는 반도체 기판(10) 전면에 라이너 질화막(50)을 형성한다. Referring to FIG. 1C, a liner nitride film 50 is formed on the entire surface of the semiconductor substrate 10 including the trench 35.

도 1d를 참조하면, 라이너 질화막(50) 상부에 TEOS 산화막(60)을 형성한다. Referring to FIG. 1D, the TEOS oxide layer 60 is formed on the liner nitride layer 50.

도 1e를 참조하면, 트렌치(35)를 매립하는 HDP 산화막(70)을 형성한다. Referring to FIG. 1E, an HDP oxide film 70 filling the trench 35 is formed.

도 1f를 참조하면, 패드 질화막(30)이 노출될때까지 평탄화 식각 공정을 수행한다. Referring to FIG. 1F, the planarization etching process is performed until the pad nitride layer 30 is exposed.

도 1g를 참조하면, 패드 질화막(30)을 제거함과 동시에 소정 두께의 라이너 질화막(50) 및 라운딩 산화막(40)을 제거한다. Referring to FIG. 1G, the pad nitride layer 30 is removed and the liner nitride layer 50 and the rounding oxide layer 40 having a predetermined thickness are removed.

상술한 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법에서, 소자 분리막 및 활성 영역의 계면에서 발생하는 산화에 의해 부피가 팽창하고 스트레스가 증가하게 된다. 이를 방지하기 위하여 라이너 질화막을 적용하여 추가적인 산화 현상을 방지하려고 한다. 그러나, 상기 라이너 질화막 증착 후 HDP 산화막을 형성하면 플라즈마 손상에 의하여 상기 라이너 질화막이 손상되는 문제가 발생하므로 버퍼 TEOS 산화막을 상기 라이너 질화막 및 HDP 산화막 사이에 형성한다. 여기서, 상기 버퍼 TEOS 산화막은 열 산화막이나 HDP 산화막보다 HF에 대한 식각률이 2배 이상 빠르기 때문에 상기 소자 분리막의 에지부에 모트를 발생시키며, 좁은 영역에서는 HDP 산화막의 갭필이 어려워 보이드가 발생하는 문제점이 있다. In the above-described method for forming a device isolation layer of a semiconductor device according to the related art, the volume expands and stress increases due to oxidation occurring at the interface between the device isolation layer and the active region. In order to prevent this, a liner nitride film is applied to prevent further oxidation. However, when the HDP oxide film is formed after the deposition of the liner nitride film, a problem occurs that the liner nitride film is damaged by plasma damage. A buffer TEOS oxide film is formed between the liner nitride film and the HDP oxide film. Here, the buffer TEOS oxide is more than twice as fast as the thermal oxide film or HDP oxide etch rate HF generates a mote at the edge portion of the device isolation film, the gap fill of the HDP oxide film is difficult in the narrow region is a problem that voids occur have.

상기 문제점을 해결하기 위하여, 소자 분리막을 형성하는 갭필 산화막으로 O3 / TEOS USG 및 O2 열처리 공정을 수행하여 플라즈마를 사용하지 않으므로 라이너 질화막을 적용함에 있어 버퍼 TEOS를 사용하지 않아도 되며 갭필 특성이 우수하여 90nm급의 좁은 공간에 까지 적용이 가능하다. 또한, 갭필 산화막 증착시 O3 / TEOS USG의 우수한 플로우 특성으로 인하여 PL 포토 및 식각 공정을 수행하지 않고 평탄화 식각 공정을 수행할 수 있으므로 라이너 질화막을 안정적으로 사용할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는 것을 그 목적으로 한다. In order to solve the above problems, since the plasma is not used by performing the O 3 / TEOS USG and O 2 heat treatment processes as the gap fill oxide layer forming the device isolation layer, it is not necessary to use the buffer TEOS in applying the liner nitride film and the gap fill characteristics are excellent. It can be applied to the narrow space of 90nm class. In addition, since the planar etching process can be performed without performing the PL photo and etching process due to the excellent flow characteristics of O 3 / TEOS USG when the gap fill oxide film is deposited, a method of forming a device isolation layer of a semiconductor device in which a liner nitride film can be used stably. Its purpose is to provide.

본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은Method of forming an isolation layer of a semiconductor device according to the present invention

반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하고 소자 분리 영역을 정의하는 트렌치를 형성하는 단계와,Forming a pad oxide film and a pad nitride film over the semiconductor substrate and forming a trench defining an isolation region;

상기 트렌치 내벽에 라운딩 산화막을 형성하는 단계와,Forming a rounding oxide film on the inner wall of the trench;

상기 트렌치를 포함한 반도체 기판 전면에 라이너 질화막을 형성하는 단계와,Forming a liner nitride film over the semiconductor substrate including the trench;

상기 트렌치를 매립하는 갭필 산화막을 형성하는 단계와, Forming a gapfill oxide film filling the trench;                     

상기 반도체 기판 전면에 O2 열처리 공정을 수행하는 단계와,Performing an O 2 heat treatment process on the entire surface of the semiconductor substrate;

상기 패드 질화막이 노출될때까지 평탄화 식각 공정을 수행하는 단계와,Performing a planarization etching process until the pad nitride layer is exposed;

상기 패드 질화막 및 소정 두께의 라이너 질화막을 제거하는 단계Removing the pad nitride film and the liner nitride film having a predetermined thickness.

를 포함하는 것을 특징으로 한다. Characterized in that it comprises a.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들이다. 2A to 2G are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to the present invention.

도 2a를 참조하면, 반도체 기판(100) 상부에 패드 산화막(110) 및 패드 질화막(120)을 형성한 후 패드 질화막(120), 패드 산화막(110) 및 소정 깊이의 반도체 기판(100)을 식각하여 소자 분리 영역을 정의하는 트렌치(135)를 형성한다. Referring to FIG. 2A, after the pad oxide layer 110 and the pad nitride layer 120 are formed on the semiconductor substrate 100, the pad nitride layer 120, the pad oxide layer 110, and the semiconductor substrate 100 having a predetermined depth are etched. To form a trench 135 that defines the device isolation region.

도 2b를 참조하면, 트렌치(135) 내벽에 라운딩 산화막(130)을 형성한다. 여기서, 라운딩 산화막(130)은 트렌치(135)의 코너에 집중되는 스트레스를 방지하기 위해 형성된다. Referring to FIG. 2B, a rounded oxide layer 130 is formed on the inner wall of the trench 135. Here, the rounded oxide layer 130 is formed to prevent stress concentrated at the corners of the trench 135.

도 2c를 참조하면, 트렌치(135)를 포함한 반도체 기판(100) 전면에 라이너 질화막(140)을 형성한다. 라이너 질화막(140)은 70 내지 80Å의 두께로 형성되는 것이 바람직하다. Referring to FIG. 2C, a liner nitride layer 140 is formed on the entire surface of the semiconductor substrate 100 including the trench 135. The liner nitride film 140 is preferably formed to a thickness of 70 to 80 kPa.

후속 공정에서 소자 분리막 및 활성 영역의 경계면에 산화가 일어나게 되어 부피가 팽창되면서 스트레스가 발생하는데 이로 인해 소자의 누설전류가 증가하게 된다. 상기와 같은 문제를 방지하기 위해 라이너 질화막을 형성한다. In a subsequent process, oxidation occurs at the interface between the device isolation layer and the active region, causing the stress to increase as the volume expands, thereby increasing the leakage current of the device. In order to prevent such a problem, a liner nitride film is formed.

도 2d를 참조하면, 트렌치(135)를 매립하는 갭필 산화막(150)을 형성한다. 여기서, 갭필 산화막(150)은 O3 : TEOS = 14 ~ 16 : 1의 비율로 형성된 O3 / TEOS USG를 사용하여 400 내지 500℃의 온도에서 5500 내지 6500Å의 두께로 형성하는 것이 바람직하다. Referring to FIG. 2D, a gap fill oxide film 150 filling the trench 135 is formed. Here, the gapfill oxide film 150 may be formed to a thickness of 5500 to 6500 Pa at a temperature of 400 to 500 ° C. using an O 3 / TEOS USG formed at a ratio of O 3 : TEOS = 14 to 16: 1.

이때, 상기 O3 / TEOS USG 내부에 'A'와 같이 하이드로 카본 불순물이 형성되며, 종래에 형성하는 HDP 산화막과는 달리 플라즈마 손상이 없기 때문에 라이너 질화막 상부에 바로 형성이 가능하며, 상기 O3 / TEOS USG를 형성하는 동안 플로우 특성이 우수하여 갭필 및 평탄도가 향상된다. At this time, and the hydrocarbon impurities formed as shown in 'A' to the inside of the O 3 / TEOS USG, because there is not, unlike the plasma damage to the HDP oxide film formed on the conventional can be formed directly on the top liner nitride film, and the O 3 / Good flow characteristics during TEOS USG formation improve gap fill and flatness.

도 2e를 참조하면, 반도체 기판(100) 전면에 O2 열처리 공정을 수행한다. 상기 열처리 공정은 H2O를 사용하여 900 내지 1200℃의 온도에서 25 내지 30분 동안 수행하는것이 바람직하며, 상기 O3 / TEOS USG의 밀도를 높게 하여 HF에 대한 습식각 속도를 열산화막과 거의 동일하게 해주며, 상기 하이드로 카본 불순물을 제거하기 위해 진행한다. Referring to FIG. 2E, an O 2 heat treatment process is performed on the entire surface of the semiconductor substrate 100. The heat treatment process is preferably performed for 25 to 30 minutes at a temperature of 900 to 1200 ℃ using H 2 O, by increasing the density of the O 3 / TEOS USG wet etching rate for HF and the thermal oxide film almost Do the same and proceed to remove the hydrocarbon impurities.

도 2f를 참조하면, 패드 질화막(120)이 노출될때까지 평탄화 식각 공정을 수행한다. 여기서, 라이너 질화막(140)의 제거 공정은 인산을 이용하여 수행하는 것이 바람직하다. Referring to FIG. 2F, the planarization etching process is performed until the pad nitride layer 120 is exposed. Here, the removal process of the liner nitride film 140 is preferably performed using phosphoric acid.

도 2g를 참조하면, 패드 질화막(120) 및 소정 두께의 라이너 질화막(140)을 제거한다. Referring to FIG. 2G, the pad nitride layer 120 and the liner nitride layer 140 having a predetermined thickness are removed.

본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 소자 분리막을 형성하는 갭필 산화막으로 O3 / TEOS USG 및 O2 열처리 공정을 수행하여 플라즈마를 사용하지 않으므로 라이너 질화막을 적용함에 있어 버퍼 TEOS를 사용하지 않아도 되며 갭필 특성이 우수하여 90nm급 이상의 좁은 공간에 까지 적용이 가능하다. 또한, 갭필 산화막 증착시 O3 / TEOS USG의 우수한 플로우 특성으로 인하여 PL 포토 및 식각 공정을 수행하지 않고 평탄화 식각 공정을 수행할 수 있으므로 라이너 질화막을 안정적으로 사용할 수 있는 효과가 있다. In the method of forming a device isolation layer of a semiconductor device according to the present invention, since the plasma is not used by performing the O 3 / TEOS USG and O 2 heat treatment processes as a gap fill oxide layer forming the device isolation layer, the buffer TEOS may not be used to apply the liner nitride layer. It has excellent gap fill characteristics and can be applied to narrow spaces over 90nm. In addition, due to the excellent flow characteristics of O 3 / TEOS USG during the deposition of the gapfill oxide film, it is possible to perform the planarization etching process without performing the PL photo and etching process, thereby making it possible to stably use the liner nitride film.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (6)

반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하고 소자 분리 영역을 정의하는 트렌치를 형성하는 단계;Forming a pad oxide film and a pad nitride film over the semiconductor substrate and forming a trench defining an isolation region; 상기 트렌치 내벽에 라운딩 산화막을 형성하는 단계;Forming a round oxide layer on the inner wall of the trench; 상기 트렌치를 포함한 반도체 기판 전면에 라이너 질화막을 형성하는 단계;Forming a liner nitride film over an entire surface of the semiconductor substrate including the trench; 상기 트렌치를 매립하는 갭필 산화막을 형성하는 단계;Forming a gapfill oxide layer filling the trench; 상기 반도체 기판 전면에 O2 열처리 공정을 수행하는 단계;Performing an O 2 heat treatment process on the entire surface of the semiconductor substrate; 상기 패드 질화막이 노출될때까지 평탄화 식각 공정을 수행하는 단계; 및Performing a planarization etching process until the pad nitride layer is exposed; And 상기 패드 질화막 및 소정 두께의 라이너 질화막을 제거하는 단계;Removing the pad nitride film and the liner nitride film having a predetermined thickness; 를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법. Device isolation film forming method of a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 라이너 질화막은 70 내지 80Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.The liner nitride film is a device isolation film forming method of the semiconductor device, characterized in that formed in a thickness of 70 to 80 내지. 제 1 항에 있어서, The method of claim 1, 상기 갭필 산화막은 400 내지 500℃의 온도에서 5500 내지 6500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.The gap fill oxide film is a device isolation film forming method of a semiconductor device, characterized in that formed at a thickness of 5500 ~ 6500Å at a temperature of 400 to 500 ℃. 제 3 항에 있어서, The method of claim 3, wherein 상기 갭필 산화막은 O3 / TEOS USG로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법. The gap fill oxide film is formed by O 3 / TEOS USG, the device isolation film forming method of a semiconductor device. 제 3 항에 있어서,The method of claim 3, wherein 상기 O3 / TEOS USG는 O3 : TEOS = 14 ~ 16 : 1의 비율로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법. The method of forming an isolation layer of a semiconductor device, characterized in that the O 3 / TEOS USG is formed in a ratio of O 3 : TEOS = 14 ~ 16: 1. 제 1 항에 있어서, The method of claim 1, 상기 02 열처리 공정은 H2O를 사용하여 900 내지 1200℃의 온도에서 25 내지 30분 동안 수행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법. The 0 2 heat treatment process is carried out for 25 to 30 minutes at a temperature of 900 to 1200 ℃ using H 2 O device separation film forming method of a semiconductor device.
KR1020040117090A 2004-12-30 2004-12-30 Method for forming isolation film of semiconductor device KR20060079323A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040117090A KR20060079323A (en) 2004-12-30 2004-12-30 Method for forming isolation film of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040117090A KR20060079323A (en) 2004-12-30 2004-12-30 Method for forming isolation film of semiconductor device

Publications (1)

Publication Number Publication Date
KR20060079323A true KR20060079323A (en) 2006-07-06

Family

ID=37170974

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040117090A KR20060079323A (en) 2004-12-30 2004-12-30 Method for forming isolation film of semiconductor device

Country Status (1)

Country Link
KR (1) KR20060079323A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100853795B1 (en) * 2006-10-11 2008-08-25 동부일렉트로닉스 주식회사 Method of Manufacturing Semiconductor Device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100853795B1 (en) * 2006-10-11 2008-08-25 동부일렉트로닉스 주식회사 Method of Manufacturing Semiconductor Device

Similar Documents

Publication Publication Date Title
US6399461B1 (en) Addition of planarizing dielectric layer to reduce a dishing phenomena experienced during a chemical mechanical procedure used in the formation of shallow trench isolation regions
US5981402A (en) Method of fabricating shallow trench isolation
KR100854870B1 (en) Method of manufacturing a semiconductor device
KR100895825B1 (en) Method for forming isolation layer in semiconductor device
KR100703836B1 (en) Method for forming trench type isolation layer in semiconductor device
KR20060079323A (en) Method for forming isolation film of semiconductor device
KR100979711B1 (en) Method for gapfill in semiconductor device
KR20040059445A (en) Method for forming trench type isolation layer in semiconductor device
KR100912988B1 (en) Method of manufacturing a semiconductor device
US8765575B2 (en) Shallow trench forming method
KR20070113861A (en) Method for fabricating isolation layer in flash memory device
KR100875346B1 (en) Manufacturing method of shallow trench isolation
KR101127033B1 (en) Semiconductor Device and Method for Forming STI Type Device Isolation Film of Semiconductor Device
KR100849361B1 (en) Method For Manufacturing Semiconductor Devices
KR20100078251A (en) Method for manufacturing the semiconductor device
KR100984858B1 (en) Method for forming isolation layer of semiconductor device
KR20100032039A (en) Method for manufacturing shallow trench isolation of semiconductor device
KR100751686B1 (en) Method of forming a shallow trench isolation in a NAND flash memory device
KR20040105980A (en) The method for forming shallow trench isolation in semiconductor device
JP2018117001A (en) Manufacturing method of semiconductor device
KR20050118489A (en) Method for isolation in semiconductor device
KR20080001340A (en) Method for forming isolation layer in semiconductor device
KR20040037460A (en) Method for forming shallow trench isolation in semiconductor device
KR20070066027A (en) Method for forming the isolation layer of semiconductor device
KR20040103718A (en) Method for forming isolation in semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application