KR20070066027A - Method for forming the isolation layer of semiconductor device - Google Patents
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Abstract
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 소자분리막 제조방법을 순차적으로 나타낸 공정 단면도.1A to 1D are cross-sectional views sequentially illustrating a method of manufacturing a device isolation film of a semiconductor device according to the prior art.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.2A through 2H are cross-sectional views sequentially illustrating a method of manufacturing a device isolation film of a semiconductor device according to an embodiment of the present invention.
-- 도면의 주요부분에 대한 부호의 설명 -- -Explanation of symbols for the main parts of the drawing-
100 : 실리콘 기판 110 : 패드 산화막100
120 : 패드 질화막 130 : 트렌치120: pad nitride film 130: trench
140 : 라운딩 산화막 150 : 갭필 산화막140: rounding oxide film 150: gap fill oxide film
본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로, 보다 상세하게는 얕은 트렌치 소자격리(Shallow Trench Isolation; 이하 "STI" 라 한다) 공정시, 모우트(moat)의 생성을 방지하여 소자의 특성 및 신뢰성을 향상시키는 반도체소자 의 소자분리막 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device isolation film manufacturing method of a semiconductor device, and more particularly, to prevents the formation of moat during shallow trench isolation (STI) process. And a device isolation film manufacturing method of a semiconductor device for improving reliability.
일반적으로, 실리콘 기판 상에 트랜지스터와 커패시터 등을 형성하기 위하여 실리콘 기판에는 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.In general, in order to form transistors, capacitors, and the like on the silicon substrate, a silicon isolation region is formed in the silicon substrate to prevent the current from being electrically energized with the active region, and to separate the devices from each other.
상기 소자분리영역을 형성하는 공정에 있어서는, 실리콘 기판에 일정한 깊이를 갖는 트렌치를 형성하고 나서, 이 트렌치에 갭필 산화막을 매립시킨 후, 화학기계적 연마공정으로 이 갭필 산화막의 불필요한 부분을 폴리싱(polishing)함으로써, 소자분리막을 실리콘 기판 내에 형성시키는 STI(shallow trench isolation) 공정이 최근에 많이 이용되고 있다.In the step of forming the device isolation region, a trench having a constant depth is formed in the silicon substrate, a gapfill oxide film is embedded in the trench, and then an unnecessary portion of the gapfill oxide film is polished by a chemical mechanical polishing process. As a result, a shallow trench isolation (STI) process for forming an element isolation film in a silicon substrate has been widely used in recent years.
그러나, 상기 종래 기술에 의한 소자분리막 제조 방법에 따르면, 상기 갭필 산화막을 화학기계적 연마한 후에 진행하는 패드 질화막 제거 공정시, 패드 질화막의 두께에 따른 과도한 식각 시간에 의해 패드 질화막을 따라 인접하는 갭필 산화막의 가장자리 일부분 또한 손실되어 모우트(moat)가 발생하게 되는 문제가 있다.However, according to the device isolation film manufacturing method according to the prior art, during the pad nitride film removal process performed after the chemical mechanical polishing of the gap fill oxide film, the gap fill oxide film adjacent to the pad nitride film due to the excessive etching time according to the thickness of the pad nitride film There is also a problem in that a part of the edges of the side is also lost, causing moat.
그러면, 이하 도면을 참고하여 종래 기술에 따른 반도체소자의 소자분리막 제조방법에 대하여 설명하기로 한다.Next, a device isolation film manufacturing method of a semiconductor device according to the prior art will be described with reference to the accompanying drawings.
도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 소자분리막 제조방법을 순차적으로 나타낸 공정 단면도이다.1A to 1D are cross-sectional views sequentially illustrating a method of manufacturing a device isolation film of a semiconductor device according to the prior art.
우선, 도 1a에 도시한 바와 같이, 실리콘 기판(100) 상에 활성영역과 소자분리영역을 정의하는 마스크인 패드 산화막(110) 및 패드 질화막(120)을 순차 적층하 여 형성한다.First, as shown in FIG. 1A, a
그런 다음, 상기 패드 질화막(120)을 식각 마스크로 하여 상기 실리콘 기판(100)을 소정 깊이만큼 식각하여 트렌치(130)를 형성한다. 그런데, 이때, 상기 트렌치(130)의 상부 모서리 즉, 활성영역과 소자분리영역의 경계면에 있는 실리콘 기판(100)의 상부 모서리는 STI 공정을 통해 날카로운 프로파일(profile)로 형성되는 문제가 있다.Then, the
따라서, 종래에는 상기와 같은 문제를 해결하기 위한 방안으로 도 1b에 도시한 바와 같이, 상기 트렌치(130)가 형성된 실리콘 기판(100)에 라운딩 산화(rounding oxidation) 공정을 진행하여 상기 트렌치(130)의 내벽에 라운딩 산화막(140)을 형성한다. 이때, 상기 라운딩 산화막(140)은 상기 트렌치(130)의 내벽인 실리콘 기판(100)의 표면 일부분이 산화되어 형성된 막으로 상기 트렌치(130)의 상부 모서리 부분에 있어서, "A"와 같이 라운딩지게 형성된다.Therefore, in the related art, as shown in FIG. 1B, a rounding oxidation process is performed on the
이어서, 도 1c에 도시한 바와 같이, 상기 라운딩 산화막(140)이 형성된 결과물 전면에 갭필산화막(150)을 두껍게 증착하여 트렌치(150)를 매립한다. 그러나, 이때, 상기 라운딩 산화막(140)과 패드 질화막(120) 사이에 형성된 틈(도 1b의 "A" 참조)에 매립된 상기 갭필산화막(150)은 그 이외의 곳에 매립된 갭필산화막(150)에 비교하여 볼 때 상대적으로 다공성(porous) 특성을 가진다.Subsequently, as shown in FIG. 1C, the
그리고, 상기 패드 질화막(120)을 식각정지막으로 이용하여 상기 갭필산화막(150)을 화학기계적 연마하여 결과물을 평탄화시킨다.In addition, the
그런 다음, 도 1d에 도시한 바와 같이, 상기 패드 질화막(120)을 제거한다. 이때, 상기 패드 질화막(120)은 인산 용액을 사용하여 제거하게 되는데, 상기 화학기계적 연막의 불균형으로 실리콘 기판의 위치마다 잔류된 패드 질화막(120)의 두께가 다르기 때문에 잔류된 평균 패드 질화막(120)의 두께보다 배 이상 제거될 수 있는 시간 동안 실리콘 기판을 인산 용액에 담그어 패드 질화막(120)을 완전히 제거하게 된다.Thereafter, as shown in FIG. 1D, the
그런데, 상기와 같이 오랜 시간 동안 인산 용액에 담그게 되면, 상기 라운딩 산화막(140)과 패드 질화막(120) 사이의 틈(도 1b의 "A" 참조)에 매립된 갭필산화막(150)이 다공성 특성으로 인하여 그 외 영역에 형성된 갭필산화막에 비하여 식각율이 더 빠르기 때문에 활성영역과 소자분리영역의 경계점에서 "B"와 같이 모우트(moat)가 발생한다.However, when immersed in the phosphoric acid solution for a long time as described above, the gap-
그러나, 상기와 같이, 활성영역과 소자분리영역의 경계점에서 모우트가 발생하게 되면, 소자 구동시, 모우트에 전계집중효과(Field crowding effect)가 가중되어, INWE(Inverse Narrow Width Effect) 및 험프(hump) 등의 소자의 비정상적인 동작을 유발한다.However, as described above, when the moat occurs at the boundary between the active region and the device isolation region, when the device is driven, the field crowding effect is added to the moat, so that the inverse narrow width effect (INWE) and the hump are increased. It causes abnormal operation of devices such as (hump).
따라서, 종래 기술에 따라 반도체소자를 제조하게 되면 소자의 특성 및 신뢰성이 저하되는 문제가 있다.Therefore, when the semiconductor device is manufactured according to the prior art, there is a problem in that the characteristics and reliability of the device are deteriorated.
따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 활성영역과 소자분리영역의 경계점에서의 모서리를 라운딩지게 형성하고, 모우트 발생을 차 단하는 반도체소자의 소자분리막 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a device isolation film of a semiconductor device to form a rounded corner at the boundary point between the active region and the device isolation region, and to prevent the occurrence of moat to solve the above problems. have.
상기 목적을 달성하기 위하여, 본 발명은 실리콘 기판 상에 패드 산화막 및 패드 질화막이 순차 적층되어 소자분리영역을 정의하는 패드 패턴을 형성하는 단계와, 상기 패드 패턴을 식각 마스크로 하여 상기 실리콘 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 통해 노출된 패드 산화막의 일부를 제1 전면 에치백 공정을 통해 제거하는 단계와, 상기 패드 질화막을 상기 제1 전면 에치백 공정을 통해 잔류된 패드 산화막 끝단부의 일부가 노출되도록 제2 전면 에치백 공정을 통해 제거하는 단계와, 상기 잔류된 패드 산화막을 통해 노출된 트렌치의 상부 모서리를 라이트 식각하여 라운딩시키는 단계와, 상기 라운딩진 트렌치가 형성된 실리콘 기판을 라운딩 산화시켜 상기 트렌치 내벽에 라운딩 산화막을 형성하는 단계 및 상기 라운딩 산화막이 형성된 트렌치 내부에 갭필산화막을 매립하는 단계를 포함하는 반도체소자의 소자분리막 제조방법을 제공한다.In order to achieve the above object, the present invention is a step of forming a pad pattern defining a device isolation region by sequentially depositing a pad oxide film and a pad nitride film on a silicon substrate, the silicon substrate is predetermined by using the pad pattern as an etching mask Etching to form a trench, removing a portion of the pad oxide layer exposed through the trench through a first front etch back process, and removing the pad nitride layer through the first front etch back process Removing a portion of the end portion of the oxide layer through a second front etch-back process to expose a portion of the oxide end portion; and etching and rounding an upper edge of the trench exposed through the remaining pad oxide layer; and forming the rounded trench. Forming a rounding oxide film on the inner wall of the trench by rounding oxidation Provided is a method of fabricating an isolation layer in a semiconductor device, the method including filling a gap fill oxide layer in a trench in which a ground oxide layer is formed.
또한, 본 발명의 반도체소자의 소자분리막 제조방법에서, 상기 제1 전면 에치백 공정은, 식각용액으로 HF 용액을 사용하는 것이 바람직하다.In addition, in the device isolation film manufacturing method of the semiconductor device of the present invention, the first front etch back process, it is preferable to use the HF solution as an etching solution.
또한, 본 발명의 반도체소자의 소자분리막 제조방법에서, 상기 제2 전면 에치백 공정은, 식각용액으로 H3PO4 용액을 사용하는 것이 바람직하고, 더욱 바람직하게는 150℃ 이상의 온도에서 진행한다.In addition, in the method of manufacturing a device isolation film of the semiconductor device of the present invention, the second front etch back process may preferably use a H 3 PO 4 solution as an etching solution, more preferably at a temperature of 150 ° C. or higher.
또한, 본 발명의 반도체소자의 소자분리막 제조방법에서, 상기 트렌치의 상부 모서리를 라운딩시키는 라이트 식각 공정은, Cl2/HBr 가스를 사용하여 건식 식각하거나, SiO2에 대한 Si 식각 선택비가 우수한 부식액을 사용하여 습식 식각하는 것이 바람직하다.Further, in the device isolation film manufacturing method of the semiconductor device of the present invention, the light etching process of rounding the upper edge of the trench, dry etching using Cl 2 / HBr gas, or a corrosion solution having excellent Si etching selectivity to SiO 2 . It is preferable to use the wet etching.
또한, 본 발명의 반도체소자의 소자분리막 제조방법에서, 상기 라운딩 산화막이 형성된 트렌치 내부에 갭필산화막을 매립하는 단계 이후에 상기 갭필산화막을 상기 패드 질화막이 노출되는 시점까지 화학기계적 연마하여 결과물을 평탄화하는 단계와, 상기 패드 질화막을 제거하는 단계 및 상기 패드 질화막이 제거된 결과물을 전세정하는 단계를 더 포함하는 것이 바람직하다.Further, in the device isolation film manufacturing method of the semiconductor device of the present invention, after filling the gap fill oxide film in the trench formed with the rounding oxide film, the gap fill oxide film is chemically mechanically polished to the point where the pad nitride film is exposed to planarize the resultant product. Preferably, the method further includes removing the pad nitride film and pre-cleaning the product from which the pad nitride film has been removed.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like reference numerals designate like parts throughout the specification.
이제 본 발명의 일 실시예에 따른 반도체소자의 소자분리막 제조방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A method of fabricating an isolation layer of a semiconductor device according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.2A through 2H are cross-sectional views sequentially illustrating a method of manufacturing a device isolation film of a semiconductor device according to an embodiment of the present invention.
우선, 도 2a에 도시한 바와 같이, 실리콘 기판(100) 상에 패드 산화막(110)과 패드 질화막(120)을 순차 형성한다. First, as shown in FIG. 2A, the
여기서, 상기 패드 산화막(110)은, 약 100Å 정도의 두께로 증착되어 실리콘 기판(100)과 패드 질화막(120)의 스트레스를 완화시키는 역할 및 후속 패드 질화막(120) 제거시, 식각정지막 역할을 한다. 또한, 상기 패드 질화막(120)은 약 1000Å 두께로 증착되어 후속 트렌치 식각공정에서 식각 마스크로 사용할 수 있으며, 혹은 후속 트렌치에 매립된 절연막을 평탄화하기 위한 화학기계적연마 공정에서 식각정지막으로 사용할 수 있다.Here, the
그런 다음, 상기 패드 질화막(120) 상에 소자분리영역을 정의하는 감광막 패턴(도시하지 않음)을 형성한 다음, 이를 식각 마스크로 하여 상기 패드 질화막(120) 및 패드 산화막(110)을 순차 식각하여 소자분리영역에 해당하는 실리콘 기판(100)의 상부 표면을 노출시키는 패드 패턴을 형성한다.Then, a photoresist pattern (not shown) defining an isolation region is formed on the
그 다음, 상기 패드 패턴을 식각 마스크로 하여 노출된 상기 실리콘 기판(100)을 소정 깊이 식각하여 트렌치(130)를 형성한다. 이때, 상기 트렌치(130)의 상부 모서리 즉, 활성영역과 소자분리영역의 경계면에 있는 실리콘 기판(100)의 상부 모서리는 STI 공정을 통해 날카로운 프로파일(profile)로 형성된다.Next, the
이어서, 도 2b에 도시한 바와 같이, 상기 트렌치(130)를 통해 노출된 패드 산화막(110)의 일부를 상기 트렌치(130)의 상부 모서리가 라운딩시킬 수 있는 공간이 확보되도록 제1 전면 에치백(Pull Etch Back) 공정을 통해 제거한다. 이때, 식 각용액으로 상기 패드 산화막(110)만을 선택적으로 제거하기 위해 HF 용액을 사용하는 것이 바람직하다.Subsequently, as illustrated in FIG. 2B, a first front etch back (eg, a portion of the
그런 다음, 도 2c에 도시한 바와 같이, 상기 제1 전면 에치백 공정을 통해 잔류된 패드 산화막(110) 끝단부의 일부가 노출되도록 상기 패드 질화막(120)의 일부를 제2 전면 에치백 공정을 통해 제거한다. 또한, 상기 제2 전면 에치백 공정은, 150℃ 이상의 인산(H3PO4) 용액에 담가서 진행하는 것이 바람직하다.Then, as shown in FIG. 2C, a portion of the
이는 후속 공정에 의해 형성될 갭필 산화막이 트렌치(130)와 인접하는 실리콘 기판(100)의 상부 모서리 위까지 형성되게 하여 앞서 설명한 종래 기술의 문제점 즉, 도 1b에 나타낸 "A"와 같은 문제점이 발생하는 것을 방지하기 위함이다.This causes the gapfill oxide film to be formed by the subsequent process to be formed on the upper edge of the
그 다음, 도 2d에 도시한 바와 같이, 상기 잔류된 패드 산화막(110)을 통해 노출된 트렌치(130)의 상부 모서리 즉, 트렌치(130)과 인접한 실리콘 기판(100)의 상부 모서리를 라이트(light) 식각하여 상대적으로 돌출되어 있는 모서리를 "C"와 같이, 1차 라운딩시킨다. 이때, 상기 라이트 식각 공정은, 산화물에 대한 Si의 식각 선택비가 우수한 Cl2/HBr 가스를 사용하여 건식 식각하거나, SiO2에 대한 Si 식각 선택비가 우수한 부식액을 사용하여 습식 식각하는 것이 바람직하다.Next, as shown in FIG. 2D, the upper edge of the
이어서, 상기 라이트 식각 공정이 진행된 결과물에 라운딩 산화(rounding oxidation) 공정을 진행한다. 그러면, 도 2e에 도시한 바와 같이, 상기 트렌치(130)의 내벽에 라운딩 산화막(140)이 형성되어 상기 트렌치(130)의 상부 모서리가 2차 라운딩진다. 이때, 상기 라운딩 산화막(140)은 상기 트렌치(130)의 내벽인 실 리콘 기판(100)의 표면 일부분이 산화되어 형성된 막으로 상기 트렌치(130)의 상부 모서리 부분을 라운딩지게 형성하는 것이 가능하다.Subsequently, a rounding oxidation process is performed on the resultant product of the light etching process. Then, as shown in FIG. 2E, a rounding
그런 다음, 도 2f에 도시한 바와 같이, 상기 라운딩 산화막(140)이 형성된 결과물 전면에 갭필산화막(150)을 두껍게 증착하여 트렌치(130)를 매립한다. 이때, 본 발명은 상기 라운딩 산화막(140)과 패드 질화막(120) 사이에 틈이 발생하는 종래 문제점(도 1b 참조)을 "D"와 같이 제2 전면 에치백 공정을 통해 제거된 패드 질화막(120)의 공간을 이용하여 제거할 수 있다.Next, as shown in FIG. 2F, the
이어서, 도 2g에 도시한 바와 같이, 상기 패드 질화막(120)을 연마 정지막으로 이용하여 상기 갭필산화막(150)을 화학기계적 연마하여 결과물을 평탄화시킨다.Subsequently, as illustrated in FIG. 2G, the gap
그런 다음, 도 2h에 도시한 바와 같이, 잔류된 상기 패드 질화막(120)을 충분한 시간 동안 150℃의 인산 용액(H3PO4)에 담가서 완전히 제거한다.Then, as shown in FIG. 2H, the remaining
이어서, 상기 패드 질화막(120)이 제거된 결과물에 전세정 공정을 진행하여 갭필산화막(150)의 상부 모서리의 프로파일(profile)을 라운딩지게 개선하는 동시에 갭필산화막(150)의 상부 일부분을 제거하여 소자분리영역과 활성영역 간의 단차를 완화시킨다.Subsequently, a pre-cleaning process is performed on the resultant product from which the
따라서, 본 발명은 도 2h의 "E"에 도시한 바와 같이, 활성영역과 소자분리영역의 경계점에 있어서, 날카롭게 형성된 모서리 및 다공성 특성을 가지는 갭필산화막(150)의 일부가 손실되어 모우트가 발생하는 것을 방지할 수 있다.Therefore, in the present invention, as shown in "E" of FIG. 2H, a portion of the gap
상기한 바와 같이, 본 발명은 활성영역과 소자분리영역의 경계점에 있어서, 모서리를 라운딩지게 형성하고, 갭필산화막을 손실을 방지하여 모우트의 생성을 차단할 수 있다.As described above, the present invention can form a rounded corner at the boundary point between the active region and the device isolation region, and prevent the loss of the gapfill oxide film to block the generation of the moat.
따라서, 본 발명은 모우트로 인해 발생하는 INWE(Inverse Narrow Width Effect) 및 험프(hump) 등과 같은 소자의 전기적 특성 열화의 발생 또한 방지하여 소자의 특성 및 신뢰성을 향상시킬 수 있다.Therefore, the present invention can also prevent the deterioration of the electrical characteristics of the device, such as the inverse narrow width effect (INWE) and the hump (Hump) caused by the moat to improve the characteristics and reliability of the device.
Claims (7)
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KR1020050126719A KR20070066027A (en) | 2005-12-21 | 2005-12-21 | Method for forming the isolation layer of semiconductor device |
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KR1020050126719A KR20070066027A (en) | 2005-12-21 | 2005-12-21 | Method for forming the isolation layer of semiconductor device |
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Date | Code | Title | Description |
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