KR100740190B1 - 채널 신호로부터 수신된 신호의 검출 방법 및 장치 - Google Patents

채널 신호로부터 수신된 신호의 검출 방법 및 장치 Download PDF

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Abstract

본 발명은, 채널 신호로부터 수신된 신호를 검출하고, 이 신호를 이진 코드 시퀀스로 변환시키기 위한 장치에 관한 것이다. 더 구체적으로, 본 발명은 신호 처리 장치에 관한 것인데, 상기 장치는 광 디스크로부터 재생된 데이터의 최대 공산 검출을 수행할 수 있다.
본 발명의 목적은 복잡도를 감소시키는 최대 공산 검출기를 제안하는 것이다.
본 발명에 따라, 채널 신호(HF)로부터 수신된 신호(EBS)를 검출하는 방법은, 채널로부터 수신된 신호를 디지털화하는 단계와, 디지털화된 신호(Ak)를 등화하는 단계와, 등화된 신호(Bk)로부터 분기 메트릭(b_mp, b_pm)을 생성하는 단계와, 생성된 분기 메트릭(b_mp, b_pm)의 최소치(b_ml)를 결정하는 단계와, 최소치(b_ml)로부터 병합(m-, m+, m0)을 결정하는 단계와, 병합(m-, m+, m0)의 연속으로부터 비트스트림 신호를 생성하는 단계를 포함한다.

Description

채널 신호로부터 수신된 신호의 검출 방법 및 장치{METHOD AND APPARATUS TO DETECT A SIGNAL RECEIVED FROM A CHANNEL SIGNAL}
도 1의 (a) 내지 (e)는 본 발명에 따른 방법의 여러 단계에서 발생하는 예시적인 신호를 도시한 도면.
도 2는 본 발명에 따른 최대 공산 검출기를 도시한 도면.
도 3은 본 발명에 따른 최대 공산 검출기에서 사용된 등화기를 도시한 도면.
도 4는 본 발명에 따른 최대 공산 검출기의 병합 검출 유닛을 도시한 도면.
도 5는 예시적인 상태 천이도를 도시한 도면.
<도면 주요 부분에 대한 부호의 설명>
1: 슬라이서 2: 감산기
3: 등화기 4: 분기 메트릭 계산 유닛(또는 계산기)
5: 병합 결정 유닛 6: 병합 검출 유닛
10, 11: 부정기
본 발명은 채널 신호로부터 수신된 신호를 검출하고, 이 신호를 이진 코드 시퀀스로 변환시키기 위한 장치에 관한 것이다. 더 구체적으로, 본 발명은, 광 디스크로부터 재생된 데이터의 최대 공산 검출(maximum likelihood detection)을 수행할 수 있는 신호 처리 장치에 관한 것이다.
이상적인 리코딩 채널은 듀오바이너리(Duobinary) (1+D) 부분 응답(PR1 클래스)과 같은 저역 특성을 가지므로, 광 디스크로부터 판독된 데이터를 검출하기 위해 (1+D) 부분 응답 신호화(signaling) 기술이 사용될 수 있다.
널리 알려진 방법을 구현하기 위한 방법과, 각 하드웨어 구조는 특히 분기 메트릭(branch metrics) 계산과 상이한 경로 메트릭 계산을 위해 많은 연산을 필요로 하며, 이것은 추가 시간을 필요로 하고, 검출기의 성능을 감소시키게 한다.
본 명세서에 ML 검출기 또는 MLD 장치로 언급되는, 널리 알려진 최대 공산 검출기에는 또한 "비터비 검출(viterbi detection)"로 불리는 방법이 구현되어 왔다. 이 방법은 리코딩 채널이 프리코더(precoder)를 구비한다는 가정에 기초한다. 이 방법은 입력 신호 진폭 변동에 매우 민감한데, 이는 다수의 임계 조건, 즉 컴페어러(comparers)가 사용되기 때문이다.
본 발명의 목적은 최소의 하드웨어 복잡도(complexity)와, 최대 연산 속도를 가지며, 입력 신호 진폭의 변동에 민감하지 않은 최대 공산 검출기를 개발하는 것이다. 이러한 목적을 달성하기 위해, 다음 원리가 사용된다.
소위 최대 공산 검출은 결국 허용 시퀀스(x=x0, x1,..., xn)를 발견하는 것인 데, 상기 시퀀스는 유클리드적 의미에서 검출기 입력 시퀀스(B=B0, B1,..., Bn )와 가장 유사하다. 검출기 입력(B)과 허용 시퀀스(x) 사이의 유클리드 거리(λ)는 다음과 같다.
Figure 112000027187111-pat00001
이것은 소위 분기 메트릭(bk)의 합계(sum)이고, 여기서,
Figure 112000027187111-pat00002
이다. 모든 메트릭(bk)은 k번째 검출기 입력(Bk)이 이용 가능하게 되자마자 연산될 수 있다. 검출기는 모든 분기 메트릭의 합계가 가장 작은 트렐리스(trellis)를 통해 경로를 결정해야 한다. 또한 각각 p와 m으로 표시되는 2가지 상태(0 및 1)에 대한 상태 천이도(state transition diagram)의 일례가 도 5에 도시된다. 상이한 천이는 b_pp, b_mp, b_pm, 및 b_mm으로 나타나며, 첫 번째 지수(index)가 실제 상태를 나타내는 반면, 두 번째 지수는 이전 상태를 나타낸다.
2가지 상태의 (1+D) 최대 공산 검출에 대해, 분기 메트릭은 다음과 같다:
1. 상태 천이도에서 1에서 0으로의 데이터 천이 경로
Figure 112000027187111-pat00003
;
2. 상태 천이도에서 0에서 1로의 데이터 천이 경로
Figure 112000027187111-pat00004
;
3. 상태 천이도에서 0에서 0으로의 데이터 천이 경로
Figure 112000027187111-pat00005
;
4. 상태 천이도에서 1에서 1로의 데이터 천이 경로
Figure 112000027187111-pat00006
;
여기서 MLD는 (1+D) 등화기의 출력을 입력으로서 구비하며,
Figure 112000027187111-pat00007
여기서,
Figure 112000027187111-pat00008
이며, Yk는 아날로그-디지털 변환 후에 기록 매체로부터 판독된 HF 신호의 샘플링된 값이고, Am은 기준값, 특히 소위 슬라이서의 현재값이다.
도 1의 (a), (b), (c)는 각각 신호(Yk, Ak, Bk)를 도시한다. 시간축(kT)은 등거리 부분으로 분할되며, 각 수직선은, 점(dot)으로 표시된 샘플이 연속적인 신호 로부터 취득되는 시간의 k 번째 지점을 나타낸다. 4개의 분기 메트릭(b_mp, b_pm, b_mm, b_pp)은 각 결정 지점(k)에서 동시에 계산된다. 분기 메트릭 값은 항상 양으로 존재하는 절대값이라는 것을 알 수 있다. 이것은 제곱 연산(square operation) 때문이다. 절대값은 다음의 연산을 받고,
Figure 112000027187111-pat00009
여기서, b_ml은 기껏해야 최소의 분기 메트릭에 해당하는 값이다. 따라서 b_ml은 정확한 천이에 해당하는 최대 공산을 갖는 분기 메트릭이다. 나중에 값(b_ml)은 병합 결정 연산(merge determination operation)을 위해 사용된다.
본 발명의 목적은 감소된 복잡도를 갖는 최대 공산 검출기를 제안하는 것이다.
본 명세서에 또한 ML 검출기 또는 MLD로 언급된 최대 공산 검출기의 성능을 검출 능력의 손실 없이 증가시키기 위해, 그리고 하드웨어 복잡도를 감소시키기 위해, 본 발명에 따라 분기 메트릭 계산 블록 내에서 약간의 변형이 구현되고, 상이한 경로 메트릭 계산 블록이 삭제된다.
본 발명에 따라 전술한 연산은 다음과 같이 간소화된다.
첫째로, 제곱 성능 연산은 거부된다. 이것은 최대 공산 검출기의 복잡도를 감소시키는 장점을 갖는다. 전술한 예에서, 4개의 곱셈 연산을 피하게 된다.
둘째로, 불변의(non-changing) 상태에 대한 분기 메트릭이 결정되지 않는다. 이것은, HF 신호 형태가 균일하지 않기 때문에 그러한 변환이 거의 일어나지 않는 음의(negative) 방식으로는 최대 공산 검출에 영향을 주지 않는다. 이 특성은 분기 메트릭 연산(수학식 5 및 수학식 6)을 거부한다.
또한, 분기 메트릭은 하드웨어의 산술 시스템(arithmetic system)의 몇몇 특성을 사용함으로써 계산된다. 이러한 절차는 아래에 더 구체적으로 기술될 것이다.
최소 분기 메트릭은, 2개의 분기 메트릭의 절대값의 합계를 연산하고, 최소 분기 메트릭을 결정하기 위해 이 합계의 부호를 사용함으로써 결정된다. 이 부호는, 즉 2의 보수 이진법 표기(two's complement binary notation)에서 최상위 비트로 나타나거나, 임의의 다른 방식으로는 당업자에게 널리 알려진 사용된 표기의 유형에 따라 나타난다. 이 특성의 장점은, 변수의 부호의 결정 및 합산 연산(summation operation)이 구현하기 쉽고, 수행하는데 빠른 연산이라는 것이다.
덧셈 연산에 입력될 절대값은 상이한 분기 메트릭과 상이하게 생성되는 것이 바람직하다. 제 1 분기 메트릭에 대해, 최상위 비트가 검사된다. 만약 최상위 비트가 "로우(low)" 레벨로 설정되면, 절대 레벨에 해당하는 나머지 하위 비트(remaining less significant bits)는 또한 합산을 위한 절대 레벨로 간주된다. 만약 최상위 비트가 "하이(high)" 레벨로 설정되면, 반전된(inverted) 하위 비트는 합산을 위한 절대값으로 간주된다. 제 2 분기 메트릭에 대해서는, 그 정반대의 방식으로 선택이 이루어진다. 이 경우에, 최상위 비트가 "하이" 레벨로 설정되면, 절대값은 불변으로 취해지고, 그 반전된 값(inverted value)은 달리 취해진다. 이것은, 2의 보수의 이진 표시에는 사실이지만, 최상위 비트에 대응하는 부호의 유 사한 평가와 절대값의 변환은 2의 보수 표기와 다른 표기를 사용하여 쉽게 수행할 수 있을 것이다.
본 발명에 따라, 병합의 유형은 생성된 분기 메트릭의 2개의 연속적인 최소값으로부터 검출된다. 이것은, 분기 메트릭의 모든 가능한 유형이 생성되지 않을지라도 병합의 유형을 결정하게 한다. 2가지 상태의 경우에서의 병합의 유형은, "하이"에서 "로우"로의 상태 변화와, "로우"에서 "하이"로의 상태 변화, 및 상태의 무변화(no change of state)가 있다. 분기 메트릭이 "상태 변화"에 대해서만 생성되는 경우에서, 2개의 연속적인 최소 분기 메트릭의 유형이 변화하는 경우에만 상태 변화가 결정된다. 연속적인 최소 분기 메트릭이 동일하다면, 상태의 무변화가 결정된다.
본 발명에 따른 장치는 독립 장치항에서 나타난 것과 같은 요소를 포함한다. 이 장치의 장점은, 복잡하거나 공간을 낭비하는 요소 없이도 상대적으로 용이한 구조라는 것이다. 등화기는 2개의 연속적인 입력 값을 조합하여, 간단한 방법으로 잡음을 감소시키는 (1+D) 선형 등화기인 것이 바람직하다.
분기 메트릭 계산기는 등화된 신호와 평균값 또는 부정(negated) 평균값으로부터 분기 메트릭을 계산하기 위한 가산기를 포함하는 것이 바람직하다. 분기 메트릭을 생성하기 위한 가산기를 사용하는 장점은, 이것이 간단하고, 비용에 효과적인 요소라는 것이다. 계산된 결과가 알려된 방법에 따른 것만큼 정확하지 않을 수도 있을지라도, 확실한 작업 결과를 얻기에 충분히 정확한 것으로 입증된다.
병합 결정 유닛은 2개의 입력 신호의 최소 절대값을 결정하기 위한 가산기, 2개의 멀티플렉서와 2개의 부정기(negator)를 포함한다. 이것은, 소수의 상대적으로 용이한 요소가 2개의 분기 메트릭의 최소 절대값을 결정하는데 충분하다는 장점을 갖는다.
본 발명의 추가 특성과 장점은 도면을 사용하여 바람직한 실시예의 설명에서 명백하게 될 것이다.
도 1의 (a) 내지 (c)의 내용은 이미 위에서 설명했다. 본 발명에 따라, 2개의 분기 메트릭만이 계산될 것이다: 상태 천이도에서의 1에서 0으로의 데이터 천이 경로
Figure 112000027187111-pat00010
및 상태 천이도에서의 0에서 1로의 데이터 천이 경로
Figure 112000027187111-pat00011
이들 값으로부터 가장 작은 분기 메트릭(b_ml)은 다음 식에 따라 결정될 것이다.
Figure 112000027187111-pat00012
여기서, b_mp 및 b_pm은 절대값이다.
각 경우에 결정 지점(k)은 동시에 수학식(10 및 11)의 값을 계산하고, 그 후에 수학식(12)의 값을 계산한다. 수학식(12)으로부터의 정보는 병합(m-, m+, 또는 m0)을 결정하기에 충분하며, m0은 상태의 무변화를 갖는 천이를 나타내고, m-는 "로우"에서 "하이"로의 천이를 나타내고, m+는 "하이"에서 "로우"로의 천이를 나타낸다. 병합은 다음 조건 하에서 결정되며, 또한 도 1의 (d)를 참조하라.
1) 만약 b_ml(k+1)=b_pm 및 b_ml(k)=b_mp이면, 병합은 유형(m-)이다
2) 만약 b_ml(k+1)=b_pm 및 b_ml(k)=b_pm이면, 병합은 유형(m0)이다
3) 만약 b_ml(k+1)=b_mp 및 b_ml(k)=b_pm이면, 병합은 유형(m+)이다
4) 만약 b_ml(k+1)=b_mp 및 b_ml(k)=b_mp이면, 병합은 유형(m0)이다
병합의 시퀀스가 검출되고, 비트의 시퀀스로 변환된다. 도 1의 (e)는 경로 메트릭 메모리로부터 출력된 추정 비트 시퀀스를 보여준다.
도 2는 본 발명에 따른 최대 공산 검출기 장치를 도시한다. ML 검출기는 6개의 주 블록, 즉 슬라이서(1), 감산기(2), (1+D) 선형 등화기(3), 분기 메트릭 계산 유닛(4), 병합 결정 유닛(5) 및 병합 검출 유닛(6)으로 구성되어 있다.
본 발명의 일 실시예의 설명을 위해, 2의 보수 고정 소수점 산술이 ML 검출기 장치에 사용되는 것으로 가정한다. 다른 표기는 당업자의 지식에 따라 필요한 약간의 변형이 이루어질 수 있다.
높은 빈도의 데이터 신호(HF)는 널리 알려진 방식으로 광학 기록 매체로부터 판독된다. 높은 빈도의 주파수 데이터 신호(HF)는 아날로그-디지털 변환기(7)에 공급된다. 아날로그-디지털 변환기(7)는 정해진 속도로 입력 신호를 샘플링하고, 샘플링된 데이터 신호(Y)를 출력한다. k번째 샘플이 취해졌다는 것을 나타내는 지수(k)가 데이터 신호(Y)의 각 샘플에 제공된다. 이 설명에서 사용되고, 지수(k) 가 제공되는 모든 다른 값은 k번째 샘플로 언급된다. 각 샘플링된 데이터 신호(Yk)는 슬라이서(1)뿐 아니라 감산기(2)에도 공급된다.
슬라이서(1)는 샘플링된 데이터 신호(Yk)의 평균값(Am)을 계산한다. 동시에, 슬라이서(1)는 부정값(-Am)을 계산한다. 평균값(Am)은 감산기(2)에 공급된다. 평균값(Am)과 부정 평균값(-Am) 모두 분기 메트릭 계산 유닛(4)에 공급된다. 감산기(2)는 Ak=Yk-Am로 값(Ak)을 계산한다.
선형 등화기(3)는 2개의 연속적인 값{Ak, A(k-1)}으로부터 검출기 입력 값(Bk )을 생성한다. 분기 메트릭 계산 유닛(4)은, 평균값(Am)과 부정 평균값(-Am)을 사용하여 검출기 입력 값(Bk)으로부터 분기 메트릭(b_mp 및 b_pm)을 계산한다.
병합 결정 유닛(5)은 병합 검출 유닛(6)에 공급되는 병합 결정 신호(BR0, BR1)를 분기 메트릭(b_mp, b_pm)으로부터 생성한다. 병합 검출 유닛(6)은 제어 블록(8)과 경로 메트릭 메모리(9)를 포함하며, 그 출력 신호는 추정 비트 시퀀스(EBS)이다.
도 3은 (1+D) 선형 등화기(3), 분기 메트릭 계산 유닛(4) 및 병합 결정 유닛(5)을 더 구체적으로 도시한다. 등화기(3)는 식, Bk=Ak+A(k-1), k=1, 2,...에 따라 데이터를 처리한다. 그러므로, 등화기에 2개의 레지스터(REG1, REG2)와 한 개의 가산기(ADD1)가 제공된다. 값(Ak)은 제 1 레지스터(REG1)에 공급되며, 상기 제 1 레지스터(REG1)의 출력 값(Ak)은 제 2 레지스터(REG2)뿐 아니라 가산기(ADD1)에 공급 된다. 이전 값{A(k-1)}에 해당하는 제 2 레지스터(REG2)의 출력은 가산기(ADD1)에 또한 공급되며, 상기 가산기(ADD1)의 출력 신호는 검출기 입력 값(Bk)이다.
분기 메트릭 계산 유닛(4)은, 검출기 입력 값(Bk), 평균값(Am) 및 부정 평균값(-Am)으로부터 b_mp=Bk+Am과 b_pm=Bk-Am에 따라 분기 메트릭(b_mp 및 b_pm)을 계산하기 위해 2개의 가산기(ADD2, ADD3)를 포함한다.
병합 결정 유닛(5)은 샘플링된 데이터(Yk)의 병합을 판단한다. 분기 메트릭(b_mp 및 b_pm)의 값은 샘플링 데이터의 병합(m0, m+, m-)을 연산하도록 사용되며, 이것은 도 1의 (d)를 참조하라.
병합 결정 유닛이 도 3에 도시된다. 이 블록은, X(-1)로 나타나고 부정기(10, 11)로 명명된, 부정 연산을 수행하기 위한 2개의 회로와, 가산기(ADD4)와, 2개의 멀티플렉서(MUX1, MUX2) 및 2개의 레지스터(REG3 및 REG4)로 구성되어 있다. 부정 연산을 위한 2개의 회로, 부정기(10, 11), 2개의 멀티플렉서(MUX1, MUX2) 및 가산기(ADD4)는, 분기 메트릭(b_mp 및 b_pm) 중 어떤 것이 최소 절대값을 갖는 지를 결정하는데 사용된다.
이 결정을 수행하기 위해, 각 분기 메트릭(b_mp, b_pm)의 부호는 멀티플렉서(MUX1, MUX2)에 대한 제어 신호로 간주된다. 이러한 설명에 사용된 바와 같은 2의 보수 표기에서, 부호는 최상위 비트(msb_mp, msb_pm)로 나타난다. 분리기(separator)(12, 13)에서, 최상위 비트(msb_mp, msb_pm)로 나타난 부호는 분 기 메트릭(b_mp 및 b_pm)으로부터 취해진다. 분기 메트릭(b_mp)이 멀티플렉서(MUX1)의 입력(2)에 공급되는 한편, 부정기(10)를 통과한 후의 부정된 값은 멀티플렉서(MUX1)의 입력(1)에 공급된다. 분기 메트릭(b_pm)이 멀티플렉서(MUX2)의 입력(1)에 직접 공급되는 한편, 부정된 값은 입력(2)에 공급된다.
분기 메트릭(b_mp) 값이 음이면, 즉, 최상위 비트(msb_mp)가 1이면, 부정된 b_mp 값은 멀티플렉서(MUX1)의 입력(1)을 통해 가산기(ADD4)의 입력(1)으로 진행한다. 분기 메트릭(b_mp)이 양이면, 즉, msb_mp가 0이면, b_mp 값은 멀티플렉서(MUX1)의 입력(2)을 통해 가산기(ADD4)의 입력(1)으로 진행한다.
분기 메트릭(b_pm)의 값이 음이면, 즉, msb_pm=1이면, b_pm 값은 멀티플렉서(MUX2)의 입력(1)을 통해 가산기(ADD4)의 입력(2)으로 진행한다. 분기 메트릭(b_pm)의 값이 양이면, 즉, msb_pm=0이면, 부정된 b_pm 값은 멀티플렉서(MUX2)의 입력(2)을 통해 가산기(ADD4)의 입력(2)으로 진행한다.
가산기(ADD4)에서의 가산 후에 가산기(4)의 출력인 합계의 부호가 평가됨으로써 최소 절대값이 정의된다. 여기에, 합계의 최상위 비트(msb_s)가 있다.
msb_s가 1이면, 분기 메트릭(b_mp)은 최소 절대값을 갖는다.
msb_s가 0이면, 분기 메트릭(b_pm)은 최소 절대값을 갖는다.
여기서 msb_s인 합계의 부호는 레지스터(REG3)에 저장된다.
레지스터(REG3)의 출력은, 병합 결정 신호(BR1)로서 병합 결정 유닛(5)으로부터 출력될 뿐 아니라 레지스터(REG4)에 공급되며, 상기 레지스터(REG4)의 출력은 병합 결정 신호(BR0)로서 출력된다.
병합 결정 신호(BR1 및 BR0)는 병합을 결정하고, 병합 검출 유닛(6)으로 출력된다. 병합은 다음 조건 하에서 결정된다: BR1=1 및 BR0=0이면, 즉 도 1의 (d)를 참조하여 최소 분기 메트릭(b_mp)이 최소 분기 메트릭(b_pm)보다 앞서면, 양의 병합(m+)이 발생한다.
BR1=0 및 BR0=1이면, 즉 도 1의 (d)를 참조하여 최소 분기 메트릭(b_pm)이 최소 분기 메트릭(b_mp)보다 앞서면, 음의 병합(m-)이 발생한다.
(BR1=0 및 BR0=0)이거나 (BR1=1 및 BR0=1)이면, 즉 2개의 연속적인 최소 분기 메트릭이 b_mp, b_mp 또는 b_pm, b_pm과 동일하면, 상태 변화 없는 병합(m0)이 발생한다.
도 4는 병합 검출 유닛(6)을 도시한다. 병합 검출 유닛(6)은 제어 블록(8)과, 교차 결합된 시프트 레지스터(SH_SP, SH_SM)로 구성되어 있으며, 상기 시프트 레지스터는 경로 메트릭 메모리(9)를 구성한다. 제어 블록(8)은 경로 메트릭 메모리(9)를 제어한다.
병합 결정 신호(BR0, BR1)로 나타난 병합(m0, m+, m-)에 따라, 제어 블록은 다음 신호를 생성한다(도 4):
LD_SP: SH_SM 레지스터로부터 SH_SP 레지스터와 병렬로 로드;
LD_SM: SH_SP 레지스터로부터 SH_SM 레지스터와 병렬로 로드;
SHT_SP: SH_SP 레지스터의 내용을 오른쪽으로 시프트;
SHT_SM: SH_SM 레지스터의 내용을 오른쪽으로 시프트;
SHT_PM: SH_SM 및 SH_SP 레지스터의 내용을 오른쪽으로 시프트.
이들 레지스터는 다음과 같이 제어된다: 병합(m0)이 발생하면, 즉, 병합 결정 신호(BR0 및 BR1)가 동일한 값을 가지면, 레지스터(SH_SP 및 SH_SM) 모두 동시에 시프트되고, "하이" 값이 레지스터(SH_SP)에 입력되는 반면, "로우" 값은 레지스터(SH_SM)에 입력된다. 널리 알려진 연산자와 조건을 사용하는 알고리즘은 다음과 같다:
if(((BR1==0)&&(BR0==0)||((BR1==1)&&(BR0==1))) {
for(j=0; j<14; ++j) {
sh_sp[14-j]=sh_sp[13-j];
sh_sm[14-j]=sh_sm[13-j];
}
sh_sp[0]=1; sh_sm=0;
}
병합(m-)의 경우에, 즉 "로우" 레벨(BR0=0)이 "하이" 레벨(BR1=1)에 후속되면, 레지스터(SH_SP)가 레지스터(SH_SM)로부터 로딩되는 반면, 레지스터(SH_SM)는 시프트되고, 두 레지스터는 입력으로서 "로우" 레벨을 갖는다. 알고리즘은 다음과 같다.
if((BR1==1)&&(BR0==0)) {
for(j=0; j<14; ++j) sh_sp[j+1]=sh_sm[j];
for(j=0; j<14; ++j) sh_sm[14-j]=sh_sm[13-j];
sh_sp[0]=0; sh_sm[0]=0;
}
병합(m+), 즉 "하이"로부터 "로우"로의 천이의 경우에, 레지스터(SH_SM)는 레지스터(SH_SP)로부터 로딩되고, 레지스터(SH_SP)는 시프트된다. 이 경우에, 두 레지스터는 하이 레벨 입력을 갖는다. 알고리즘은 다음과 같다:
if((BR1==0)&&(BR0==1)) {
for(j=0; j<14; ++j) sh_sm[j+1]=sh_sp[j];
for(j=0; j<14; ++j) sh_sp[14-j]=sh_sp[13-j];
sh_sp[0]=1; sh_sm[0]=1;
}
추정 비트 시퀀스(EBS)는 레지스터(SH_SP)의 최종 요소{SH_SP[14]}로부터 출력된다.
본 발명에 따른 최대 공산 검출기는 입력 신호 진폭의 변동에 민감하지 않다. 이것은 임계 조건과 관계없다. 상기 검출기는 단지 2개의 분기 메트릭만이 최대 공산 검출기에서 연산되는 바와 같이 간단한 구조와 간단한 작업을 갖는다. 지금까지 절대값의 계산에 사용된 제곱 연산은 본 발명에 따른 분기 메트릭의 연산으로 수행되지 않는다. 본 발명에 따라, 절대값의 계산은 상기 하드웨어의 산술(arithmetic) 시스템의 가산기와, 멀티플렉서 등과 같은 몇몇 특성을 사용함으로써 수행된다. 전술한 긍정적인 특성은 ML 검출 전력 손실 없이도 ML 검출기 속도 를 증가시키고, 하드웨어 복잡도를 감소시키게 한다.
본 발명의 일반적인 사상은, 기록 매체, 특히 광학 기록 매체로부터 판독된 데이터의 검출을 향상시키기 위한 포착(acquisition) 부분에서 오디오 또는 비디오 CD 및 DVD 응용에 또한 적용될 수 있다.

Claims (9)

  1. - 채널로부터 수신된 신호를 디지털화하는 단계와,
    - 상기 디지털화된 신호(Ak)를 등화하는 단계와,
    - 상기 등화된 신호(Bk)로부터 분기 메트릭(b_mp, b_pm)을 생성하는 단계와,
    - 상기 생성된 분기 메트릭(b_mp, b_pm)의 최소치(b_ml)를 결정하는 단계와,
    - 상기 최소치(b_ml)로부터 병합(merge)(m-, m+, m0)을 결정하는 단계와,
    - 상기 병합(m-, m+, m0)의 연속으로부터 비트스트림 신호를 생성하는 단계를 포함하며;
    상기 분기 메트릭(b_mp, b_pm)을 생성하는 상기 단계는 제곱 연산을 사용하지 않고도 수행되는, 채널 신호(HF)로부터 수신된 신호(EBS)를 검출하는 방법.
  2. 삭제
  3. 제 1항에 있어서, 상기 분기 메트릭(b_mp, b_pm)은 상태가 변화하는 천이에 대해서만 계산되는 것을 특징으로 하는, 채널 신호(HF)로부터 수신된 신호(EBS)를 검출하는 방법.
  4. 제 1항에 있어서, 상기 최소 분기 메트릭(b_ml)을 결정하는 상기 단계는, 분기 메트릭(b_mp)의 절대값을 가산하는 단계와, 상기 가산 연산 결과의 부호를 상기 최소 분기 메트릭(b_ml)의 표시로 취하는 단계를 포함하는 것을 특징으로 하는, 채널 신호(HF)로부터 수신된 신호(EBS)를 검출하는 방법.
  5. 제 4항에 있어서, 제 1 분기 메트릭의 최상위 비트가 하이 레벨로 설정되는 경우에 최하위 비트를 반전시킴으로써(inverting) 제 1 분기 메트릭의 절대값을 생성하는 단계와, 제 2 분기 메트릭의 최상위 비트가 로우 레벨로 설정하는 경우에 최하위 비트를 반전시킴으로써 제 2 분기 메트릭의 절대값을 생성하는 단계를 더 포함하는 것을 특징으로 하는, 채널 신호(HF)로부터 수신된 신호(EBS)를 검출하는 방법.
  6. 제 1항 또는 제 3항 내지 제 5항 중 어느 한 항에 있어서, 상기 병합(m-, m+, m0)은 2개의 연속적인 최소치{b_ml(k), b_ml(k+1)}로부터 결정되는 것을 특징으로 하는, 채널 신호(HF)로부터 수신된 신호(EBS)를 검출하는 방법.
  7. - 디지털화된 채널 신호(Yk)의 평균값(Am)을 계산하는 슬라이서(1)와,
    - 디지털화된 신호(Ak)를 계산하는 감산기(2)와,
    - 상기 디지털화된 신호(Ak)로부터 등화된(equalized) 신호(Bk)를 생성하는 등화기와,
    - 상기 등화된 신호(Bk)로부터 분기 메트릭(b_mp, b_pm)을 생성하기 위한 분기 메트릭 계산기(4)와,
    - 상기 분기 메트릭(b_mp, b_pm)으로부터 병합(m0, m+, m-)을 결정하기 위한 병합 결정 유닛(5)과,
    - 연속적인 병합(m0, m+, m-)에서 나오는 비트스트림 신호(EBS)를 생성하기 위한 병합 검출 유닛(6)을
    포함하며;
    상기 분기 메트릭 계산기(4)는, 평균값(Am)과 부정된 평균값(-Am) 중 하나와, 상기 등화된 신호(Bk)로부터 상기 분기 메트릭(b_mp, b_pm)을 계산하기 위한 가산기(ADD2, ADD3)를 포함하는, 채널 신호(HF)로부터 수신된 비트스트림 신호(EBS)를 검출하는 장치.
  8. 삭제
  9. 제 7항에 있어서, 상기 병합 결정 유닛은, 2개의 입력 신호의 최소 절대값을 결정하기 위해 가산기(ADD4), 2개의 멀티플렉서(MUX1, MUX2) 및 2개의 부정기(10, 11)를 포함하는 것을 특징으로 하는, 채널 신호(HF)로부터 수신된 비트스트림 신호(EBS)를 검출하는 장치.
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