KR100258559B1

KR100258559B1 - 디지탈 광 기록/재생 시스템용 비터비 디코더

Info

Publication number: KR100258559B1
Application number: KR1019970068162A
Authority: KR
Inventors: 이재천; 민병윤; 이상경
Original assignee: 김덕중; 사단법인고등기술연구원연구조합
Priority date: 1997-12-12
Filing date: 1997-12-12
Publication date: 2000-06-15
Also published as: KR19990049256A

Abstract

본 발명은 PR-Ⅰ채널 특성에 대한 비터비 디코더에 관한 것으로서, 차이 평가량 검출 회로(10)는 입력 데이터들(y_n)을 경로(1)로부터 입력하여 차이 평가량(DJ_n)및 그 사인 비트를 검출하고, 조건 검색 회로(20)는 차이 평가량 검출 회로(10)로부터 인가되는 차이 평가량(DJ_n)의 출력이 3 이상일 때에는 케이스 1임을 알리는 0,1의 바이너리 신호를, 차이 평가량(DJ_n)의 출력이 1 이상 3 미만일 때에는 케이스 2임을 알리는 1, 1 바이너리 신호를, 차이 평가량(DJ_n)의 출력이 1미만일 때에 케이스 3임을 알리는 1, 0의 바이너리 신호를 출력한다. 제 2 케이스 검출 회로(40)는 경로(3)의 두 개 바이너리값을 이용하여 상기 케이스 2가 성립될 경우에 카운터 증가 신호를 출력하며, 케이스 2가 성립되지 않을 경우에 카운터값을 리셋시키는 제어 신호를 경로(4)를 통하여 출력하고, 카운터 레지스터및 경로 제어 회로(50)는 경로(4)를 통하여 인가되는 카운터 증가 신호에 따라 케이스 3의 경우가 연속하여 홀수 또는 짝수개가 인가되는지를 검출하여, 경로(3)를 통한 바이너리의 최하위 비트를 선택적으로 반전시켜, 경로(6,7)로 출력하며, 경로 메모리및 시프트 레지스터 회로(30)는 경로(6,7)로부터의 바이너리 값및 상기 경로(9)로부터의 사인 비트에 따라 상기 경로(3)로부터 인가되는 2개 바이너리 값들의 경로를 선택하여 출력한다.

Description

디지탈 광 기록/재생 시스템용 비터비 디코더{VITERBI DECODER}

본 발명은 디지탈 광 기록/재생 시스템용 비터비 디코더에 관한 것으로서, 더욱 상세하게는 PR-Ⅰ채널용 비터비 디코더에 관한 것이다.

데이터 검출기로서 일반적으로 많이 사용되는 ML(Maximum Likelyhood Dectector)의 효과적인 구현 방법이 비터비 알고리즘이다. 이러한 비터비 알고리즘은 채널의 성질에 따라 그 구현 방법이 상이하다. 따라서, 비터비 알고리즘을 이용한 데이터 검출기를 설계하기 위해서는 그 채널의 특성에 알맞는 비터비 검출기를 구현하는 것이 매우 중요하다.

현재 마그네틱 채널(PR-Ⅳ용)비터비 디코더는 널리 사용되고 있으나, DVDR의 채널 특성인 PR-Ⅰ에 대한 비터비 디코더는 개발되고 있지 않은 실정이다.

본 발명은 이러한 문제를 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 DVDR의 채널 특성인 PR-Ⅰ에 대한 비터비 디코더를 제공하는데 있다.

도 1은 비터비 디코더를 위한 프레코더및 엔코더의 개략 블록도,

도 2는 도 1에 도시된 프레코더및 엔코더의 상태도,

도 3은 본 발명을 행하기 위한 차이 평가량에 의한 경로의 상태도,

도 4는 본 발명에 따른 디지탈 광 기록/재생 시스템용 비터비 디코더의 개략 블록도,

도 5는 본 발명에 따른 디지탈 광 기록/재생 시스템용 비터비 디코더에 구성되는 차이 평가량 검출 회로의 개략 블록도,

도 6는 본 발명에 따른 디지탈 광 기록/재생 시스템용 비터비 디코더에 구성되는 조건 검색 회로의 개략 블록도,

도 7은 본 발명에 따른 디지탈 광 기록/재생 시스템용 비터비 디코더에 구성되는 카운터 레지스터및 경로 제어 회로의 개략 블록도,

도 8은 본 발명에 따른 디지탈 광 기록/재생 시스템용 비터비 디코더에 구성되는 경로 메모리 제어부의 상세 블록도,

도 9는 본 발명에 따른 디지탈 광 기록/재생 시스템용 비터비 디코더에 구성되는 경로 메모리및 시스트 레지스터 회로의 개략 블록도,

도 10은 본 발명에 따른 디지탈 광 기록/재생 시스템용 비터비 디코더에 구성되는 경로 메모리및 시프트 레지스터의 회로의 다른 개략 블럭도,

도 11은 본 발명에 따른 디지탈 광 기록/재생 시스템용 비터비 디코더에 구성되는 경로 메모리및 시프트 레지스터 회로의 상태도.

〈도면의 주요부분에 대한 부호의 설명〉

10 : 차이 평가량 검출 회로 20 : 조건 검색 회로

30 : 경로 메모리및 시프트 레지스터 회로

40 : 제 3 케이스 검출 회로 50 : 카운터 레지스터및 경로 제어 회로

이러한 목적을 달성하기 위한 본 발명은, 차이 평가량이 이전 차이 평가량에 2y_n(y_n은 입력 데이터)을 가산한 값으로 형성되는 PR-Ⅰ채널 특성에 대한 비터비 디코더로서, 입력 데이터들을 입력하여 차이 평가량및 그 사인 비트를 검출하여 출력하는 차이 평가량 검출 회로와; 차이 평가량의 출력이 3 이상일 때에는 케이스 1임을 알리는 0,1의 바이너리 신호를, 차이 평가량의 출력이 1이상 3 미만일 때에는 케이스 2임을 알리는 1, 1 바이너리 신호를, 차이 평가량의 출력이 1 미만일 때에 케이스 3임을 알리는 1, 0의 바이너리 신호를 출력하는 조건 검색 회로와; 상기 조건 검색 회로의 두 개 바이너리값을 이용하여 케이스 2가 성립될 경우에 카운터 증가 신호를 출력하며, 케이스 2가 성립되지 않을 경우에 카운터값을 리셋시키는 제어 신호를 출력하는 제 2 케이스 검출 회로와; 카운터 증가 신호에 따라 케이스 2 의 경우가 연속하여 홀수 또는 짝수개가 인가되는지를 검출하여, 상기 조건 검색 회로의 바이너리의 최하위 비트를 선택적으로 반전시켜 출력하는 카운터 레지스터및 경로 제어 회로와; 상기 카운터 레지스터및 경로 제어 회로로부터의 바이너리 값에 따라 상기 조건 검색 회로로부터 인가되는 2개 바이너리 값들의 생존 경로를 선택하여 출력하고 상기 사인 비트에 따라 상기 생존 경로의 최종 값을 결정하는 경로 메모리및 시프트 레지스터 회로를 구비한다.

먼저, 본 발명에 따른 비터비 디코더를 설계하기 위한 비터비 알고리즘을 제시하면 다음과 같다.

도 1에 도시된 바와 같이 프레코더(P)및 엔코더(E)에서의 b_n과 y_n그리고, a_n과 y_n의 상태도가 도 2a 및 도 2b에 도시되어 있다. 여기서, y_n은 a_n+ a_n-1+η_n로 표현되며, η_n는 가우시안 노이즈를 의미하며, 가산기(1, 2)는 모듈로-2 연산기를 그리고 R1, R2는 레지스터를 의미한다.

성능 지표를 수학식 1과 같이 표현하고, 이 성능 지표는 각 상태로 들어오는 경로들중 이 식을 최소화하는 경로를 선택하기 위하여 이용된다.

여기서, 상태를 프레코더(P1)의 레지스터(R1)값으로 나타낸다면 J_(n)(0)을 상태0으로 들어오는 경로중 가장 작은 값을 가지는 경로의 성능 지표로 정의하고, J_n(1)을 상태 1로 들어오는 경로중 가장 작은 값을 가지는 경로의 성능 지표로 정의 할 때, 차이 평가량(DJ_n=J_n(0)-J_n(1))과 가능한 경로는 도 3과 같이 표현된다.

여기서, y_n은 입력 데이터이며, 차이 평가량(Difference)을 DJ_n-1+ 2y_n라 하였을 때, 각 케이스별 차이 평가량은 도 3 에 도시된 바와 같이 다음과 같다.

도 3a ( 케이스 1) (Difference ≥ 3)

DJ_n= 2y_n- 3

도 3b ( 케이스 2) (1≤ Difference 〈 3)

DJ_n= - DJ_n-1

도 3c ( 케이스 3) (Difference 〈 1)

DJ_n= 2y_n- 1

이하, 상술한 비터비 알고리즘에 따른 본 발명의 일실시예를 첨부된 도면을 참조하여 상세히 설명한다.

도 4는 본 발명에 따른 비터비 디코더의 개략 블록도로서 부호(10)는 디코더로부터 인가되는 데이터들을 경로(1)로부터 입력하여 차이 평가량을 검출하여 경로(2)로 출력하기 위한 차이 평가량 검출 회로이며, 부호(20)는 경로(2)로부터 인가되는 차이 평가량으로부터 조건을 검색하여 차이 평가량에 의하여 결정된 2 개의 바이너리값(3)을 출력하는 조건 검색 회로이고, 부호(30)는 경로(3)로부터 인가되는 2개바이너리 값및 경로(9)로부터 인가되는 사인 비트에 대응하여 검출될 데이터의 경로를 선택하여 저장하기 위한 경로 메모리및 시프트 레지스터 회로이며, 부호(40)는 경로(3)의 두 개 바이너리값(3)을 이용하여 상술한 케이스 2가 성립될 경우에 카운터 증가 신호를 출력하며, 케이스 2가 성립되지 않을 경우에 카운터값을 리셋시키는 제어 신호를 경로(4)를 통하여 출력하는 제 2 케이스 검출 회로이며, 부호(50)는 경로(4)를 통하여 인가되는 카운터 증가 신호에 따라 카운터값을 증가시켜 경로 메모리및 시프트 레지스터 블록(30)에 인가하기 위한 카운터 레지스터및 경로 제어 회로이다.

여기서, 카운터 레지스터및 경로 제어회로(50)는 경로(6,7)를 통하여 각각 1 비트의 바이너리 값을 출력하며, 경로(7)가 0(후술하는 바와 같이 짝수를 의미)의 값을 가질 경우(이 경우는 연속하여 입력된 케이스 3의 갯수가 짝수개를 의미한다.)에는 경로(6)의 값이 경로 메모리및 시프트 레지스터 회로(30)의 생존 경로가 결정되고, 경로(7)가 1(홀수를 의미)의 값을 가질 경우(이 경우는 연속하여 입력된 케이스 3의 갯수가 홀수개를 의미한다.)에는 경로(6)의 값을 반전시켜 경로 메모리및 시프트 레지스터 회로(30)의 생존 경로를 결정하게 된다.

여기서, 평가량 검출 회로(10)로부터의 경로(9)는 차이 평가량(DJ_n)의 사인(Sign) 비트를 의미하며, 경로 메모리및 시프트 레지스터 회로(30)는 후술하는 바와 같이 경로(9)로부터의 값에 따라 최종 출력을 결정하도록 구성되어 있다.

도 5에는 상술한 차이 평가량 검출 회로(10)의 상세 블록도가 도시되어 있다.

즉, 경로(1)를 통한 입력 데이터(y_n)들은 곱셈기(51)를 통하여 2.0과 곱하여 진 후에 가산기(A1)를 통하여 이전 차이 평가량(DJ_n-1)과 가산되어 경로(2)로 출력하고, 조건 검색 회로(20)는 이 가산기(A1)의 출력이 상술한 케이스 1-3들중 어느하나에 대응하는 가를 검출하여 2진 바이너리 비트를 경로(3)로 출력한다.

또한, 평가량 검출 회로(10)내에는 도시된 바와 같이 가산기(A2, A3)가 구성되어 있어 케이스 1및 3에 대한 차이 평가량(DJ_n)을 검출하기 위한 회로및 이전 차이 평가량((DJ_n-1)에 대한 사인 비트 변환기(52)가 구성되어 있으며, 경로(3)를 통한 조건 검색 회로(20)의 바이너리 신호에 따라 멀티플렉서(53)는 가산기(A2,A3)및 사인 비트 변환기(52)의 출력을 선택하여 사인 비트 검출기(55)및 D 플립플롭(54)에 인가하며, 사인 비트 검출기(55)는 멀티플렉서(53)의 출력의 사인 비트를 검출하여 경로(9)로 출력한다.

도 6에는 상술한 조건 검색 회로(20)의 블록도가 도시되어 있다.

도시된 바와 같이 조건 검색 회로(20)내에는 3개의 비교기(61-63)이 구성되어 있고, 이 비교기(61)는 경로(2)를 통한 차이 평가량(DJ_n)의 출력이 3 이상일 때에 0,1의 바이너리 신호를 출력하며, 비교기(62)는 경로(2)를 통한 차이 평가량(DJ_n)의 출력이 1.0 이상 3 미만일 때에 1, 1 바이너리 신호를 출력하며, 비교기(63)는 경로(2)를 통한 차이 평가량(DJ)의 출력이 1미만일 때에 1, 0의 바이너리 신호를 출력하도록 구성되어 있다.

도 7에는 카운터 레지스터및 경로 제어 회로(50)의 블록도가 도시되어 있다. 도시된 바와 같이 경로(3)를 통하여 1, 1 즉, 케이스 3 인 경우에 카운터 증가 신호를 출력하고, 케이스 2가 아닌 경우에 리셋 신호를 출력하는 제어부(71)와, 경로(4)를 통한 제어부(71)의 신호 즉 카운터 증가 신호에 따라 카운터 값을 증가시키는 카운터(72)가 구성되어 있으며, 카운터(72)의 계수값은 D 플립플롭(73)에 저장된다.

이때, 경로(3)를 통한 바이너리값과 D 플립플롭(73)의 출력(경로(5)를 통하여)은 경로 메모리 제어부(74)에 인가되며, 경로 메모리 제어부(74)의 상세 블록도가 도8에 도시되어 있다.

도시된 바와 같이 경로(3)의 바이너리값들은 앤드 게이트(81)를 통하여 조합되는 바, 케이스 2 의 경우에 앤드 게이트(81)는 경로(7)를 통하여 로직 "1"을 출력하게 된다. 이때, 경로(3)(바이너리의 LSB의 경로)의 바이너리값은 멀티플렉서(82)의 단자(0)에 인가되는 한편, 인버터(83)에 의하여 반전되어 단자(1)에 인가되며, 멀티플렉서(82)는 경로(5)의 값이 "1"일 때엔 단자(1)의 값을 출력하게 구성되어 있다.

도 9에는 상술한 경로 메모리및 시프트 레지스터 회로(30)의 블록도의 회로도가 도시되어 있다.

도시된 바와 같이 경로 메모리및 시프트 레지스터 회로(30)는 다수개의 패스 메모리(C1-Cn)과 결합부(91)외에 멀티플렉서(M100)로 구성되어 있다.

도 9에서의 멀티플렉서(M100)는 패스(Path) 메모리(C1-Cn)들이 짝수개 형성된 경우를 도시한 것이다. 즉, 패스 메모리(C1-Cn)들이 짝수개 형성된 경우에 멀티플렉서(M100)은 패스 메모리(Cn)내 멀티플렉서(Mn1)의 출력을 단자(1)로 멀티플렉서(Mn2)의 출력을 단자(0)로 입력하는 구성을 가진다.

그러나, 패스 메모리(C1-Cn)들이 홀수개 형성된 경우에는 도 10에 도시된 바와 같이 멀티플렉서(M100)은 패스 메모리(Cn)내 멀티플렉서(Mn1)의 출력을 단자(0)로 멀티플렉서(Mn2)의 출력을 단자(1)로 입력하는 구성을 가진다.

여기서, 결합부(91)는 경로(6,7)의 신호를 결합시키기 위한 구성부이며, 패스 메모리(C1-Cn)들은 도시된 바와 같이 D플립플롭(D11,D12)(Dn1,Dn2)및 멀티플렉서(M11,M12)(Mn1,Mn2)로 구성되어 있다.

이와 같이 구성된 회로에서 D플립플롭(D11,D12)(Dn1,Dn2)들은 경로(3)의 바이너리값을 일시 저장하며, 멀티플렉서(M11,M12)(Mn1,Mn2)는 경로(6,7)를 통한 비트값에 의하여 경로(3)의 입력 바이너리 값들에 대한 생존 경로를 설정하게 된다. 즉, 멀티플렉서(M11,M12)(Mn1,Mn2)는 들은 경로(7)의 값이 1일 때에 단자(3)의 값을 출력하나, 경로(7)의 값이 0 일 때에는 경로(6)의 값에 따라 단자(0, 1)의 값을 출력한다. 즉, 경로(7)의 값이 0 상태에서 경로(6)의 값이 1일 때에는 단자(1)가, 경로(6)의 값이 0일 때에는 단자(0)의 값을 출력하므로써 바이너리 값들에 대한 생존 경로를 결정하는 것이다.

이러한 구성에 의하여 경로(3)를 통하여 케이스 1, 3의 경우가 입력될 경우에는 멀티플렉서(M11,M12)(Mn1,Mn2)의 출력이 생존 경로로 되나, 케이스 2 의 경우 즉, 경로(3)가 (1,1)을 출력할 경우에는 멀티플렉서(M11,M12)(Mn1,Mn2)의 출력이 생존 경로로 될 수 없음을 알 수 있다.

즉, 케이스 2가 홀수개 연속하여 입력되는 경우에는 케이스 2가 연속하여 입력되기 전의 생존 경로를 반전시켜줄 필요가 있으나, 케이스 2가 짝수개 연속하여 입력되는 경우에는 케이스 2가 연속하여 입력되기 전의 생존 경로가 생존 경로로 될 것이다.

본 발명은 이러한 경우를 방지하기 위하여, 상술한 바와 같이 카운터 레지스터및 경로 제어 회로(50)를 구성한 것이다. 즉, 경로(7)가 1인 경우는 상술한 바와 같이 케이스 2일 때 즉, 경로(3)의 값이 1, 1일 경우이며, 경로(6)의 로직은 경로(5)의 로직 상태에 따라 변화됨을 알 수 있다. 즉, 경로(5)의 로직이 0일때(이 경우는 케이스 2의 경우가 연속하여 짝수개 입력되는 경우) 경로 메모리 제어부(74)에 인가되는 입력 바이너리의 LSB값을 그대로 유지하나, 경로(5)의 로직이 1 일때(이경우는 케이스 2의 경우가 연속하여 홀수개 입력되는 경우)에는 입력 바이너리의 LSB값을 반전시킨 값으로 설정된다.

이때, 패스 메모리(C1-Cn)내의 D플립플롭(D11,D12)(Dn1,Dn2)들은 도시된 바와 같이 경로(6)의 값이 0 일 때에는 입력 바이너리 LSB값을 이전 상태로, MSB값은 이전 LSB 값으로 대치하나, 경로(6)의 값이 1일때에는 입력 바이너리 LSB값을 이전 MSB의 값으로, 입력 바이너리 MSB값은 이전 MSB의 값으로서 설정함을 알 수 있다.

도 11에는 이러한 경로 메모리및 시프트 레지스터 회로(30)내에서 경로(7)가 1(이경우는 케이스 2의 경우가 연속하여 홀수개 입력되는 경우)와 경로(7)가 0(이경우는 케이스 2의 경우가 연속하여 짝수개 입력되는 경우)일 때에 경로(3)를 통한 입력 바이너리값에 대한 각 패스 메모리(C1-Cn)들의 출력 비트들의 변화상태도가 도시되어 있다.

이러한 패스 메모리(C1-Cn)들의 최종 비트들은 멀티플렉서(M100)에 인가되며, 멀티플렉서(M100)는 경로(9)를 통한 최종 사인 비트값에 의하여 최종 생존 경로를 선택하고, 선택된 최종 경로의 비트값을 경로(8)로 출력하는 것이다.

이와 같이 경로 메모리및 시프트 레지스터 회로(30)를 통하여 선택된 최종 비트값은 결국 PR-Ⅰ채널용 데이터들의 원 데이터값이 됨은 용이하게 알 수 있을 것이다.

따라서, 본 발명은 DVDR의 채널 특성인 PR-Ⅰ에 대한 비터비 디코더를 구현하므로서 DVDR 채널특성에 따른 오류를 정확히 정정할 수 있다는 효과가 있다.

Claims

차이 평가량(DJ_n)이 이전 차이 평가량(DJ_n-1)에 2y_n(y_n은 입력 데이터)을 가산한 값으로 형성되는 PR-Ⅰ채널 특성에 대한 비터비 디코더로서,

상기 입력 데이터들(y_n)을 경로(1)로부터 입력하여 상기 차이 평가량을 검출하여 경로(2)로 출력하고, 차이 평가량의 사인 비트를 경로(9)로 출력하는 차이 평가량 검출 회로(10)와;

상기 경로(2)로부터 인가되는 상기 차이 평가량(DJ_n)의 출력이 3 이상일 때에는 케이스 1임을 알리는 0,1의 바이너리 신호를, 상기 차이 평가량(DJ_n)의 출력이 1이상 3 이하일 때에는 케이스 2임을 알리는 1, 1 바이너리 신호를, 상기 차이 평가량(DJ_n)의 출력이 1 미만일 때에 케이스 3임을 알리는 1, 0의 바이너리 신호를 출력하는 조건 검색 회로(20)와;

상기 경로(3)의 두 개 바이너리값을 이용하여 상기 케이스 2가 성립될 경우에 카운터 증가 신호를 출력하며, 케이스 2가 성립되지 않을 경우에 카운터값을 리셋시키는 제어 신호를 경로(4)를 통하여 출력하는 제 2 케이스 검출 회로(40)와;

상기 경로(4)를 통하여 인가되는 카운터 증가 신호에 따라 상기 케이스 3 의 경우가 연속하여 홀수 또는 짝수개가 인가되는지를 검출하여, 상기 경로(3)를 통한 바이너리의 최하위 비트를 선택적으로 반전시켜, 경로(6,7)로 출력하는 카운터 레지스터및 경로 제어 회로(50)와;

상기 경로(6,7)로부터의 바이너리 값에 의하여 상기 경로(3)로부터 인가되는 2개 바이너리 값들의 생존 경로를 선택하여 출력하고, 상기 경로(9)의 사인비트에 의하여 상기 생존 경로의 최종 값을 출력하는 경로 메모리및 시프트 레지스터 회로(30)를 구비하는 디지탈 광 기록/재생 시스템용 비터비 디코더.
제 1 항에 있어서,

상기 평가량 검출 회로(10)는,

상기 경로(1)를 통한 입력 데이터(y_n)들을 2.0과 곱셈하는 곱셈기(51)와;

상기 곱셈기(51)의 출력과 이전 차이 평가량(DJ_n-1)을 가산하여 상기 조건 검색 회로(20)에 인가하는 가산기(A1)와;

상기 곱셈기(51))의 출력에 -3.0을 가산하는 가산기(A2)와;

상기 곱셈기의 출력에 -1.0을 가산하는 가산기(A3)와;

이전 차이 평가량((DJ_n-1)에 대한 사인 비트를 변환시키는 사인 비트 변환기(52)와;

상기 조건 검색 회로(20)의 바이너리 신호에 따라 멀티플렉서(53)는 가산기(A2,A3)및 사인 비트 변환기(52)의 출력을 선택하여 출력하는 멀티플렉서(53)와;

상기 멀티플렉서(53) 출력의 사인 비트를 검출하여 상기 경로(9)로 출력하는 사인 비트 검출기(55)와;

상기 멀티플렉서(53)의 출력을 지연시키므로써 상기 이전 차이 평가량((DJ_n-1)으로 출력하는 D 플립플롭(DFF 54)를 구비하는 디지탈 광 기록/재생 시스템용 비터비 디코더.
제 1 항 또는 제 2 항에 있어서,

상기 카운터 레지스터및 경로 제어 회로(50)는,

상기 경로(3)를 통하여 인가되는 바이너리 신호가 상기 케이스 3 인 경우에 카운터 증가 신호를 출력하고, 케이스 2 가 아닌 경우에 리셋 신호를 경로(4)로 출력하는 제어부(71)와,

상기 경로(4)를 통한 상기 카운터 증가 신호에 따라 카운터 값을 증가시키는 카운터(72)와;

상기 카운터(72)의 계수값을 저장후 경로(5)로 출력하는 D 플립플롭(73)과;

상기 경로(5)를 통한 상기 D 플립플롭(73)의 출력에 따라 상기 경로(3)를 통한 바이너리의 최하위 비트를 선택적으로 반전시켜 경로(6,7)로 출력하는 경로 메모리 제어부(74)를 구비하는 디지탈 광 기록/재생 시스템용 비터비 디코더.
제 3 항에 있어서,

상기 경로 메모리 제어부(74)는,

상기 경로(3)의 바이너리값들을 조합하는 앤드 게이트(81)와;

상기 경로(3)의 최하위 바이너리값을 반전시키는 인버터(83)와;

상기 경로(5)의 출력에 따라 상기 경로(3)의 최하위 비트 또는 상기 인버터(83)의 출력을 선택하여 상기 경로(6)로 출력하는 멀티플렉서(82)를 구비하는 디지탈 광 기록/재생 시스템용 비터비 디코더.
제 1 항에 있어서,

상기 경로 메모리및 시프트 레지스터 회로(30)는,

상기 경로(6,7)의 신호를 결합시키는 결합부(91)와;

2 개의 바이너리 비트들중 최하위 비트들을 입력하는 D플립플롭(D11),(Dn1)과, 2 개의 바이너리 비트들중 최상위 비트를 입력하는 D 플립플롭(D12),(Dn2)과, 상기 D플립플롭(D11),(Dn1)과 단자(3,0)를 통하여 연결되고, 상기 D 플립플롭(D12),(Dn2)과 단자(1)를 통하여 연결되는 멀티플렉서(M11),(,Mn1)과, 상기 D 플립플롭(D12),(Dn2)과 단자(3,1)를 통하여 연결되고, 상기 D 플립플롭(D11),(Dn1)과 단자(0)를 통하여 연결되는 멀티플렉서(M12),(Mn2)를 구비하며, 상기 멀티플렉서(M11,M12),(Mn1,Mn2)들은 상기 결합부(91)에서 결합된 상기 경로(7)의 값이 1일 때에 단자(3)의 값을, 경로(7)의 값이 0 일 때에는 상기 결합부(91)에서 결합된 상기 경로(6)의 값에 따라 단자(0, 1)의 값을 출력하는 다수개의 패스 메모리(C1-Cn)이 직렬로 연결되며, 상기 패스 메모리(C1)은 상기 경로(3)와 연결되어 있는 다수개의 패스 메모리(C1-Cn)들과;

상기 최종 패스 메모리(Cn)과 연결되며, 상기 경로(9)를 통한 상기 사인 비트에 따라 상기 최종 패스 메모리(Cn)내 멀티플렉서(Mn1, Mn2)의 출력을 선택하여 경로(8)로 출력하는 멀티플렉서(M100)를 구비하는 디지탈 광 기록/재생 시스템용 비터비 디코더.
제 5 항에 있어서,

상기 멀티플렉서(M100)는,

상기 패스 메모리(C1-Cn)가 짝수개 형성되면, 상기 멀티플렉서(Mn1)의 출력을 단자(1)로 멀티플렉서(Mn2)의 출력을 단자(0)로 입력하며;

상기 패스 메모리(C1-Cn)가 홀수개 형성되면, 상기 멀티플렉서(Mn1)의 출력을 단자(0)로 멀티플렉서(Mn2)의 출력을 단자(1)로 입력하는 디지탈 광 기록/재생 시스템용 비터비 디코더.