KR100736193B1 - Ｄｃ 오프셋을 보상하는 적응형 등화기 - Google Patents

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Abstract

입력 신호의 감쇠를 보상하기 위한 방법은 입력 신호를 수신하고, 입력신호의 제1부분을 제1 경로에 전달하고, 입력 신호의 제2 부분을 제2 경로에 전달하며, 입력 신호의 제3 부분을 제3 경로에 전달하는 것을 포함한다. 또한 상기 방법은 입력 신호의 제1 부분에 제1 이득을 제공하고, 1 차 수리 연산과 입력 신호의 제2 부분에 제2 이득을 적용하며, 2 차 수리 연산과 입력 신호의 제3 부분에 제3 이득을 적용하는 것을 포함한다. 상기 방법은 제1 부분, 제2 부분, 제3 부분의 출력 신호로 재결합하는 것을 더 포함한다.

Description

ＤＣ 오프셋을 보상하는 적응형 등화기{ADAPTIVE EQUALIZER WITH DC OFFSET COMPENSATION}
도 1은 통신 매체에서의 신호 감쇠를 보상하기 위해 사용되는 등화기의 일 실시예를 도시하는 도면.
도 2는 신호에 1차 수리적 연산을 적용하기 위해 사용되는 회로의 일 실시예를 도시하는 도면.
도 3은 신호를 지연시키기 위한 회로의 일 실시예를 도시하는 도면.
도 4는 등화기의 동적 범위내에 신호를 유지하기 위한 가변 이득 제한 증폭기의 일 실시예를 도시하는 도면.
도 5는 DC 오프셋을 보정하는 다단 기변 이득 증폭기의 일 실시예를 도시하는 도면.
도 6은 도 1의 회로에서 신호 경로에 따른 이득을 설정하는 방법의 일 실시예를 도시하는 도면.
도 7은 도 1의 회로에서 신호 경로에 따른 이득을 적합하게 조정하는 방법의 일 실시예를 도시하는 도면.
도 8은 다단 가변 이득 증폭기에서 DC 오프셋에 대한 교정 전압을 적합하게 제어하는 방법의 일 실시예를 도시하는 도면.
도 9는 다단 가변 이득 증폭기에서 교정 전압을 조정하기 위한 방법의 일 실시예를 도시하는 도면.
본 발명은 일반적으로 신호 통신에 관한 것으로서, 특히 DC 오프셋을 보상하는 적응형 등화기에 관한 것이다.
신호가 통신 매체를 통해 전달 될 때, 상기 신호는 표피 효과및 유전 흡수와 같은 현상 때문에 감쇠가 일어날 수 있다. 신호 수신기는 신호 전달의 정확성과 효율성을 향상시키기 위해 이러한 감쇠를 보상할 수 있는 등화기를 포함할 수 있다.
신호 전달에 사용된 특정 통신 경로와 상관없이 신호의 출력 특성을 일정하게 유지하기 위해서, 등화기에 의해 적용된 보상량을 가능한 한 매체에 기인한 감쇠 수준에 가깝게 정합시키는 것이 바람직하다.
본 발명의 일 실시예는 입력 신호의 감쇠를 보상하기 위한 방법은 입력 신호를 수신하고, 입력신호의 제1 부분을 제1 경로에 전달하고, 입력 신호의 제2 부분을 제2 경로에 전달하며, 입력 신호의 제3 부분을 제3 경로에 전달하는 것을 포함한다. 또한 상기 방법은 입력 신호의 제1 부분에 제1 이득을 제공하고, 제1 차 수리 연산과 입력 신호의 제2 부분에 제2 이득을 적용하며, 제2 차 수리 연산과 입 력 신호의 제3 부분에 제3 이득을 적용하는 것을 포함한다. 상기 방법은 제1 부분, 제2 부분, 제3 부분의 출력 신호로 재결합하는 것을 더 포함한다.
일부 실시예의 기술적 장점의 하나는 출력신호를 동기화하는 것이다. 일부 실시예는 신호 전달에 사용되는 통신 매체에서 발생한 신호 왜곡을 보상한다. 상기 보상은 신호 전달에 사용된 통신 경로로부터 독립적으로 남기기 위한 신호의 출력 특성을 허락한다. 안정된 출력 특성과 관련된 이점은 향상된 구성요소 응답을 포함 하는 것이고, 때문에 상기 신호 레벨은 시스템 구성요소 동적 범위내에서 선택될 수 있다. 더욱이, 상기 신호는 정보의 손실을 방지하기 위해 충분한 수준을 유지할 수 있다.
일부 실시예의 다른 기술적 장점은 상이한 전달 매체의 적응성을 포함한다. 일부의 실시예는 들어오는 신호에 적용된 보상 정도를 조정하는 가변 이득 증폭기를 사용한다. 일부 실시예는 상기의 상이한 매체를 조정하기 위해 대부분의 보상을 허락할 수 있도록 하고, 이러한 기술을 구체화하는 등화기의 융통성을 증가시킨다. 게다가 일부 실시예는 프로세스, 전압, 온도 변수와 연관된 매체 특성의 변화에도 적합할 수 있다.
일부 실시예의 다른 기술적 장점은 빠른 응답을 얻도록 돕는다는 것이다. 일부 실시예는 각 단계에 DC 오프셋 교정을 한 상태로 신호의 증폭을 위한 가변 이득 증폭기를 다단계에 사용했다. 각각 증폭기는 전체 증폭기의 오직 한 부분에 적용되기 때문에, 전체 증폭기의 전체 응답시간은 감소한다. 각 단계에 DC 오프셋 교정을 제공하는 것은 증폭기의 특별한 단계의 동적 범위에서 벗어나는 신호를 방지함으로 서 다단계 증폭기의 유연성을 증가시킨다.
일부 실시예의 다른 기술적 장점은 다단계 증폭기의 비례 축소가 가능하다는 점이다. 다단계 증폭기 각 단계의 DC 오프셋을 교정함으로서 추가 단계를 다단계 증폭기의 DC 오프셋의 전체적인 재연산없이 덧붙일 수 있다. 더욱이, 전체 다단계 증폭기의 DC 오프셋 교정을 위한 큰 DC 오프셋을 사용하는 것은 증폭기 단계의 하나의 동적 범위 밖으로 신호를 이동시키는 위험을 사실상 감소시킨다. 이것과 그외의 견해는 빠른 속도 전달과 같은 이용가능한 적용을 도울 수 있다는 것이다.
다른 기술적 장점은 첨부된 도면, 명세서 그리고 청구항으로부터 기술의 하나로서 이의 없이 명백할 것이다. 더욱이, 상기에서 특별한 장점을 열거했지만, 특별한 실시예는 장점의 일부만 갖거나 모두를 갖거나 혹은 하나도 갖지 않는 경우도 포함할 수 있다.
도 1은 통신 매체를 사용해서 등화기(100)에 전달된 신호의 감쇠를 보상하는 등화기(100)를 도시한다. 등화기(100)는 출력 모니터(104)에서 측정한 출력 신호의 출력 특성에 기초하여 3개의 신호 경로(101A, 101B, 101C) 각각에 적용된 대부분의 이득 크기를 조정하는 적응형 제어기(102)를 포함한다. 또한, 등화기(100)는 등화기(100)의 출력 신호의 부적절한 DC 오프셋을 검출하는 오프셋 모니터(108)에 응답하여 등화기(100)의 구성요소에 의해 주어진 DC 오프셋을 보정하는 오프셋 제어기(106)를 포함한다. 등화기(100)의 다른 구성요소는 가변 이득 제한 증폭기(110), 수리 연산기(S)(112), 지연 발생기(114), 가변 이득 증폭기(116), 믹서(118), 그리고 드라이브 증폭기(120)를 포함한다. 일반적으로, 등화기(100)는 기하학적 부정합 혹은 임계 전압의 부정합등과 같은 제조 기술에 의해 잠재적으로 야기되는 신호의 DC 오프셋의 변화와 통신 매체의 감쇠에 기인한 입력 신호의 왜곡에도 불구하고 등화된 출력 신호에 정정된 DC 오프셋을 제공한다.
일반적으로, 전도성 통신 매체에서 신호를 감쇠시키는 2개의 중대한 요인이 있다. 첫번째 요인은 통신 매체에 따른 신호의 전도로부터 발생한 표피 효과이다. 두번째 요인은 통신 매체에 의한 신호의 유전 흡수이다. 일반적으로, 표피 효과에 의한 데시벨당 신호 손실량은
Figure 112005008859212-pat00001
에 비례하는데, 여기에서
Figure 112005008859212-pat00002
는 물질의 표피 효과 계수이고,
Figure 112005008859212-pat00003
는 상기 물질을 따라 신호가 이동한 길이이며
Figure 112005008859212-pat00004
는 상기 신호 주파수이다. 유전 흡수에 의한 손실량은
Figure 112005008859212-pat00005
의 곱에 비례한다. 이 식에서
Figure 112005008859212-pat00006
는 상기 물질의 유전 흡수 계수이다. 상기 각각의 효과에 대한 의의는 물질과 상기 신호의 주파수에 따라 광범위하게 변할 수 있다는 것이다. 예를 들면, 케이블은 표피 효과 계수보다 작은 유전 흡수 계수를 가질 수 있고 그 결과 고주파를 제외한 주파수 범위에서 표피 효과에 기인한 손실에 지배된다. 한편 백 플레인 트레이스은 보다 높은 유전 흡수 계수를 가질 수 있고, 그 결과 상기 유전 흡수에 의한 손실량은 표피 효과에 의한 손실량과 유사하거나 좀 더 크다. 게다가, 프로세스, 전압 혹은 온도(PVT) 변수와 같은 동작 조건의 물질의 특성은 연산에 의한 입력 신호에 대한 등화기(100)의 입력 신호의 응답에 영향을 줄 수 있다.
이러한 손실을 보상하기 위해, 등화기(100)는 3개의 신호 경로(101A, 101B, 101C)에 상기 신호를 나누고, 가변 이득 제한 증폭기(116)를 사용하여 각각의 경로상에 신호의 부분을 선택적으로 증폭한다. 제1 경로(101A)는 변형되지 않은 입력 신호를 나타낸다. 제2 경로(101B)는 상기 신호의 주파수에 기초한 도함수와 같은 1차 수리 연산을 신호에 적용한다. 상기 연산은 수리 연산기(S)(112)로 도시된다. 제3 경로(101C)는 상기 신호의 주파수에 기초한 2차 도함수 같은 2차 수리 연산을 신호에 적용한다. 상기 연산은 두개의 수리 연산기(S)(112)를 이용하고 있다. 신호의 1, 2차 성분을 선택적으로 증폭함으로써, 등화기(100)는 각각 주파수와 주파수의 제곱근에 비례하는 손실 효과를 보상한다. 등화기(100)의 동작에 대한 일반적 배경에 대해서는, 등화기(100)의 구성요소를 상세히 설명하는 것이 적합하다
적응형 제어기(102)는 등화기(100)의 출력 신호에 대한 정보를 분석하고 가변 이득 증폭기(116) 각각의 이득을 조정하는 일부 구성 요소 또는 구성요소들을 나타낸다. 적응형 제어기(102)는 아날로그 및/또는 디지탈 전자 구성요소, 예를 들면 트랜지스터, 저항, 증폭기, 정전류원 혹은 다른 유사한 구성요소등을 포함할 수 있다. 또한 적응형 제어기(102)는 아날로그 신호를 디지탈 신호로 혹은 그 반대의 신호 전환을 위한 적당한 구성요소를 포함할 수 있다. 특정 일 실시예에 따르면, 적응형 제어기(102)는 마이크로 프로세서, 마이크로 컨트롤러, 내장 로직, 혹은 다른 정보처리 구성요소와 같은 디지탈 프로세서를 포함한다. 또한, 특정 일 실시예에 따르면 적응형 제어기(102)는 각각의 가변 이득 증폭기(116)에 적용된 바이어스 전류를 조절함으로써 가변 이득 증폭기(116) 각각으로 부터 얻은 상기 이득을 제어한다. 증폭기(116)를 제어하기 위해 바이어스 전류를 사용하는 것의 한가지 이 점은 증폭기의 대역폭의 변화없이 증폭기에 의해 적용된 이득량을 조정하고, 그 결과 이득이 증가할 때조차 전류의 동적 범위를 유지한다는 것이다.
출력 모니터(104)는 등화기(100) 출력 신호의 출력 특성을 검출하기 위한 일부 구성요소를 나타낸다. 출력 모니터(104)는 일부 센서, 적분기, 증폭기, 비교기 혹은 신호 평균화, 필터링, 혹은 최대 혹은 최소 레벨 래칭을 포함하는 적절한 연산을 이용하여 신호 검출 및 분석을 수행하기 위한 알맞는 구성요소를 포함할 수 있다. 특정 일 실시예 따르면, 출력 모니터(104)는 출력 신호의 부호 간 간섭 레벨을 검출하고, 부호간 간섭 레벨은 표피 효과 및/또는 유전 흡수 때문에 야기되는 신호의 왜곡량을 나타낸다. 또한 특정 일 실시예에 따르면, 출력 모니터(104)는 출력 특성을 아날로그 신호로서 적응형 제어기(102)에 전달한다.
오프셋 제어기(106)는 하나 이상의 가변 이득 증폭기(116)단에 적용된 대부분의 DC 오프셋 정정을 조정하기 위한 일부 구성요소 또는 구성요소들을 나타낸다. 오프셋 제어기(106)는 일부 마이크로 프로세서, 마이크로 컨트롤러, 내장 로직 혹은 다른 오프셋 모니터(108)로부터 받은 정보를 분석하고, DC 오프셋을 정정하기 위해 신호에 적용된 정정 전압크기를 조정하기 위한 적당한 구성요소를 포함할 수 있다. DC 오프셋은 등화기(100)의 다양한 구성요소, 특히 가변 이득 증폭기(116)에 의해 상기 신호에 주어질 수 있다. 다단 가변 이득 증폭기에서, 상기 DC 오프셋은 단계 사이에서 누적 될 수 있다. 오프셋 제어기(106)는 상기 오프셋을 정정하기 위해 가변 이득 증폭기(116)에 의해 증폭된 신호에 DC 전압을 인가한다. 본 특정한 일 실시예에 따르면, 오프셋 제어기(106)는 각 단계에서 정정 전압을 인가하는데, 각각의 단계는 가변 이득 증폭기(116)의 상이한 단에서 적용된다. 특정 일 실시예에 따르면, 각각의 단계에 인가된 전압의 크기는 알맞는 방법으로 결정될 수 있다. 예를 들어, 전체 정정 전압은 각 단계 사이에 고르게 분할되거나, 각각의 단의 이득에 총량에 비례한 크기로 분배될 수 있다.
오프셋 모니터(108)는 신호의 DC 오프셋의 대부분을 측정하기 위한 일부의 알맞는 구성요소 혹은 구성요소들을 나타낸다. 오프셋 모니터(108)은 로패스 필터, 적분기, 증폭기, 비교기, 혹은 다른 그외의 DC 오프셋을 검출하기 위한 알맞은 구성요소를 포함할 수 있다. 상기 묘사된 실시예는, 오프셋 모니터(108)가 등화기(100)의 출력과 가변 이득 증폭기(116) 각각의 출력에 연결된다. 따라서, 오프셋 모니터(108)는 등화기(100)에 의해 주어진 전체 DC 오프셋과 각각의 가변 이득 증폭기(116)에 의해 주어진 전체 DC 오프셋을 측정할 수 있다. 이것은 오프셋 제어기(106)로 하여금 특정 경로(101A, 101B, 101C)와 등화기(100)의 모든 출력에 알맞는 DC 오프셋 조정을 가능하게 한다.
가변 이득 제한 증폭기(VGLA)(110)는 등화기(100)가 수신한 입력 신호를 조절하기 위한 구성요소 혹은 구성요소의 집합을 나타낸다. 조절하는 과정은 등화기(100)의 동적 범위안에 신호를 유지하기 위해 입력 신호의 모든 수준을 조정하는 것이다. 따라서, VGLA(110)는 상기 수준에 전체 신호를 조정함으로써 일부 등화의 등급을 제공할 수 있다. 특정 일 실시예에서, VGLA(110)에 의해 적용된 증폭량은 VGLA(110)에 인가된 바이어스 전류에 의해 제어된다.
"1차 연산"이라고 언급된 수리 연산기(S)(112)는 상기 입력 신호 주파수에 선형 비례하는 출력을 발생하는 일부 구성요소 혹은 구성요소의 집합을 나타내고, 수리 연산기(S)(112)는 바람직한 수리 연산을 수행하는 일부 전자 구성요소 혹은 회로를 포함할 수 있다. 특정 일 실시예에 따르면, 상기 연산은 입력 사인 신호에 신호 주파수를 곱한 도함수 연산이다. 수리 연산기(S)(112)는 신호에 복수회 적용될 수 있어 신호는 연산기(S)(112)가 적용되는 횟수에 기초한 주파수의 제곱, 세제곱 혹은 지수제곱에 비례하는 출력 신호가 된다.
지연 발생기(114)는 신호 전달의 시간을 지연시키는 구성 요소 혹은 일부 구성요소의 집합을 나타낸다. 지연 발생기(114)는 일부 알맞은 전자 구성요소나 회로를 포함할 수 있다. 특정 일 실시예에 따르면, 지연 발생기(114)에 의해서 신호에 도입된 지연은 신호에 적용될 수리 연산기(S)(112)가 필요로 하는 시간 크기와 대략 같다. 따라서, 지연 발생기(114)는 대응 경로(101A, 101B, 101C)를 진행하는 입력 신호의 각각의 부분이 필요로 하는 대부분의 시간 크기를 등화하기 위해 사용될 수 있다. 이와 같이 하여, 개개의 신호가 믹서(118)에 도달할 때 동기화 될 수 있다.
가변 이득 증폭기(116)는 일부 구성요소 혹은 신호 증폭용 구성요소를 나타낸다. 가변 이득 증폭기(116)는 일부 적당한 전자 구성요소를 포함할 수 있고, 큭정 일 실시예에서는 각각의 가변 이득 증폭기(116)가 특정 가변 이득 증폭기(116)에 적용된 바이어스 전류에 의해 제어된다. 어떤 경우에는 상기 증폭을 수행하는 특정구성요소의 응답 시간이 너무 높아, 상기 증폭기는 하이 값과 로우 값 사이에서 빠르게 변하는 고주파 신호의 증폭을 효과적으로 할 수 없다. 따라서, 가변 이 득 증폭기(116)는 전체 증폭 부분을 수행하는 직렬단을 포함할 수 있다. 모든 증폭을 수행하는 단이 없기 때문에, 각각의 이득을 적용하는 각 단에서 요청하는 시간 또한 작아진다. 이것은 다단 가변 이득 증폭기(116)로 하여금 고주파 신호에 응답가능하게 한다.
또한, 가변 이득 증폭기(116)는 DC 오프셋을 신호에 부여한다. 다단 증폭기에서 각 단은 DC 오프셋을 부여할 수 있다. DC 오프셋을 보정하는 하나의 방법은 보정된 전압을 적용하여 상기 신호의 DC 오프셋을 보정하는 것이다. 보정 전압은 증폭되기 전에 초기 신호에 완전히 적용될 수 있다. 그러나 한 시점에서 전압을 완전하게 인가하는 것은 한 단 이상의 증폭기(116)의 동적 범위 밖의 신호를 취할 수 있다. 게다가 인가된 상기 전압은 새로운 단이 더해질 때마다 재연산되어 조정되며, 이득이 각 단에서 가변된다면 상기 DC 오프셋은 각 단 사이에서 균일하지 않게 분배될 수 있다. 이러한 어려움을 해결하기 위한, 특정 실시예에서는 다단 증폭기(116)에 다단계에 보정된 전압을 인가하는 것을 포함한다. 이것에 의해 각각의 단에 대한 DC 오프셋이 각각의 단에서 보정될 수 있어, 증폭기의 동적 범위 밖의 신호를 보정할 기회를 감소시키고, 단이 부가될 때마다 전체 어레이의 DC 오프셋을 다시 계산할 필요성을 제거할 수 있다. 게다가, 각 단의 이득을 독립적으로 가변 가능한 경우, 각 단에 보정 전압을 인가하는 것이 DC 오프셋 보정을 용이하게하고, 그 결과 상이한 단은 상이한 이득을 갖을 수 있고 상이한 DC 오프셋을 분급할 수 있다.
믹서(118)는 통신 경로(101A, 101B, 101C)상의 신호를 싱글 신호로 재조합 하는 구성요소의 집합 혹은 하나의 구성요소를 나타낸다. 믹서(118)는 일부 적절한전자의 구성요소를 포함할 수 있다. 믹서(118)는 드라이브 증폭기(120)에 조합된 신호를 제공한다. 드라이브 증폭기(120)는 일부 구성요소 혹은 결합된 신호를 증폭시키는 구성요소의 집합을 나타낸다. 드라이버 증폭기(120)는 다른 목적지로 출력 신호를 효과적으로 전달할 수 있도록 충분히 높은 신호 수준을 갖는 등화기(100)의 출력 신호를 발생시키기 위해 조합된 신호를 알맞게 증폭한다.
동작에 있어서, 등화기(100)는 통신 매체를 통한 전달에 의해서 감쇠된 입력신호를 수신한다. 신호 수준이 등화기(100)의 동적 범위내에 있도록 VGLA(110)은 신호를 조절한다. 등화기(100)는 3개의 경로(101A, 101B, 101C)에 입력 신호를 나눈다. 상기의 경로(101A)에서 신호는 지연 발생기(114)에 의해 2회 지연된다. 상기 경로(101B)의 신호는 수리 연산기(S)(112)에서 한번 처리되어 조건이 되고 지연 발생기(114)에 의해 1회 지연된다. 상기 경로(101C)의 신호는 연산기(S)(112)에서 두번 처리 된다. 따라서, 상기 입력 신호에 부합하는 3개의 경로(101A, 101B, 101C)는 연산되지 않거나, 1 차 연산, 그리고 2차 연산되는 입력 신호에 대응한다.
등화기(100)는 각각의 경로마다 각각의 가변 이득 증폭기(116)를 사용하여 상기 신호를 증폭시킨다. 상기 증폭기(116)의 이득은 적응형 제어기(102)에 의해 제어되고, 상기 이득은 각 경로(101A, 101B, 101C)마다 상이할 수 있다. 이에 따라 등화기(100)는 손실 효과에 따른 보상 정도가 다른데, 신호의 주파수와 다른 비례 관계를 갖기 때문이다. 일반적으로, 베이스 신호에 비례하는 특별한 효과에 대한 보상량은 보정된 경로의 증폭 대 경로(101A)의 비보정 신호의 증폭과의 비율에 비 례한다. 따라서, 다른 경로에 적용된 적절한 보상의 효과를 증가시키기 위해서 경로(101A)에는 이득을 적용하지 않거나 혹은 역 이득(데시벨당)을 적용한다. 오프셋 제어기(106)는 대응 증폭기(116)에 의해 각각의 경로(101A, 101B, 101C)상에 각각의 신호에 부여된 DC 오프셋을 보정한다.
각 경로부터 증폭된 상기 신호는 믹서(118)에 의해 싱글 신호로 결합된다. 드라이브 증폭기(120)는 또 다른 목적지에 출력 신호를 효과적으로 전달할 수 있도록 이 출력 신호를 증폭시킨다. 출력 모니터(104) 및 오프셋 모니터(108)는 출력 신호의 특성을 감시하고 적응형 제어기(102)와 오프셋 제어기(106)에 피드백을 제공한다. 적응형 제어기(102)가 입력 신호의 왜곡을 과잉 보상하는지 혹은 적게 보상하는지를 결정하기 위해 적응형 제어기(102)는 출력 신호의 수준에 관해 출력 모니터(104)로부터 온 피드백을 사용한다. 상기 결정에 기초하여, 적응형 제어기(102)는 보다 효과적으로 보상하기 위해 하나 혹은 그 이상의 경로(101A, 101B, 101C)에 적용된 이득량을 적절하게 조정할 수 있다. 오프셋 제어기(106)는 증폭기(116)에 각각 적용된 보정 전압량을 조절하기 위해 출력 모니터(108)가 제공한 출력 신호의 DC 오프셋에 관한 정보를 사용한다.
적응 제어와 상기에서 묘사한 피드백의 장점은 등화기(100)가 프로세스, 전압, 그리고 온도 변화(PVT)등과 같은 신호에 대한 등화기(100)의 응답 변화 효과에 응답할 수 있다는 것이다. 적응 응답에 의해 등화기(100)는 감쇠 변화 시에도 출력 신호에 일치하는 출력 특성을 발생할 수 있다. 본 실시예는 자동 적응 제어를 포함하지 않는 실시예도 응답시 변화된 조건 혹은 검출된 변화에 응답하여 수동적으로 조절할 수 있다.
등화기(100)의 특별한 실시예의 장점은 다른 통신 매체에 대한 적응성을 갖는 것이다. 예를 들어, 등화기(100)는 케이블에 연결되어 표피 효과나 유전 흡수에 기인한 감쇠를 보상하기 위해 설정 이득이 적절하게 된다. 만약 등화기(100)가 케이블의 적소에서 백 플레인 트레이스에 연결됐을 때, 경로(101A, 101B, 101C)의 이득은 등화기(100)로 하여금 백 플레인 트레이스의 상이한 감쇠 특성을 보상하기 위해 등화기(100)를 위한 제어기(102)를 이용하여 조정될 수 있다. 이것은 특정한 통신 매체에 대한 전달 함수의 역 연산을 제공하도록 등화 회로가 구성됨으로써 상이한 전송 특성을 갖는 통신 매체에서 효과적인 적용을 할 수 없었던 이전 보상 방법에 비해서 장점을 제공한다.
비록 등화기(100)의 특별한 실시예로서 상세하게 설명하였지만, 다수의 가능한 다른 실시예들이 있다. 예를 들면, 가능한 변형례는 다른 손실 특성을 보상하기 위해 경로(101A, 101B, 101C)에 상이한 또는 추가 수리 연산을 적용하는 것과, 경로의 수를 증가하는 것과, 자동 피드백 제어가 아니라 제어기(102,106)를 위해 수동 제어를 사용하는 것과, 하나의 단인 증폭기(116)를 사용하는 것과, 상기 설명에서 제안되어진 다른 변형례들을 포함할 수 있다. 일반적으로, 구성 요소는 적절하게 재배열 되거나, 변형 혹은 생략될 수 있고, 구성요소에 의해 수행된 기능들은 상이한 혹은 추가 구성 요소에 의해 분배되거나 적절하게 단일 구성요소내에 결합 가능하다. 따라서, 등화기(100)의 구현예는 상기의 변형례를 포함할 수 있는 것으로 이해할 수 있다.
도 2는 수리 연산기(S)(112)의 하나의 바람직한 일 실시예이다. 상기한 실시예에서, 연산기(S)(112)는 S(112)의 차동 입력 A으로서 제공된(상보 입력
Figure 112005008859212-pat00007
와 함께) 입력 신호에 2차 연산을 적용한다. 연산기(S)(112)는 저항(202), 트랜지스터(204), 캐패시터(206) 그리고 정전류원(208)을 포함한다. 트랜지스터(204)는 도 2에서 묘사한 금속 산화물 반도체 전계 효과 트랜지스터(MOSFETs)의 예를 포함한 어떤 적절한 트랜지스터를 포함할 수 있다. 상기 트랜지스터(202), 캐패시터(206), 그리고 정전류원(208)의 구성요소 값은 입력 신호의 주파수와 출력 신호의 상기 수준 간 원하는 속성 요소를 산출하도록 선택할 수 있다..
또한 S(112)는 공통 모드 전압 검출기(CMVD)(210)를 포함하고, CMVD(210)는 차동 출력 신호 Z의(상보 입력
Figure 112005008859212-pat00008
와 함께) 공통 모드 전압을 감시한다. CMVD(210)는 증폭기(212)에 연결되고 CMVD(210)의 출력과 참조 공통 전압(
Figure 112005008859212-pat00009
)(214)을 비교한다. 이와 관련하여, CMVD(210)와 증폭기(212)는
Figure 112005008859212-pat00010
(214)의 차동 출력 신호 Z의 공통 모드 전압을 유지한다. 이것은 그 밖에 달리 발생할 수 있는 출력 신호의 전압 드리프트를 막아준다.
동작에 있어서, S(112)는 입력 신호 A를 수신한다. 입력 신호 A에 대한 연산기S(112)의 응답은 캐패시터(206)의 주파수 종속 응답 때문에 주파수 종속된다. 저항(202)과 정전류원(208)은 캐패시터(206)가 입력 신호 A에 의해서 충전과 방전을 통제하는 비율을 조절한다. 따라서, S(112)는 입력 신호 A의 주파수에 비례하여 출력 신호 Z를 제공한다. CMVD(210)는 출력 신호 Z의 공통 모드 전압을 감시하고, 증폭기(212)는 필요에 따라 공통 모드 전압을 보정한다.
상기한 연산기S(112)는 바람직한 1차 수리 연산과 같이 오직 하나의 연산을 하는 예시중에 하나일 뿐이다. 다른 연산은 등화기(100)에서 사용될 수 있고, 다른 알맞은 구성요소는 상기에서 묘사한 이차 연산을 산출하기 위해 사용될 수 있다. 게다가, 다른 수리 연산은 주파수 제곱에 비례하는 출력 신호와 같은 고차의 응답을 산출할 수 있다. 각 변수는 본 명세서의 유효 범위 안에서 고려될 수 있다는 것을 이해할 수 있다.
도 3은 지연 발생기(114)의 하나의 실시예이다. 지연 발생기(114)는 차동 입력신호 A뒤에 위상이 지연된 차동 출력 신호 Z를 산출한다. 상기에서 묘사한 실시예에 있어서, 지연 발생기(114)는 트랜지스터(302), 캐패시터(304), 정전류원(306), CMVD(308), 그리고 증폭기(310)를 포함한다. 트랜지스터(302)는 예를 들어, 도3에서 묘사한 금속 산화물 반도체 전계 효과 트랜지스터(MOSFETs)를 포함하는 일부 적당한 트랜지스터 일 수 있다. 캐패시터(304)의 구성요소 값과 정전류원의 값(306)은 입력 신호 A와 출력 신호 Z사이에서 알맞은 위상차를 제공하기 위해 선택될 수 있다. 특정 일 실시예에 따르면, 지연 발생기(114)의 구성요소 값은 개개의 수리 연산을 적용하도록 S(112)가 요구하는 시간에 지연 발생기(114)의 위상 지연이 정합되게 선택된다.
동작에 있어서, 지연 발생기(114)는 캐패시터(304)의 충전 시간과 트랜지스터(302)의 응답 시간 때문에 입력신호 A보다 지연된 출력 신호 Z를 산출한다. CMVD(308)와 증폭기(312)는
Figure 112005008859212-pat00011
(312)에 출력 신호 Z의 공통 모드 전압을 유지하도록 결합해서 작동한다. 이것은 다른 방법으로 발생할 수 있는 출력 신호의 전압 드리프트를 막는데 도움을 준다.
지연 발생기(114)의 상기 묘사된 실시예는 입력 신호에 지연을 부여하기 위한 다수의 가능한 구성요소의 하나의 예일 뿐이다. 다른 실시예에서, 예를 들어, 가변 캐패시터(304) 혹은 가변 전류원(306)을 사용함으로써, 지연량을 조정할 수 있다. 다른 구성 요소는 알맞는 지연을 생성시킬 수 있을 것이고, 각종 묘사된 구성요소는 재배열되거나 생략될 수 있다. 각 변수는 본 명세서의 유효범위안에서 예측할 수 있다는 것을 알 수 있다.
도 4는 VGLA(110)의 하나의 실시예이다. 상기한 실시예에서, VGLA (110)는 저항(402), 트랜지스터(404), 정전류원(406), 가변 전류원(408), CMVD(410) 그리고 증폭기(412)를 포함한다. 트랜지스터(404)는 도 4에서 묘사한 금속 산화물 반도체 전계 효과 트랜지스터(MOSFETs)등을 포함하는 적절한 어느 하나의 트랜지스터일 수 있다. 상기의 저항(402)과 전류원(406)의 상기 구성요소 값은 VGLA(110)의 바람직한 증폭 범위를 만들기 위해 적절하게 선택될 수 있다. 가변 전류원(408)을 조절하여 전류 바이어스 트랜지스터(404)("k"라고 이름 붙여진)의 크기를 제어함으로써 VGLA(110)의 이득을 제어할 수 있다.
동작에 있어서, VGLA(110)는 입력 트랜지스터(404)("M1"그리고"M2"라고 이름 붙여진)에 적용된 입력 신호 이득을 적용한다. 이득량은 가변 전류원(408) 뿐만 아 니라 VGLA(110)의 다른 구성요소 값에 의해 제어된다. 또한, VGLA(110)는 등화기(100)의 동적 범위로부터 신호가 벗어나는 것을 방지하기 위해서 신호의 최대 수준을 제한한다. 증폭기(412)와 결합하여, CMVD(410)는 출력 신호 Z의 공통 모드 전압을 감시하고 ,
Figure 112005008859212-pat00012
(414)에서 출력 신호 Z의 공통 모드 전압을 유지한다.
상기한 실시예는 VGLA(110)의 많은 가능한 실시예중 오직 하나의 예이다. 다른 구성요소를 사용하여 원하는 가변 이득을 생성하며, 출력 신호의 최고 레벨을 제한하고, 그렇지 않으면 등화기(100)의 다른 입력 신호를 조절한다. 게다가, 각종 묘사된 구성요소는 재배열되거나 생략가능하다. 이러한 변형은 본 명세서의 범위안에서 예측할 수 있다는 것을 이해할 수 있다.
도 5는 가변 이득 증폭기(116)의 다단 실시예중 일 예를 도시한다. 이 실시예에서, 증폭기(116)는 증폭 단(502A,502B,...502n)("단502"라고 집합적으로 언급된)을 포함한다. 각각의 증폭기는 Z의 대응 입력 단자(504A, 504B,... 504n)(집합적으로 "입력 터미널 504"라고 언급된)에 인가된 신호에 가변 이득 g를 적용한다. 각 단(502)에 의해서 생성된 이득은 독립적으로 변할 수 있거나, 이와는 달리 모든 단에서 자동적으로 등화될 수 있다. 특정 일 실시예에 따르면, 이득은 대응 단(502)에 적용된 바이어스 전류(506A,506B,...506n)(집합적으로 "바이어스 전류 506"라고 언급된)를 조정함으로써 제어될 수 있다. 바이어스 전류(506)를 이용하는 제어 단(502)은 단(502)에서 대역폭을 현저하게 감소함이 없이 단(502)의 이득을 증가시킬 수 있다.
각 단(502)에서 상기 단의 각각에 입력 단자(504)에 적용된 신호에 DC 오프셋을 부여할 수 있다. 이렇게 부여된 DC 오프셋량은 특정 단(502)의 이득에 의존해서 변화될 수 있고, 일반적으로, 상이한 단(502)은 상이한 DC 오프셋(502)을 부여할 수 있다. 종래의 방법은 다단 증폭기(116) 전체에 의해 부여된 DC 오프셋을 고려하기 위해 제 1단(502A) 전에 보정 전압을 인가함으로써 DC 오프셋을 정정했었다. 그러나, 종래 방법은 한단 이상의 단(502)의 동적 범위 밖으로 신호가 이동할 수 있고. 특히 부여된 DC 오프셋량이 단(502)내에서 다양하게 변화할 때 더 그러하다. 게다가, 일부 정정되지 않은 DC오프셋이 각각의 후속단 내에서 증폭될 수 있어, 신호가 손상될 가능성이 있다.
따라서, 상기 실시예에서 보정 전압
Figure 112005008859212-pat00013
(508) (
Figure 112005008859212-pat00014
(508A),
Figure 112005008859212-pat00015
(508B)...
Figure 112005008859212-pat00016
(508n)를 집합적으로 언급한)은 각 단(502)의 입력 단자(504)에 적용된다. 이것은 초기가 동시 보정되지 않은 DC 오프셋이 신호의 품질을 심각하게 손상시키는 시점에 증폭될 수 있는 위험을 감소시키고, 신호가 한 단(502)의 동적 범위 밖으로 이동할 수 있는 위험도 감소시킨다. 보정 전압(508)량 특정 단(502)의 요구에 맞도록 고쳐질 수 있고, 그 결과 단(502)의 동적 범위 밖으로 이동하는 위험을 더 감소시킨다. 새로운 보정 전압(502)은 각각의 새로운 단(502)에 부가될 수 있다. 제1 단(502A)에 적용된 싱글 DC 오프셋의 경우와 같이, 각각의 새로운 단(502A)을 부가함으로써 단(502)의 동적 범위 밖으로 신호가 이동할 위험의 증가를 방지한다.
각 단(502)에 적용된 대부분의 보정 전압(508)은 다양한 방법으로 변화될 수 있다. 보정 전압(508)은 단(502)사이에서 균등하게 나뉘어 질 수 있고, 그 결과로 상기의 전체 정정은 증폭기(116)에 의하여 부여된 전체 DC 오프셋을 균등하게 한다. 이와 달리, 보정 전압(508)은 각 단위로 선택적으로 조절되어질 수 있다. 예를 들어, 보정 전압(508)량은 단의 이득이 변할때마다 조절될 수 있다. 상기 실시예에 따르면, 신속한 조절을 용이하게 하기 위해 오프셋 제어기(106)와 적용형 제어기(102)는 서로 통신하도록 사용할 수 있다. 보정 전압(508)은 오프셋 모니터(108)에서 수신받은 정보의 응답에 따라 자동적으로 적용될 수 있다. 이와는 달리, 보정 전압(508)은 수동적으로 적용될 수 있다. 다양한 구성요소의 부가, 삭제, 재배열을 포함하는 이 변형례 및 다른 많은 변형례는 본 명세서의 범위내에서 있음을 이해할 수 있다. 특별히, 묘사된 기술은 어떤 다단 가변 이득 증폭기에 적용될 수 있고, 등화기(100) 또는 유사 장치에서 사용된 증폭기에 제한되지는 않는다.
도 6은 제어기(102)를 사용하여 경로(101A, 101B, 101C)에 대한 이득 수준을 설정하는 방법의 하나를 설명하는 플로우 차트(600)이다. 스텝(602)에서 통신 매체의 전송 특성을 측정한다. 상기 측정은 표피 효과 계수, 유전 흡수 계수, 범위, 혹은 신호 감쇠와 관련된 다른 특성과 같은 통신 매체의 물리적 특성을 결정하기 위해 사용할 수 있다. 매체에 의한 1 차 주파수 의존 효과는 스텝(604)에서 결정된다. 이것은 매체에 전달된 신호의 주파수에 선형 비례하는 감쇠유형을 포함할 수 있다. 1차 효과에 기초하여, 제어기(102)는 스텝(606)에서 제1 차 효과를 적절하게 보상하는 경로(101B)상의 이득을 발생하도록 설정된다. 2 차 주파수 의존 효과는 단(608)에서 매체에서 수행된 측정으로 결정되고, 제어기(102)는 스텝(610)에서 경로(101C)상의 이득 보상을 발생하도록 설정된다.
1차 경로(101B)와 2차 경로(101C)상에 각각의 보상이 비변형된 경로(101A)에 충분하고 적절한 보상인지를 검증하기 위하여, 각 경로 간 증폭 비율을 스텝(612)에서 계산하다. 이 증폭 비율을 기초로 하여, 경로(101B, 101C)에 적용된 보상량이 비변형된 신호에 충분히 적절한가의 여부를 결정할 수 있다. 보상이 충분하지 않다면, 스텝(614)에서 경로의 이득/이득율을 향상시키기 위하여, 네가티브 데시벨 이득은 비변형된 경로(101A)에서 적용할 수 있다. 예를 들어, 특정한 경우에 감쇠 효과의 충분한 보상은 경로(101A)에서 1인 이득, 경로(101B)에서 10인 이득, 경로(101C)에서 50의 이득을 필요로 한다. 예를 들어, 경로(101C)상의 증폭기(116)가 최대 40의 이득을 갖는다면, 0.8이 경로(101A)에 적용될 수 있고, 경로(101B, 101C)에 각각 8, 40의 이득을 설정함으로써 경로간 상기 비율을 유지할 수 있다. 이득을 모두 설정하는 즉시 상기 방법은 끝이 난다.
도 7은 경로(101A, 101B, 101C)의 이득을 적합하게 조정하기 위한 방법의 하나를 설명하는 플로우 차트(700)이다. 등화기(100)는 출력 신호를 생성하기 위해 입력 신호 처리를 시작하고, 상기 적응 제어 방법을 시작한다. 출력 모니터(104)는 하나 이상의 경로(101A, 101B, 101C)이득이 조정될 필요가 있는지를 나타내는 신호의 불균형이 있는지를 결정하기 위해서 스텝(702)에서 출력 신호의 부호간 간섭을 감시한다. 만약, 스텝(704)의 결정에서 불균형이 검출된다면, 적응형 제어기(102)는 출력 모니터(104)가 제공한 정보에 기초하여 스텝(706)의 각 경로에 이득 조정을 결정한다. 적응형 제어기(102)는 스텝(708)에서 적합하게 각각의 경로(101A,101B,101C)의 이득을 조정한다. 결정 스텝(710)에서 제시한 바와 같이 신호가 계속해서 수신되는한 방법이 반복 될 수 있다.
도 6과 7에 도시된 방법은 등화기(100)내에 가변 이득 증폭기(116)의 적합한 이득을 설정하기 위한 방법의 하나의 예이다. 다른 실시예에서는, 상기한 스텝이 다른 적절한 명령으로 수행될 수 있고, 특정 스텝은 제외되거나 부가될 수 있다. 또한, 이득 설정을 하는 또 다른 방법이 사용될 수 있고, 특별히 상기에서 묘사한 등화기(100)의 다수의 실시예중 어느 하나와 일치하는 동작 방법이 포함된다.
도 8은 다단 증폭기(116)의 DC 오프셋을 정정하기 위해서 보정 전압을 적합하게 제어하는 방법의 일 실시예이다. 상기 방법은, 스텝(802)에서 모든 경로(101A, 101B, 101C)에 따라 각 단(502)에 대해서 보정 전압을 결정한다. 상기 결정은 특정 단(502)에 의해서 주어진 DC 오프셋의 알맞은 측정에 기초할 수 있다. 오프셋 제어기(106)는 스텝(804)에서 각 단에 보정 전압을 각각 적용한다.
등화기(100)가 동작하여 신호를 수신할 때, 오프셋 모니터(108)는 스텝(806)에서 전체 출력 신호의 DC 오프셋 뿐만아니라, 각각의 경로(101A, 101B, 101C)의 DC 오프셋도 감시한다. 예기치 못한 오프셋은 결정 스텝(808)에서 검출되고, 그 때 오프셋 제어기(106)는 스텝(810)에서 보정 전압에 대한 적합한 조정을 결정한다. 다음에 오프셋 제어기(106)는 스텝(812)에서 조정을 적용한다. 결정 스텝(814)에서 나타내는 바와 같이, 신호가 지속되는 한 스텝(806)부터 상기 방법이 되풀이 될 수 있다.
도 9는 다단 증폭기(116)에서 보정 전압을 조정하기 위한 방법을 보여준다. 상기 방법은 도 8의 묘사된 방법의 스텝(802,804)에 적용된것과 같이 각 단(502)의 보정 전압을 설정하기 위한 스텝(902)에서 시작한다. 하나의 보정 전압이 설정되고, 다단 증폭기(116)의 변화를 기초로 하여 조정될 수 있다. 하나 이상의 단(502)의 이득이 조정되면, 결정 스텝(904)에서 보여진 바와 같이, 오프셋 제어기(106)는 스텝(906)에서 각 단(502)에 대한 새로운 보정 전압을 결정할 수 있다. 그때, 오프셋 제어기(106)는 스텝(908)에서 새로운 보정 전압을 적용할 수있다.
또한 오프셋 제어기(106)는 다단 증폭기(116)에서의 단(502)의 부가에 응답하여 조정될 수 있다. 결정 스텝(910)에서 한 단이 부가되면, 그때 새로운 단(502)의 보정된 전압은 스텝(912)에서 결정된다. 오프셋 제어기(106)는 스텝(914)에서 새로운 단(502)에 상기의 보정 전압을 적용한다. 보정 전압은 각 단에 개별적으로 적용되기 때문에, 다른 단(502)과 연관된 보정 전압의 조정이 필요하지 않다.
도 8, 9에서 묘사한 동작 방법은 다단 증폭기(116)의 복수단에 보정 전압을 적용하기 위한 다수의 방법 중 하나의 예이다. 예를 들어, 다른 실시예에서는 모든 단(502)보다는 모든 다른 단(502)에 보정 전압을 적용하거나, 피드백을 사용하지 않고 수동적으로 오프셋을 제어하거나, 혹은 다른 유사한 변형례를 포함한다. 특히, 상기에서 묘사한 가변 이득 증폭기(116)의 일부의 실시예와 일치하는 동작 방법은 본 명세서의 범위내에 있음을 이해할 수 있다.
비록 본 발명은 몇개의 실시예로 기술되었지만, 변경, 변형, 변환, 수정된 실시예는 당업자 의해 제안될 수 있고, 그리고 본 발명은 첨부된 청구 범위내에 속하는 변경, 변형, 변환, 수정을 망라한다.
본 발명의 DC 오프셋을 보상하는 적응형 등화기에 의하면, 신호 전달에 사용된 특정 통신 경로와 무관한 신호의 출력 특성을 일정하게 유지하기 위해서, 등화기에 의해 적용된 보상량을 매체에 기인한 감쇠 수준에 근접하게 정합시킬수 있다.

Claims (22)

  1. 입력 신호의 감쇠를 보상하기 위한 방법으로서,
    입력 신호를 수신하는 단계와;
    상기 입력 신호의 제1 부분을 제1 경로상으로 전달하는 단계와;
    상기 입력 신호의 제2 부분을 제2 경로상으로 전달하는 단계와;
    상기 입력 신호의 제3 부분을 제3 경로상으로 전달하는 단계와;
    상기 입력 신호의 제1 부분에 제1 이득을 적용하는 단계와;
    상기 입력 신호의 제2 부분에 1차 수리 연산과 제2 이득을 적용하는 단계와;
    상기 입력 신호의 제3 부분에 2차 수리 연산과 제3 이득을 적용하는 단계와;
    상기 제1 부분, 상기 제2 부분 및 제3 부분을 출력 신호로 재결합하는 단계
    를 포함하는 입력 신호 감쇠 보상 방법.
  2. 제1항에 있어서,
    출력 신호의 출력 특성의 변화를 검출하도록 상기 출력 신호를 감시하는 단계와,
    상기 변화 검출에 응답하여 상기 입력 신호 부분들 중 적어도 일 부분에 적용된 이득을 조정하는 단계를 더 포함하는 것인 입력 신호 감쇠 보상 방법.
  3. 제2항에 있어서,
    상기 감시 단계는 상기 출력 신호의 부호간 간섭(inter-symbol interference)을 감시하는 단계를 포함하고;
    상기 이득 조정 단계는 상기 부호간 간섭에 기초하여 신호의 각 부분에 적용된 이득에 대한 조정을 결정하는 단계를 포함하는 것인 입력 신호 감쇠 보상 방법.
  4. 제1항에 있어서,
    통신 매체의 전송 특성을 측정하는 단계와,
    상기 제1 통신 매체의 측정에 기초하여 제1 이득, 제2 이득, 제3 이득을 설정하는 단계를 더 포함하는 것인 입력 신호 감쇠 보상 방법.
  5. 제4항에 있어서,
    상기 통신 매체는 제1통신 매체이고,
    제2 통신 매체에 대한 전송 특성을 측정하는 단계와,
    상기 제2 통신 매체의 측정에 기초하여 제1 이득, 제2 이득, 제3 이득을 설정하는 단계를 포함하는 것인 방법.
  6. 제1항에 있어서,
    제2 이득이 제1 이득과 비교하여 소정의 상대 이득을 제공하도록 제1 이득과 제2 이득 사이의 목표 비율을 결정하는 단계와,
    상기 제1 이득과 제2 이득 사이의 비율이 상기 목표 비율에 도달할 때까지 제1이득을 조정하는 단계
    를 더 포함하는 것인 입력 신호 감쇠 보상 방법.
  7. 제1항에 있어서, 가변 이득 제한 증폭기를 이용하며 상기 입력 신호를 조절하는 단계를 더 포함하는 것인 입력 신호 감쇠 보상 방법.
  8. 제1항에 있어서,
    상기 이득은 각각의 증폭기에 의해서 상기 신호의 각 부분에 적용되고, 상기 증폭기 각각의 이득은 상기 증폭기에 인가된 바이어스 전류에 의해서 제어되며,
    상기 방법은 하나 이상의 증폭기에 적용된 바이어스 전류를 조정하는 단계를 더 포함하는 것인 입력 신호 감쇠 보상 방법.
  9. 제1항에 있어서,
    상기 출력 신호를 증폭하는 단계와,
    다음 목적지에 상기 출력 신호를 전달하는 단계
    를 더 포함하는 것인 입력 신호 감쇠 보상 방법.
  10. 제1항에 있어서, 각각의 경로에서 상기 입력 신호 부분들 중 적어도 한 부분의 통신을 지연시키는 단계를 더 포함하는 것인 입력 신호 감쇠 보상 방법.
  11. 제1항에 있어서,
    상기 제1 차 수리 연산은 1차 도함수를 취하는 단계를 포함하고,
    상기 제2 차 수리 연산은 2차 도함수를 취하는 단계를 포함하는 것인 입력 신호 감쇠 보상 방법.
  12. 제1항에 있어서,
    상기 제1 이득은 제1 다단 증폭기에 의해 적용되고,
    상기 제2 이득은 제2 다단 증폭기에 의해 적용되고,
    상기 제3 이득은 제3 다단 증폭기에 의해 적용되며,
    상기 방법은 각각의 다단 증폭기에 의해서 주어지는 DC 오프셋을 정정하기 위해 각각의 다단 증폭기의 복수 단에 보정 전압을 적용하는 단계를 더 포함하는 것인 입력 신호 감쇠 보상 방법.
  13. A) 입력 신호를 수신 할 수 있는 입력부와;
    B) 복수의 신호 경로로서
    상기 입력 신호의 제1 부분을 수신할 수 있는 제1 경로와,
    상기 입력 신호의 제2 부분을 수신할 수 있는 제2 경로와,
    상기 입력 신호의 제3 부분을 수신할 수 있는 제3 경로를
    포함하는 복수의 신호 경로와;
    C) 상기 입력 신호의 제1 부분에 제1 이득을 적용할 수 있는 제1 증폭기와;
    D) 상기 입력 신호의 제2 부분의 제2 이득을 적용할 수 있는 제2 증폭기와;
    E) 상기 입력 신호의 제3 부분의 제3 이득을 인가할 수 있는 제3 증폭기와;
    F) 상기 신호의 제2 부분에 1차 수리 연산을 적용할 수 있는 1차 수리 연산기와;
    G) 상기 신호의 제3 부분에 2차 수리 연산을 적용할 수 있는 제2 수리 연산기와;
    H) 상기 신호의 제1, 2, 3 부분을 출력 신호에 재결합할 수 있는 믹서
    를 포함하는 입력 신호 감쇠 보상 장치.
  14. 제13항에 있어서,
    출력 특성의 변화에 대해 출력 신호를 감시할 수 있는 출력 모니터와,
    상기 출력 신호의 출력 특성변화 검출에 응답하여 적어도 하나의 이득을 조정할 수 있는 적응형 제어기
    를 더 포함하는 것인 입력 신호 감쇠 보상 장치.
  15. 제14항에 있어서,
    상기 출력 모니터는 상기 출력 신호의 부호간 간섭을 감시하고,
    상기 적응형 제어기는 출력 모니터에 의해 검출된 부호간 간섭을 기초로 해서 어떤 이득이 조정될지 결정할 수 있는 것인 입력 신호 감쇠 보상 장치.
  16. 제14항에 있어서,
    상기 증폭기 각각은 각 증폭기에 적용된 바이어스 전류에 의해 제어되고,
    상기 적응형 제어기는 상기 증폭기에 인가된 바이어스 전류를 조정할 수 있는 것인 입력 신호 감쇠 보상 장치.
  17. 제14항에 있어서, 적응형 제어기는,
    제2 이득이 제1 이득과 비교하여 소정의 상대 이득을 제공하도록 제1 이득과 제2 이득 사이에 목표 비율을 결정하고,
    제1 이득과 제2 이득 사이의 비율이 상기 목표 비율에 도달할 때까지 제1 이득을 조정하는 것인 입력 신호 감쇠 보상 장치.
  18. 제13항에 있어서, 상기 입력부는 상기 입력 신호를 조절할 수 있는 가변 이득 제한 증폭기를 포함하는 것인 입력 신호 감쇠 보상 장치.
  19. 제13항에 있어서,
    상기 출력 신호를 증폭하고,
    다음 목적지에 상기 출력 신호를 통신하도록 동작 가능한 드라이브 증폭기를 더 포함하는 것인 입력 신호 감쇠 보상 장치.
  20. 제13항에 있어서,
    상기 제1 차 수리 연산은 1차 도함수를 취하는 것을 포함하고,
    상기 제2 차 수리 연산은 2차 도함수를 취하는 것을 포함하는 것인 입력 신호 감쇠 보상 장치.
  21. 제13항에 있어서,
    상기의 제1 증폭기, 제2 증폭기, 제3 증폭기는 모두 다단 증폭기이고,
    상기 장치는 각각의 증폭기에 의해 주어지는 DC 오프셋을 보정하기 위해 각각 증폭기의 복수의 단에 보정 전압을 적용할 수 있는 오프셋 제어기를 더 포함하는 것인 입력 신호 감쇠 보상 장치.
  22. 입력 신호의 감쇠를 보상하기 위한 장치로서,
    입력 신호를 수신하여 조절하며 제1, 제2, 제3 신호 경로를 각각 이용하여 입력 신호의 제1 부분, 제2 부분, 제3 부분을 더 통신할 수 있는 가변 이득 제한 증폭기;
    입력 신호의 제1 부분에 제1 이득을 인가할 수 있는 제1 증폭기;
    입력 신호의 제2 부분에 제2 이득을 인가할 수 있는 제2 증폭기;
    입력 신호의 제3 부분에 제3 이득을 인가할 수 있는 제3 증폭기;
    제2 부분의 도함수를 취할 수 있는 1차 수리 연산기;
    제3 부분의 2차 도함수를 취할 수 있는 2차 수리 연산기;
    제1, 제2, 제3 부분을 출력 신호로 재결합할 수 있는 믹서;
    출력 신호에 부호간 간섭을 감시할 수 있는 출력 모니터;
    출력 모니터에 의해 검출된 부호간 간섭에 응답하여 하나 이상의 이득을 조정할 수 있도록 출력 모니터에 결합되고, 각각의 증폭기에 인가된 바이어스 전류를 조정하여 각 이득을 제어할 수 있는 적응 제어기; 그리고
    상기 출력 신호를 증폭하여 출력 신호를 다음 목적지로 통신할 수 있는 드라이브 증폭기
    를 포함하는 입력 신호 감쇠 보상 장치.
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