KR100733178B1 - 집적회로 - Google Patents

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군테르 슈미드
볼프강 스파이클
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Abstract

본 발명은, 비 단결정 반도체로부터 생산되고, 모두 동일한 타입이며 적어도 2개의 시간 이미터 신호 입력을 가지는 복수의 트랜지스터를 포함하는, 집적회로에 관한 것이다. 다양한 입력으로부터 공급되는 시간 이미터 신호 입력은 시간적으로 비중첩 신호들이다.

Description

집적회로{INTEGRATED CIRCUIT}
본 발명은 본질적으로 유기 반도체로부터 생산되는 집적 회로에 관한 것이다.
유기 반도체로부터 집적 회로를 제조하는 것은 알려져 있다. 그러나, 유기 반도체의 속성 때문에, CMOS 기술로부터 알려져 있는 집적회로의 모든 요소들을 유기 반도체로 제조한 회로로 변환하는 것은 가능하지 않다. 이 때문에, 복잡한 등가회로들을 사용한다. 그러나, 이 복잡한 등가 회로를 사용하게 되면 회로의 복잡도가 증가하고, 따라서 전파 시간 지연이 증가하는 단점이 있다. 게다가, 종종 CMOS 회로의 경우보다 2배 이상 높은 전원 전압을 요한다. 더욱이, 마지막 트랜지스터의 게이트를 충전시키는 최초의 부하 트랜지스터의 작은 전류에 의하여 그 속도가 제한된다. 마지막으로, 정적 전력 소비도 관찰되며, 잡음 감도가 증가한다.
이 때문에, 단순한 구조를 가진 유기 반도체로 제조한 집적회로를 제공하는 것이 본 발명의 목적이다.
이러한 목적은, 청구항 제 1 항에서 상술하는 특징을 가진 집적회로에 의해 달성된다. 바람직한 실시예들은 독립항에 포함된다.
본질적으로, 본 발명은,
- 모두 동일한 타입인 복수의 트랜지스터; 및
- 타이머 신호 또는 클럭 신호가 시간적으로 비중첩 (non-overlapping) 신호들인, 적어도 2개의 타이머 신호 입력부 또는 클럭 입력부를 포함하는 비 단결정 (non-monocrystalline) 반도체로부터 생산되는 집적회로를 제공한다.
단결정 반도체 (Si, GaAs, InP) 로 제조된 전자 장비의 경우, 전기적 기능성과 기판 기능이 불가분적으로 결합된다. 비 단결정 반도체들의 경우, 전기적 기능성은 캐리어 물질로부터 분리된다. 이는 비 단결정 반도체들이 임의의 원하는 캐리어에 사용될 수 있고, 여기에 전기적 기능성이 통합될 수 있다는 것을 의미한다.
비중첩 타이머 신호들은, 각 경우의 신호들 중 하나만이 특정 시점에서 펄스를 출력하도록 구성된다.
따라서, 상기 집적 회로는 소위 다중위상 로직에 의하여 동작한다.
바람직하게는, 상기 집적 회로는 전원 전압에서 급전하기 위한 적어도 하나의 전원 전압 콘텍트 및, 출력 신호에 요구되는 전압과 본질적으로 동일하게 급전되는 전원 전압의 크기인 출력 신호를 출력하기 위한 적어도 하나의 신호 출력부를 더 포함한다.
바람직하게는, 모든 트랜지스터는 p 채널 트랜지스터이다.
바람직하게는, 이 회로는 적어도 하나의 버퍼 저장 신호용 커패시터를 더 포함한다. 따라서, 상기 집적회로의 구성요소들이 동적 로직 회로 (dynamic logic circuit) 를 형성한다. 바람직하게는, 상기 커패시터는 집적회로의 내부신호를 순간적으로 저장하기 위한 신호 버퍼 저장장치로 이용된다. 바람직하게는, 저장 기간은 수 나노 초 내지 밀리 초이다. 바람직한 일 실시예에서는, 반도체들은 유기 반도체이다. 바람직하게는 유기 반도체는 분자 반도체이며, 더욱 바람직하게는, 프탈로사이아닌, 올리고 사이오펜, 펜타센이다.
대신에, 유기 반도체는 중합체 반도체일 수 있으며, 더욱 바람직하게는 폴리사이오펜이다.
제 3 실시예에서는, 반도체는 바람직하게는 표면 관능화 (surface-functionalized) 된 무기 (inorganic) 반도체이다. 이러한 반도체들은, 바람직하게는 예컨데, CdSe, Si, GaAs, ZnO, TiO2, 산화 루테늄 등과 같은 무기적 성질의 표면 관능화된 "나노입자"이다.
바람직하게는, 이 집적회로는 NOR 게이트를 형성한다.
일 실시예에서는, 집적회로가,
- 게이트 단자, 소스 단자, 및 드레인 단자를 각각 가지는 제 1 트랜지스터 내지 제 4 트랜지스터;
- 제 1 커패시터 및 제 2 커패시터;
- 저항;
- 제 1 타이머 신호 입력부 및 제 2 타이머 신호 입력부;
- 제 1 신호 입력 및 제 2 신호 입력부;
- 제 1 커패시터를 통해 제 1 타이머 신호 입력부에 신호 접속 (signal-connected) 되고 저항을 통해 전원 전압 단자에 신호 접속되는 제 1 트랜지스터의 게이트 단자;
- 전원 전압 단자에 신호 접속되는 제 1 트랜지스터의 소스 단자;
- 서로 신호 접속되는 제 1 트랜지스터의 드레인 단자, 제 3 트랜지스터의 소스 단자, 제 4 트랜지스터의 소스 단자 및 신호 출력부;
- 제 2 커패시터를 통해 접지되어 있는 제 1 트랜지스터의 드레인 단자;
- 제 3 트랜지스터의 게이트 단자에 신호 접속되는 제 1 신호 입력부;
- 제 4 트랜지스터의 게이트 단자에 신호 접속되는 제 2 신호 입력부;
- 서로 신호 접속되는, 제 3 트랜지스터의 드레인 단자, 제 4 트랜지스터의 드레인 단자 및 제 2 트랜지스터의 소스 단자;
- 제 2 타이머 신호 입력부에 신호 접속되는 제 2 트랜지스터의 게이트 단자; 및,
- 접지되는 제 2 트랜지스터의 드레인 단자를 포함한다.
그 밖의 특징들 (본 발명의 목적 및 이점) 은, 다음의 도면들을 참조하면 본 발명의 바람직한 실시예에 대한 발명의 상세한 설명으로부터 명백해질 것이다.
도 1은 본 발명의 제 1 바람직한 실시예에 따른 집적회로의 일부를 나타낸다.
도 2는 본 발명의 제 2 바람직한 실시예에 따른 집적회로의 일부를 나타낸다.
본질적으로 유기 반도체로부터 생산되는 본 발명의 2개의 바람직한 실시예는 상기 도면들을 참고하여 설명한다. 본 발명에 따라서 이용될 수 있는 그 밖의 반도체들은 아래의 발명의 상세한 설명에 따라서 설명한다.
도 1은 본 발명의 제 1 바람직한 실시예에 따른 집적회로의 일부를 나타낸다.
도 2는 본 발명의 제 2 바람직한 실시예에 따른 집적회로의 일부를 나타낸다.
본질적으로 유기 반도체로부터 생산되는 본 발명의 2개의 바람직한 실시예는 상기 도면들을 참고하여 설명한다. 본 발명에 따라서 이용될 수 있는 그 밖의 반도체들은 아래의 발명의 상세한 설명에 따라서 설명한다.
본 발명의 제 1 바람직한 실시예는 도 1을 참고하여 아래에서 자세히 설명한다. 먼저, 제 1 바람직한 실시예에 따른 회로의 구성을 도 1을 참고하여 설명한다.
도 1은 동적 로직에 기초한 NOR 게이트의 구현을 나타낸다. 4개의 p 채널 트랜지스터 (T1, T2, T3 및 T4) 가 도 1에 도시한 회로에 제공된다. 4개의 트랜지스터는 게이트 단자 (G1, G2, G3 및 G4), 소스 단자 (S1, S2, S3 및 S4), 및 드레인 단자 (D1, D2, D3 및 D4) 를 각각 가진다. 2 개의 커패시터 (C1, C2) 및 저항 (R1) 이 그 회로에 더 제공된다. 2 개의 비중첩 타이머 신호들이 2 개의 신호 입력부(Φ1, Φ2)를 통해 회로에 급전된다. 이 경우에서 비중첩 신호들은 신호들 중 어느 하나만이 특정한 시점에서 펄스를 갖는다고 이해되어야 한다. 특히, 이는 특정한 시점에서 각 타이머 신호 입력부에 신호 접속되는 회로 부분만이 클럭 신호를 수신한다는 것을 의미한다. 결과적으로, 2 개의 클럭 신호 또는 2 상 (two-phase) 의 로직이 존재한다.
또한, 그 회로는 2개의 신호 입력부(A,B), 신호 출력부(Q), 및 전원 전압 단자(V1)를 가진다.
제 1 트랜지스터 (T1) 의 게이트 단자 (G1) 는 제 1 커패시터 (C1) 를 통해 제 1 타이머 신호 입력부 (Φ1) 에 신호 접속되고 저항 (R1) 을 통해 전원 전압 단자 (V1) 에 신호 접속된다. 바람직하게는, 제 1 트랜지스터 (T1) 의 소스 단자 (S1) 는 직접적으로 전원 전압 단자 (V1) 에 신호 접속된다. 또한, 제 1 트랜지스터 (T1) 의 드레인 단자 (D1), 제 3 트랜지스터 (T3) 의 소스 단자 (S3), 제 4 트랜지스터 (T4) 의 소스 단자 (S4) 및 신호 출력부 (Q) 는 서로 신호 접속된다. 제 1 트랜지스터의 드레인 단자 (D1) 는 제 2 커패시터 (C2) 를 통하여 접지된다.
제 1 신호 입력부 (A) 는 제 3 트랜지스터 (T3) 의 게이트 단자 (G3) 에 신호 접속된다. 제 2 신호 입력부 (B) 는 제 4 트랜지스터 (T4) 의 게이트 단자 (G4) 에 신호 접속된다.
제 3 트랜지스터 (T3) 의 드레인 단자 (D3), 제 4 트랜지스터 (T4) 의 드레인 단자 (D4), 및 제 2 트랜지스터 (T2) 의 소스 단자 (S2) 는 서로 신호 접속된다.
제 2 트랜지스터 (T2) 의 게이트 단자 (G2) 는 제 2 타이머 신호 입력부 (Φ2) 에 신호 접속된다. 또한, 제 2 트랜지스터 (T2) 의 드레인 단자 (D2) 는 접지된다.
도 1에 나타낸 회로의 동작을 아래에서 설명한다.
제 1 타이머 신호 입력부 (Φ1) 에서의 펄스에 의하여, 제 1 트랜지스터 (T1) 가 턴온되고 그 결과 커패시터 (C2) 가 전원 전압 (VDD) 으로 미리 충전된다. 제 2 타이머 신호 입력부 (Φ2) 에서의 후속 펄스의 경우에는, 제 2 트랜지스터 (T2) 가 턴온된다. 하이 신호 또는 "1" 또는 전원 전압 (VDD) 이 제 1 신호 입력부 (A) 에 존재하는 경우, 제 3 트랜지스터 (T3) 가 턴온되고, 커패시터 (C2) 가 방전된다. 그 때, 신호 출력부에 존재하는 출력 신호 (Q) 는 결과적으로 "로우" 또는 "0" 또는 접지전압 (VSS) 에 상응하는 전압이다.
하이 신호 또는 전원 전압 (VDD) 이 제 2 신호 입력부(B) 에 존재하는 경우에는 제 4 트랜지스터 (T4) 가 턴온되고, 커패시터 (C2) 가 마찬가지로 방전된다. 그 결과, 신호 출력부 (Q) 에 존재하는 출력 신호는 마찬가지로 "0" 또는 "로우" 이다. 또한, 하이 신호가 제 1 신호 입력부 및 제 2 신호 입력부에 모두 존재하는 경우에도 위와 마찬가지이다.
커패시터 (C2) 가 방전되지 않고 신호 출력부 (Q) 에 존재하는 신호가 VDD 또는 "1" 과 동일할 경우는, 제 1 신호 입력과 제 2 신호 입력 모두가 로우 신호 또는 "0" 인 경우뿐이다. 결과적으로, 다중위상 로직의 도움으로, 도 1에 나타낸 회로에 의해 동적 회로 로직을 가진 NOR 게이트가 형성된다.
본 발명의 제 2 바람직한 실시예는 아래의 도 2를 참조하여 설명한다.
도 2에 나타낸 회로는 6개의 p 채널 반도체들 (T4 내지 T9) 및 4개의 커패시터들 (C3 내지 C6) 을 포함한다. 또한, 2 개의 타이머 신호 입력부들 (Φ1 및 Φ2), 신호 입력부 (IN) 및 신호 출력부 (OUT) 가 제공된다.
본 발명의 제 2 실시예에 따른 회로의 구조는 도 2를 참조하여 아래에서 상세히 설명한다.
제 1 신호 입력부 (Φ1) 는 트랜지스터 (T4) 의 게이트 단자 (G4) 및 트랜지스터 (T5) 의 게이트 단자 (G5) 에 신호 접속되어 있다. 또한, 트랜지스터 (T4) 의 소스 단자 (S4) 는 전원 전압 (VDD) 에 연결되어 있다. 트랜지스터 (T4) 의 드레인 단자 (D4) 는 중간 신호 출력부 (Z) 및 트랜지스터 (T6) 의 소스 단자 (S6) 에 신호 접속되어 있다.
트랜지스터 (T5) 의 소스 단자 (S5) 는 신호 입력부 (IN) 에 신호 접속되어 있으며, 트랜지스터 (T5) 의 드레인 단자 (D5) 는 트랜지스터 (T6) 의 게이트 단자 (G6) 및 커패시터 (C3) 에 신호 접속되어 있다. 커패시터 (C3) 의 제 2 단자는 접지되어 있다. 트랜지스터 (T6) 의 드레인 단자 (D6) 는 마찬가지로 접지되어 있다.
제 2 타이머 신호 입력부 (Φ2) 은 트랜지스터 (T7) 의 게이트 단자 (G7) 및 트랜지스터 (T8) 의 게이트 단자 (G8) 에 신호 접속되어 있다. 트랜지스터 (T7)의 소스 단자 (S7) 는 전원 전압 (VDD) 에 신호 접속되어 있다. 트랜지스터 (T7) 의 드레인 단자 (D7) 는 신호 출력부 (OUT), 트랜지스터 (T9) 의 소스 단자 (S9) 및 커패시터 (C6) 와 신호 접속되어 있다. 커패시터 (C6) 의 제 2 단자는 접지되어 있다. 트랜지스터 (T8) 의 소스 단자 (S8) 는 중간 신호 출력부 (Z) 및 커패시터 (C4) 에 신호 접속되어 있다. 커패시터 (C4) 의 제 2 단자는 접지된다. 트랜지스터 (T8) 의 드레인 단자 (D8) 는 트랜지스터 (T9) 의 드레인 단자 (D9) 및 커패시터 (C5) 에 신호 접속된다. 커패시터 (C5) 의 제 2 단자는 접지된다. 트랜지스터 (T9) 의 드레인 단자 (D9) 는 마찬가지로 접지된다.
아래에서는, 위에서 설명한 회로의 동작에 대하여 설명한다.
제 1 타이머 신호 입력부 (Φ1) 에 존재하는 펄스는 트랜지스터들 (T4 및 T5) 을 턴온시킨다. 그 결과, 신호 입력부 (IN) 에 존재하는 입력 신호들은 트랜지스터 (T6) 의 게이트 단자 (G6) 에 존재한다. 트랜지스터 (T6) 는 입력 신호에 따라 턴온되거나 턴오프된다. 입력 신호가 하이 신호 또는 "1" 일 경우, 트랜지스터 (T6) 가 턴온되고, 로우 신호 또는 "0" 이 중간 신호 출력부 (Z) 에 존재한다. 반대로, 입력 신호가 로우 신호일 경우, 트랜지스터 (T6) 는 오프 상태에 머무르게 되며 하이 신호가 중간 신호 출력부에 존재한다. 결과적으로 입력 신호의 역이 중간 신호 출력부 (A1) 에 항상 존재한다.
커패시터 (C4) 는 중간 신호 출력부 (Z) 에 존재하는 신호에 의하여 충전된다. 그 결과, 중간 신호 출력부 (Z) 에 존재하는 신호는 짧은 시간동안 커패시터에 의해 저장될 수 있다. 펄스가 제 2 타이머 신호 입력부 (Φ2) 에 존재하는 경우에는 트랜지스터들 (T7 및 T8) 이 턴온된다. 트랜지스터 (T9) 는 중간 신호 출력부 (Z) 에 존재하는 중간 신호에 의하여 턴온되거나 턴오프된다. 중간 신호 출력부 (Z) 에 하이 신호가 존재하는 경우에는, 트랜지스터 (T9) 가 턴온되고 신호 출력부 (OUT) 에 존재하는 출력 신호는 로우 또는 "0" 이 된다. 반대로 중간 신호 출력부 (A1) 에 로우 신호가 존재하는 경우에는 트랜지스터 (T9) 는 오프 상태를 유지하며 하이 신호 또는 "1" 이 신호 출력부 (OUT) 에 존재한다. 그 결과, 신호 출력부 (OUT) 에 존재하는 출력 신호는 중간 출력 신호의 역이거나 또는 순환 또는 위상의 시작에서 신호 입력부 (IN) 에 인가된 입력 신호와 동일하게 된다. 그 결과, 도 2에 나타낸 회로에 의하여 위상 천이기(phase shifter)가 구현될 수 있다.
도시된 회로에서 사용한 커패시터들은 짧은 기간 동안 신호를 저장할 수 있다. 따라서, 다중위상 동작을 하는 동적 로직 회로가 형성된다.
본 발명에 따른 집적회로, 바람직하게는 유기 반도체로 제조되는 집적회로의 도움으로, 한 종류의 트랜지스터만을 가지는 회로를 간단히 구현할 수 있다. 특히, 단지 p 채널 트랜지스터들만을 가지면서, 낮은 복잡도 및 전원 전압으로 만들어지는 더 낮은 요구사항을 가지는 회로들을 구현하는 것이 가능하다. 바람직하게는, 상보적 로직에서는 n 채널 트랜지스터일 것인 트랜지스터들도, 용량적으로 결합된, 바람직하게는 게이트 전압이 용량적으로 결합된 p 채널 트랜지스터에 의해 대체될 수 있다. 그 결과, 동적 다중위상 로직이 원하는 대로 구현된다.
본 발명에 따른 회로 배치에서, 전원 전압의 크기는 단지, 출력 신호에 요구되는 게이트-소스 전압, 또는 출력 신호에 요구되는 게이트-소스 전압의 크기에 의해 제한된다.
바람직하게는, 저분자량을 가지는 유기 반도체들 또는 중합체 반도체들이 사용된다. 특히 본 발명의 바람직한 실시예에서 사용된 유기 반도체들은, 2002년 12월에 H. Klauk, M. Halik, U. Zschieschang, G. Schmid, W. Radlik, R. Brederlow, S. Briole, C. Pacha, R. Thewes 및 W. Weber의 2002년 국제 전자 장비 회의 기술 개요, 557 내지 560 페이지의 간행물 "중합체 게이트 유전체의 펜타센 TFT 및 플렉시블 기판상의 회로"에서 설명되며, 여기서는, 사용되는 반도체들과 관련하여, 그 모든 내용의 범위까지 개시한 것으로서 간주한다. 하나의 바람직한 중합체적인 성질의 유기 반도체 중 하나를 예로 들면 폴리사이오펜이 있다. 더욱 바람직한 중합체로는, 리지오레귤라 폴리 3-알킬사이오펜, 바람직한 알킬기들 (헥실, 옥틸), 폴리바이닐사이오펜, 폴리피롤, 및 그 유도체들이 있다.
바람직한 저분자량 유기 반도체들로는 예컨데, 프탈로사이아닌, 안트라센, 테트라센, 펜타센, 올리고사이오펜 (치환되거나 치환되지 않은), 예를 들어, α,ω 비스데사일섹시오사이오펜, 나프탈렌테트라카르복실릭 다이안하이드라이드, 나프탈렌테트라카르복실릭 다이이미드 및 그 유도체들이 있다.
본 출원에서는, 유기 금속 반도체도 유기 반도체인 것으로 이해한다. 바람직한 유기 금속 반도체로서는 구리-프탈로사이아닌, 퍼플루오로-구리-프탈로사이아 닌, 금속 포르피린 유도체들, (C6H5C2H4NH3)2SnI4, 마그누스 소금 [Pt(NH3)4][PtCl4]의 유도체들 예컨대 [Pt(NH2democ)4][PtCl4]가 있다. 특히 본 발명의 바람직한 실시예에서 사용되는 유기 금속 반도체들은 2003년 1월 16일의 어드벤스트 머티리얼 15호, 제 2권의 125 내지 129 페이지의 "(핫-)워터프루프 ((hot-)waterproof), 반도체의, 백금 기반 사슬 구조: 공정, 생성물 및 속성" 및 1999년 10월 29일의 사이언스 제 286권의 945 내지 947 페이지의 "박막 전계 효과 트랜지스터에서의 유기-무기 하이브리드 재료들" 이라는 간행물에서 설명되며, 여기서는, 그 반도체들과 관련하여, 그 모든 내용의 범위까지 개시한 것으로서 간주한다.
본 출원에서 더욱 바람직한 반도체들은 예컨데, 나노 CdSe 또는 나노 Si 와 같이 광학적으로 표면 관능화되는 비 단결정반도체이다.
본 발명에서는, 비 단결정 반도체들, 특히 바람직하게는, 유기 반도체들을 사용한다. 이 경우,전기적 기능성과 캐리어 물질 사이를 분리하는 것이 중요하다. 단결정 반도체의 경우에는 이와 대조적으로, 캐리어 물질 및 전기적 기능성이 불가분적으로 연결되어 있다. 바람직하게는 사용되는 반도체들은 원칙적으로 어떠한 기판 상에서도 (플라스틱 필름, 종이 등) 장착될 수 있다. 따라서, 기판, 생산 기술 및 유용성의 선택으로 새롭게 획득한 유연성은 새로운 이점들을 제공할 수 있다.
도면의 주요부분에 대한 기호의 설명
Φ1 제 1 타이머 신호 입력부
Φ2 제 2 타이머 신호 입력부
A 제 1 신호 입력부
B 제 2 신호 입력부
C1 내지 C6 커패시터
D1 내지 D6 드레인 단자
G1 내지 G6 게이트 단자
IN 신호 입력부
OUT 신호 출력부
Q 신호 출력부
S1 내지 S9 소스 단자
T1 내지 T9 트랜지스터
Z 중간 신호 출력부

Claims (11)

  1. 비 단결정 반도체들로부터 생산되는 집적회로에 있어서,
    모두 동일한 타입인 복수의 트랜지스터와,
    적어도 2개의 타이머 신호 입력부 -각 타이머 신호 입력부로 공급된 타이머 신호는 시간적으로 비중첩 (non-overlapping) 신호임- 를 포함하되,
    상기 복수의 트랜지스터는 다중위상 로직에 접속되고, 상기 다중위상 로직에서, 상기 제 1 타이머 신호 입력부에 의해 지시된 제 1 상태에서는 용량이 전원 전압으로 충전되고, 제 2 타이머 신호 입력부에 의해 제어된 제 2 상태에서는 상기 용량이 상기 집적 회로의 입력들의 논리 연산의 결과와 관련하여 방전되는
    집적회로.
  2. 삭제
  3. 제 1항에 있어서,
    모든 트랜지스터는 p 채널 트랜지스터인 집적회로.
  4. 삭제
  5. 제 1항에 있어서,
    상기 반도체는 유기 반도체인 집적회로.
  6. 제 5항에 있어서,
    상기 유기 반도체는 분자 반도체인 집적회로.
  7. 제 5항에 있어서,
    상기 유기 반도체는 중합체 반도체인 집적회로.
  8. 제 1항에 있어서,
    비 단결정 반도체는 바람직하게는 표면관능화된 무기 반도체인 집적회로.
  9. 제 8항에 있어서,
    상기 반도체는 무기적 성질의 표면관능화된 나노입자들인 집적회로.
  10. 삭제
  11. 제 1항에 있어서,
    게이트 단자 (G1 내지 G4), 소스 단자 (S1 내지 S4), 및 드레인 단자 (D1 내지 D4) 를 각각 가지는 제 1 트랜지스터 내지 제 4 트랜지스터 (T1 내지 T4)와,
    제 1 커패시터 및 제 2 커패시터 (C1, C2)와,
    저항 (R1)과,
    제 1 타이머 신호 입력 및 제 2 타이머 신호 입력부 (Φ1, Φ2)와,
    제 1 신호 입력 및 제 2 신호 입력부 (A, B)와,
    제 1 커패시터 (C1) 를 통하여 제 1 타이머 신호 입력 (Φ1) 에 신호 접속되고 저항 (R1) 을 통하여 전원 전압 단자 (V1) 에 신호 접속되는 제 1 트랜지스터 (T1) 의 게이트 단자 (G1)와,
    전원 전압 단자 (V1) 에 신호 접속되는 제 1 트랜지스터 (T1) 의 소스 단자 (S1)와,
    서로 신호 접속되는 제 1 트랜지스터 (T1) 의 드레인 단자 (D1), 제 3 트랜지스터 (T3) 의 소스 단자 (S3), 제 4 트랜지스터 (T4) 의 소스 단자 (S4) 및 신호 출력부 (Q)와,
    제 2 커패시터 (C2) 를 통하여 접지되어 있는 제 1 트랜지스터 (T1) 의 드레인 단자 (D1)와,
    제 3 트랜지스터 (T3) 의 게이트 단자 (G3) 에 신호 접속되는 제 1 신호 입력부 (A)와,
    제 4 트랜지스터 (T4) 의 게이트 단자 (G4) 에 신호 접속되는 제 2 신호 입력부 (B)와,
    서로 신호 접속되는, 제 3 트랜지스터 (T3) 의 드레인 단자 (D3), 제 4 트랜지스터 (T4) 의 드레인 단자 (D4) 및 제 2 트랜지스터 (T2) 의 소스 단자 (S2)와,
    제 2 타이머 신호 입력부 (Φ2) 에 신호 접속되는 제 2 트랜지스터 (T2) 의 게이트 단자 (G2)와,
    접지되는 제 2 트랜지스터 (T2) 의 드레인 단자 (D2) 를 포함하는 집적회로.
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