KR100721622B1 - Transistor and manufacturing method thereof - Google Patents

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KR100721622B1 KR1020050126711A KR20050126711A KR100721622B1 KR 100721622 B1 KR100721622 B1 KR 100721622B1 KR 1020050126711 A KR1020050126711 A KR 1020050126711A KR 20050126711 A KR20050126711 A KR 20050126711A KR 100721622 B1 KR100721622 B1 KR 100721622B1
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Abstract

본 발명은 트랜지스터 및 그 제조방법에 관한 것으로, 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트를 이온 주입 마스크로 상기 반도체 기판 내에 제1 소스/드레인 형성용 이온을 주입하여 소정 깊이를 가지는 소스/드레인 영역을 형성하는 단계; 상기 소스/드레인 영역의 최상부에 LDD 형성용 이온을 카운터 주입하여 LDD 영역을 형성하는 단계; 상기 LDD 영역이 형성된 결과물의 게이트 측벽에 게이트 스페이서를 형성하는 단계; 및 상기 게이트 스페이서를 이온 주입 마스크로 상기 LDD 영역 내에 제2 소스/드레인 형성용 이온을 주입하는 단계; 포함하는 트랜지스터 제조방법을 제공한다The present invention relates to a transistor and a method of manufacturing the same, comprising: forming a gate on a semiconductor substrate; Implanting ions for forming first source / drain into the semiconductor substrate using the gate as an ion implantation mask to form source / drain regions having a predetermined depth; Counter-injecting LDD-forming ions into the top of the source / drain region to form an LDD region; Forming a gate spacer on a gate sidewall of the resultant product in which the LDD region is formed; Implanting ions for forming a second source / drain into the LDD region using the gate spacer as an ion implantation mask; It provides a transistor manufacturing method comprising

소스/드레인, LDD, 트랜지스터 Source / Drain, LDD, Transistor

Description

트랜지스터 및 그 제조 방법{Transistor and manufacturing method thereof}Transistor and manufacturing method thereof

도 1은 종래 트랜지스터 제조 방법에 의해 제조된 LDD 구조를 갖는 트랜지스터의 구조를 나타낸 단면도이다.1 is a cross-sectional view showing the structure of a transistor having an LDD structure manufactured by a conventional transistor manufacturing method.

도 2는 본 발명의 일 실시예에 따른 트랜지스터의 구조를 나타낸 단면도이다.2 is a cross-sectional view illustrating a structure of a transistor according to an embodiment of the present invention.

도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 트랜지스터를 제조하기 위한 방법을 순차적으로 나타낸 공정 단면도이다.3A to 3D are cross-sectional views sequentially illustrating a method for manufacturing a transistor according to a first embodiment of the present invention.

도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 트랜지스터를 제조하기 위한 방법을 순차적으로 나타낸 공정 단면도이다.4A through 4C are cross-sectional views sequentially illustrating a method for manufacturing a transistor according to a second embodiment of the present invention.

- 도면의 주요부분에 대한 부호의 설명 -   -Explanation of symbols for the main parts of the drawings-

100 : 반도체 기판 120 : 게이트100 semiconductor substrate 120 gate

130 : LDD 영역 140 : 게이트 스페이서130: LDD region 140: gate spacer

150 : 소스/드레인 영역150: source / drain area

본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 핫 캐리어 효과로 인한 소자의 특성 열화를 최소화할 수 있는 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a transistor and a method of manufacturing the same, and more particularly, to a transistor and a method of manufacturing the same that can minimize the deterioration of the characteristics of the device due to the hot carrier effect.

현재 반도체 소자의 고집적화로 인하여 소자의 디자인 룰(design rule)이 감소됨에 따라, 트랜지스터의 크기가 감소되어 트랜지스터의 채널 길이 또한 짧아지고 있다. 채널 길이가 짧아지게 되면, 트랜지스터의 소스/드레인 영역에 형성되는 강한 전계로 인하여 핫 캐리어 효과(hot carrier effect)가 발생하며, 이는 소자의 특성을 열화시키는 문제가 있다.As the design rule of the device is reduced due to the high integration of semiconductor devices, the transistor size is reduced and the channel length of the transistor is also shortened. If the channel length is shortened, a hot carrier effect occurs due to a strong electric field formed in the source / drain regions of the transistor, which causes a problem of deteriorating device characteristics.

따라서, 이를 해결하기 위한 방안으로 최근에는 LDD(Lightly Doped Drain) 구조를 가지는 트랜지스터에 대한 연구가 집중되고 있다.Therefore, recently, researches on transistors having a lightly doped drain (LDD) structure have been focused.

도 1은 종래 트랜지스터 제조 방법에 의해 제조된 LDD 구조를 가지는 트랜지스터의 구조를 나타낸 단면도이다.1 is a cross-sectional view illustrating a structure of a transistor having an LDD structure manufactured by a conventional transistor manufacturing method.

도 1에 도시한 바와 같이, 종래의 LDD 구조를 가지는 트랜지스터는 반도체 기판(100)과, 상기 반도체 기판(100) 위에 형성되어 있으며, 게이트 산화막(121) 및 게이트 도전막(122)이 순차 적층되어 이루어진 게이트(120)와, 상기 게이트(120)의 측벽에 형성되어 있는 게이트 스페이서(140)와, 상기 게이트의(120)의 양측 하부 즉, 게이트 스페이서(140)의 하부에 위치하는 기판(100) 내에 형성되어 있는 LDD 영역(130) 및 상기 게이트(120)와 인접하지 않는 LDD 영역(130) 일측에 확 장되어 형성되어 있는 소스/드레인 영역(156)을 포함한다.As shown in FIG. 1, a transistor having a conventional LDD structure is formed on a semiconductor substrate 100 and the semiconductor substrate 100, and the gate oxide film 121 and the gate conductive film 122 are sequentially stacked. A gate 120, a gate spacer 140 formed on sidewalls of the gate 120, and a substrate 100 positioned below both sides of the gate 120, that is, under the gate spacer 140. LDD region 130 formed therein and a source / drain region 156 formed on one side of the LDD region 130 which is not adjacent to the gate 120.

이에 따라, 종래 트랜지스터 제조 방법에 의해 제조된 LDD 영역을 가지는 트랜지스터는 게이트와 소스/드레인 영역 사이에서 이보다 낮은 농도로 이루어진 LDD 영역을 가짐으로써, 소스/드레인 영역 중 특히 드레인 영역에 걸리는 강한 전계를 LDD 영역으로 분산시킬 수 있어 핫 캐리어 효과에 의한 소자의 특성 열화를 방지하는 이점이 있다.Accordingly, the transistor having the LDD region manufactured by the conventional transistor manufacturing method has an LDD region having a lower concentration between the gate and the source / drain region, thereby providing a strong electric field applied to the drain region, particularly the drain region. Since it can be dispersed in a region, there is an advantage of preventing the deterioration of characteristics of the device due to the hot carrier effect.

그러나, 상기와 같이, 게이트와 소스/드레인 영역 사이에 이보다 낮은 농도로 이루어진 LDD 영역이 위치하게 되면, 최근 반도체 소자의 고집적화로 인하여 소자의 디자인 룰이 감소됨에 따라, 트랜지스터의 크기 또한 감소하므로, 핫 캐리어의 충돌 이온화(impact ionization)에 의해 형성된 파생 핫 캐리어의 많은 양이 LDD 영역과 인접한 게이트의 단부로 끌려가기 때문에, 누설 전류가 증가하는 문제가 있다.However, as described above, when the LDD region having a lower concentration is located between the gate and the source / drain regions, the size of the transistor decreases as the design rule of the device decreases due to the recent high integration of the semiconductor device. Since a large amount of the derived hot carrier formed by the impact ionization of the carrier is attracted to the end of the gate adjacent to the LDD region, there is a problem that the leakage current increases.

따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 고집적화에 따른 트랜지스터에 있어서, 소스/드레인 영역에 형성되는 강한 전계로부터 소자의 열화를 방지하는 동시에 핫 캐리어의 누설을 최소화할 수 있는 LDD 영역을 가지는 트랜지스터를 제공하는 데 있다.Accordingly, an object of the present invention is to solve the above problems, in the transistor according to the high integration, LDD region that can prevent the deterioration of the device from the strong electric field formed in the source / drain region and at the same time minimize the leakage of hot carrier To provide a transistor having a.

또한, 본 발명의 다른 목적은 상기한 트랜지스터의 제조 방법을 제공하는 데 있다.Another object of the present invention is to provide a method for manufacturing the above-described transistor.

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상기한 목적을 달성하기 위해 본 발명은, 반도체 기판 상에 게이트를 형성하는 단계와, 상기 게이트를 이온 주입 마스크로 상기 반도체 기판 내에 제1 소스/드레인 형성용 이온을 주입하여 소정 깊이를 가지는 소스/드레인 영역을 형성하는 단계와, 상기 소스/드레인 영역의 최상부에 LDD 형성용 이온을 카운터 주입하여 LDD 영역을 형성하는 단계와, 상기 LDD 영역이 형성된 결과물의 게이트 측벽에 게이트 스페이서를 형성하는 단계 및 상기 게이트 스페이서를 이온 주입 마스크로 상기 LDD 영역 내에 제2 소스/드레인 형성용 이온을 주입하는 단계 포함하는 트랜지스터 제조방법을 제공한다.In order to achieve the above object, the present invention provides a method of forming a gate on a semiconductor substrate, and implanting ions for forming a first source / drain into the semiconductor substrate using the gate as an ion implantation mask. Forming a drain region, counter implanting LDD forming ions on top of the source / drain region to form an LDD region, forming a gate spacer on a gate sidewall of the resultant LDD region; and And implanting ions for forming a second source / drain into the LDD region using a gate spacer as an ion implantation mask.

또한, 상기 본 발명의 트랜지스터에 있어서, 상기 LDD 영역은, LDD 형성용 이온을 1KeV 내지 50KeV의 이온주입 에너지로 1E15 내지 1E20의 도즈량 주입하여 형성하는 것이 바람직하다.In the transistor of the present invention, the LDD region is preferably formed by implanting ions for LDD formation with a dose of 1E15 to 1E20 at an ion implantation energy of 1 KeV to 50 KeV.

또한, 상기 소소/드레인 형성용 이온은, 상기 LDD 형성용 이온 보다 높은 에너지로 주입하는 것이 바람직하다. In addition, the source / drain forming ion is preferably injected at a higher energy than the LDD forming ion.

또한, 상기한 다른 목적을 달성하기 위한 또 다른 본 발명은 반도체 기판 상에 게이트를 형성하는 단계와, 상기 게이트를 이온 주입 마스크로 상기 반도체 기판 내에 제1 소스/드레인 형성용 이온을 주입하여 소정 깊이를 가지는 소스/드레인 영역을 형성하는 단계와, 상기 소스/드레인 영역이 형성된 결과물의 게이트 측벽에 게이트 스페이서를 형성하는 단계 및 상기 게이트 스페이서의 하부에 위치하는 소스/드레인 영역 내에 LDD 형성용 이온을 상기 기판 표면에 대해 소정의 경사각을 가지고 카운터 주입하여 LDD 영역을 형성하는 단계를 포함하는 트랜지스터 제조방법을 제공한다.In still another aspect of the present invention, there is provided a method of forming a gate on a semiconductor substrate, and implanting ions for forming a first source / drain into the semiconductor substrate by using the gate as an ion implantation mask. Forming a source / drain region having a structure; forming a gate spacer on a sidewall of a gate of the resultant source / drain region; and forming ions for forming an LDD in a source / drain region under the gate spacer; It provides a transistor manufacturing method comprising the step of counter-injection having a predetermined inclination angle with respect to the substrate surface to form an LDD region.

또한, 상기 본 발명의 트랜지스터에 있어서, 상기 LDD 영역을 형성하는 단계 이후에 상기 게이트 스페이서를 이온 주입 마스크로 상기 반도체 기판 내에 제2 소 스/드레인 형성용 이온을 주입하는 단계를 더 포함하는 것이 바람직하다.In the transistor of the present invention, after the forming of the LDD region, the method may further include implanting ions for forming a second source / drain into the semiconductor substrate using the gate spacer as an ion implantation mask. Do.

또한, 상기 LDD 영역을 형성하기 위한 이온 주입 시, 상기 기판의 표면에 대하여 10°내지 45°의 경사각을 가지고 동서남북 사방에서 돌아가면서 경사 주입하는 것이 바람직하다.In addition, during the ion implantation to form the LDD region, it is preferable to inject inclined from the north, west, north and south directions with an inclination angle of 10 ° to 45 ° with respect to the surface of the substrate.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

이제, 본 발명의 일 실시예에 따른 트랜지스터 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a transistor and a manufacturing method thereof according to an embodiment of the present invention will be described in detail with reference to the drawings.

먼저, 도 2를 참고로 하여 본 발명의 일 실시예에 따른 트랜지스터의 구조를 설명한다.First, the structure of a transistor according to an embodiment of the present invention will be described with reference to FIG. 2.

도 2는 본 발명의 실시예에 따른 트랜지스터의 구조를 나타낸 단면도이다.2 is a cross-sectional view illustrating a structure of a transistor according to an embodiment of the present invention.

도 2에 도시한 바와 같이, 소자분리막(110)에 의해 활성 영역과 소자분리 영역으로 구분된 반도체 기판의 활성 영역 상에 게이트(120)가 형성되어 있다. As illustrated in FIG. 2, a gate 120 is formed on an active region of a semiconductor substrate divided by an isolation layer 110 into an active region and an isolation region.

여기서, 상기 게이트(120)는 게이트 산화막(121), 게이트 도전막(122) 및 마스크용 절연막(도시하지 않음)이 순차 적층되어 있는 구조를 가지고 있으며, 마스 크용 절연막은 산화막 또는 질화막으로 이루어져 있다.Here, the gate 120 has a structure in which the gate oxide film 121, the gate conductive film 122, and a mask insulating film (not shown) are sequentially stacked, and the mask insulating film is formed of an oxide film or a nitride film.

그리고, 상기 게이트(120)의 양측벽에는 산화물 또는 질화물 등의 절연물로 이루어진 게이트 스페이서(140)이 형성되어 있다.In addition, gate spacers 140 formed of an insulator such as an oxide or nitride are formed on both sidewalls of the gate 120.

또한, 상기 게이트 스페이서(140) 아래에 위치하는 하는 반도체 기판(100)에는 소정 깊이를 가지는 LDD 영역(130)이 형성되어 있다. 상기 LDD 영역(130)은, LDD 형성용 이온이 1KeV 내지 50KeV의 이온주입 에너지로 1E15 내지 1E20의 도즈량이 주입되어 이루어진 것이 바람직하다. 더욱 바람직하게, 상기 트랜지스터가 NMOS 소자일 경우엔, 상기 LDD 형성용 이온이 BF2 또는 B 이온이고, PMOS 소자일 경우에는, 상기 LDD 형성용 이온이 As 또는 P 이온인 것이 바람직하다.In addition, an LDD region 130 having a predetermined depth is formed in the semiconductor substrate 100 positioned below the gate spacer 140. The LDD region 130 is preferably formed by injecting a dose of 1E15 to 1E20 at an ion implantation energy of 1KeV to 50KeV. More preferably, when the transistor is an NMOS device, the LDD forming ions are BF 2 or B ions, and when the transistor is a PMOS device, the LDD forming ions are As or P ions.

또한, 상기 게이트의 하부 모서리와 인접하는 양측 반도체 기판 내에는 소스/드레인 영역(150)이 형성되어 있다.In addition, source / drain regions 150 are formed in both semiconductor substrates adjacent to the lower edge of the gate.

특히, 본 발명에 따른 상기 소스/드레인 영역(150)은 상기 LDD 영역(130)을 둘러싸는 형태로 형성되어 있다. 이에 따라, 본 발명은 종래 소스/드레인 영역이 확장된 형상으로 이루어진 LDD 영역 즉, 소스/드레인 영역(150)과 게이트(120) 사이에 위치하던 LDD 영역의 핫 캐리어 누설 문제를 최소화할 수 있는 이점이 있다.In particular, the source / drain region 150 according to the present invention is formed to surround the LDD region 130. Accordingly, the present invention has the advantage of minimizing the problem of hot carrier leakage of the LDD region, that is, the LDD region that is positioned between the source / drain region 150 and the gate 120 having an extended shape of the conventional source / drain region. There is this.

앞서 설명한 바와 같이, 본 발명에 따른 트랜지스터는 이에 전압 인가 시, 소스/드레인 영역에 걸리는 강한 전계를 소스/드레인 영역으로부터 이보다 낮은 농도를 가지는 LDD 영역을 통해 용이하게 분산시켜 핫 캐리어 효과를 최소화하는 동시에, 핫 캐리어의 임팩트 이온화(impact ionization)에 의한 파생 핫 캐리어가 게 이트 끝단으로 끌려가는 양을 최소화하여 누설 전류를 감소시킬 수 있다.As described above, the transistor according to the present invention easily disperses the strong electric field applied to the source / drain region from the source / drain region through the LDD region having a lower concentration than the voltage, thereby minimizing the hot carrier effect. In addition, leakage current can be reduced by minimizing the amount of derivative hot carriers attracted to the ends of the gates by impact ionization of the hot carriers.

그러면, 이하, 도면을 참고로 하여 본 발명의 실시예에 따른 트랜지스터의 제조 방법을 설명하기로 한다.Next, a method of manufacturing a transistor according to an exemplary embodiment of the present invention will be described with reference to the accompanying drawings.

실시예Example 1 One

도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 트랜지스터의 제조 방법을 순차적으로 나타낸 공정 단면도이다.3A to 3D are cross-sectional views sequentially illustrating a method of manufacturing a transistor according to a first embodiment of the present invention.

우선, 도 3a에 도시한 바와 같이, 소자분리막(110)에 의해 활성영역과 소자분리영역으로 정의된 반도체 기판(100)의 활성영역 상에 게이트 산화막(121), 게이트 도전막(122) 및 마스크용 절연막(도시하지 않음)을 순착 적층된 게이트(120)를 형성한다. 이때, 상기 마스크용 절연막은 산화막 또는 질화막을 이용하여 형성하며, 이는 게이트를 형성하기 위한 식각 공정시, 식각 마스크 역할을 하는 동시에 후술하는 이온 주입 공정 시, 이온 주입 마스크 역할을 하는 것이 가능하다.First, as shown in FIG. 3A, the gate oxide layer 121, the gate conductive layer 122, and the mask are formed on the active region of the semiconductor substrate 100 defined as the active region and the element isolation region by the device isolation layer 110. A gate 120 in which a dielectric insulating film (not shown) is sequentially stacked is formed. In this case, the insulating film for the mask is formed using an oxide film or a nitride film, which may serve as an etching mask during an etching process for forming a gate and also serve as an ion implantation mask during an ion implantation process described later.

이어서, 상기 게이트(120)가 형성된 결과물 전체에 리-옥시데이션(re-oxidation) 공정을 진행하여 희생 산화막(도시하지 않음)을 형성한다. 이는 반도체 기판(100) 및 기판(100) 위에 형성된 게이트(120) 등이 이전 식각 공정으로부터 받은 손실 및 스트레스를 보상하기 위한 것으로 반드시 필수적인 공정은 아니나 진행할 경우 소자의 특성 및 신뢰성을 우수하게 할 수 있다.Subsequently, a sacrificial oxide layer (not shown) is formed by performing a re-oxidation process on the entire product on which the gate 120 is formed. This is to compensate for the loss and the stress received from the previous etching process, such as the semiconductor substrate 100 and the gate 120 formed on the substrate 100, but it is not necessarily an essential process, it can improve the characteristics and reliability of the device when proceeding. .

그런 다음, 도 3b에 도시한 바와 같이, 상기 게이트(120)을 보다 상세하게는, 상기 게이트(120)를 이루는 마스크용 절연막(도시하지 않음)을 이온주입 마스 크로 상기 반도체 기판(100) 내에 제1 소스/드레인 형성용 이온(S/D)을 주입하여 소스/드레인 영역(150)을 형성한다.3B, a mask insulating film (not shown) forming the gate 120 is formed in the semiconductor substrate 100 in detail. One source / drain formation ion (S / D) is implanted to form the source / drain region 150.

그 다음, 도 3c에 도시한 바와 같이, 상기 게이트(120)를 이온 주입 마스크로 하여 상기 소스/드레인 영역(150)의 최상부에 LDD 형성용 이온(LDD)을 카운터(counter) 주입하여 LDD 영역(130)을 형성한다. 이때, 상기 LDD 형성용 이온은, 제1 소스/드레인 형성용 이온(S/D) 주입 에너지보다 낮은 에너지로 주입한다. 보다 상세하게, 상기 LDD 형성용 이온은 1KeV 내지 50KeV의 이온주입 에너지로 1E15 내지 1E20의 도즈량 주입하는 것이 바람직하다.Next, as illustrated in FIG. 3C, the LDD forming ion LDD is counter-implanted on the top of the source / drain region 150 using the gate 120 as an ion implantation mask. 130). In this case, the LDD forming ion is implanted with energy lower than the first source / drain forming ion (S / D) implantation energy. In more detail, the dose for LDD formation is implanted at a dose of 1E15 to 1E20 at an ion implantation energy of 1 KeV to 50 KeV.

또한, 상기 트랜지스터가 NMOS 소자일 경우엔, 상기 LDD 형성용 이온이 BF2 또는 B 이온이고, PMOS 소자일 경우에는, 상기 LDD 형성용 이온이 As 또는 P 이온인 것이 바람직하다.In the case where the transistor is an NMOS device, the LDD forming ions are BF 2 or B ions, and when the transistor is a PMOS device, the LDD forming ions are preferably As or P ions.

그런 다음, 도 3d에 도시한 바와 같이, 상기 소스/드레인 영역(150)이 형성된 결과물의 게이트(120) 양측벽에 게이트 스페이서(140)를 형성한다. 상기 게이트 스페이서(140)는 절연물로 이루어진 단일층 또는 산화막과 질화막이 게이트의 측벽으로부터 순차 적층되어 있는 이중층으로 형성될 수 있다.Next, as shown in FIG. 3D, gate spacers 140 are formed on both sidewalls of the gate 120 of the resultant source / drain region 150. The gate spacer 140 may be formed as a single layer made of an insulator or a double layer in which an oxide film and a nitride film are sequentially stacked from the sidewall of the gate.

그 다음, 상기 게이트 스페이서(140)를 이온 주입 마스크로 상기 게이트 스페이서(140) 아래에 위치하는 LDD 영역(130)을 제외한 LDD 영역(130) 내에 제2 소스/드레인 형성용 이온(S/D)을 추가 주입한다. 이때, 상기 LDD 형성용 이온으로 인해 낮아진 소스/드레인 영역(150)의 농도를 높여주기 위함이다.Next, the second source / drain formation ions (S / D) in the LDD region 130 except for the LDD region 130 positioned below the gate spacer 140 using the gate spacer 140 as an ion implantation mask. Inject additionally. In this case, the concentration of the source / drain region 150 lowered by the LDD ion is increased.

그러면, 도 2에 도시한 바와 같이, 본 발명에 따른 LDD 영역(130)은 게이트 스페이서(140) 아래에 위치하는 기판(100) 내에만 형성되며, 그러한 LDD 영역은 소스/드레인 영역(150)으로 둘러싸인 형상을 가지게 된다. Then, as shown in FIG. 2, the LDD region 130 according to the present invention is formed only in the substrate 100 positioned under the gate spacer 140, and such LDD region is referred to as the source / drain region 150. It has an enclosed shape.

한편, 상기 각종 이온 주입 공정 단계 즉, 소스/드레인 형성용 이온 및 LDD 형성용 이온을 주입하는 단계를 진행한 다음에는 주입된 이온을 활성화시키기 위해 어닐링 공정을 추가적으로 진행하는 것이 바람직하다. Meanwhile, after performing the various ion implantation process steps, that is, implanting the source / drain forming ions and the LDD forming ions, it is preferable to further perform an annealing process to activate the implanted ions.

실시예Example 2 2

도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 트랜지스터를 제조하기 위한 방법을 순차적으로 나타낸 공정 단면도이다. 다만, 제2 실시예의 구성 중 제1 실시예와 동일한 부분에 대한 설명은 생략하고, 제2 실시예에서 달라지는 구성에 대해서만 상술하기로 한다.4A through 4C are cross-sectional views sequentially illustrating a method for manufacturing a transistor according to a second embodiment of the present invention. However, the description of the same parts as those of the first embodiment of the configuration of the second embodiment will be omitted, and only the configuration that is different from the second embodiment will be described in detail.

우선, 도 4a에 도시한 바와 같이, 소자분리막(110)에 의해 활성영역과 소자분리영역으로 정의된 반도체 기판(100)의 활성영역 상에 게이트 산화막(121), 게이트 도전막(122) 및 마스크용 절연막(도시하지 않음)을 순착 적층된 게이트(120)를 형성한다.First, as shown in FIG. 4A, the gate oxide film 121, the gate conductive film 122, and the mask are formed on the active region of the semiconductor substrate 100 defined as the active region and the device isolation region by the device isolation layer 110. A gate 120 in which a dielectric insulating film (not shown) is sequentially stacked is formed.

그런 다음, 상기 게이트(120)를 이온주입 마스크로 상기 반도체 기판(100) 내에 제1 소스/드레인 형성용 이온(S/D)을 주입하여 소정 깊이를 가지는 소스/드레인 영역(150)을 형성한다.Thereafter, a first source / drain forming ion (S / D) is implanted into the semiconductor substrate 100 using the gate 120 as an ion implantation mask to form a source / drain region 150 having a predetermined depth. .

그 다음, 상기 게이트(120) 양측벽에 게이트 스페이서(140)를 형성한다.Next, gate spacers 140 are formed on both sidewalls of the gate 120.

이어서, 도 4b에 도시한 바와 같이, 상기 게이트 스페이서(140) 아래에 위치하는 반도체 기판(100)의 소스/드레인 영역(150) 내에 LDD 형성용 이온을 기판(100) 표면에 대해 소정 경사각을 가지고 카운터 주입하여 LDD 영역(130)을 형성한다. 이때, 상기 소정 경사각은 기판(100) 표면에 대하여 10°내지 45°이루는 것이 바람직하다. 또한, 상기 카운터 이온 주입시, 게이트(120)에 대하여 동서남북 모든 방향으로 돌려가면서 균일하게 주입되도록 진행하는 것이 바람직하다.Subsequently, as shown in FIG. 4B, the LDD forming ions are formed at a predetermined inclination angle with respect to the surface of the substrate 100 in the source / drain region 150 of the semiconductor substrate 100 positioned below the gate spacer 140. Counter injection is performed to form the LDD region 130. In this case, the predetermined inclination angle is preferably 10 ° to 45 ° with respect to the surface of the substrate 100. In addition, during the counter ion implantation, it is preferable to proceed so that the gate 120 is evenly injected while turning in all directions from east to west and north to north.

그 다음, 도 4c에 도시한 바와 같이, 상기 게이트 스페이서(140)를 이온 주입 마스크로 상기 게이트 스페이서(140) 아래에 위치하는 LDD 영역(130)을 제외한 LDD 영역(130) 내에 제2 소스/드레인 형성용 이온(S/D)을 추가 주입한다. 이때, 상기 LDD 형성용 이온으로 인해 낮아진 소스/드레인 영역(150)의 농도를 높여주기 위함이다.Next, as shown in FIG. 4C, the second source / drain is formed in the LDD region 130 except for the LDD region 130 positioned below the gate spacer 140 using the gate spacer 140 as an ion implantation mask. Formation ions (S / D) are further implanted. In this case, the concentration of the source / drain region 150 lowered by the LDD ion is increased.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

상기한 바와 같이 본 발명은 LDD 영역을 소스/드레인 영역이 둘러싸도록 형성함으로써, 고집적화에 따른 트랜지스터에 있어서, 소스/드레인 영역에 형성되는 강한 전계로부터 소자의 열화를 방지하는 동시에 핫 캐리어의 누설을 최소화할 수 있다. 따라서, 소자의 특성 및 신뢰성을 향상시킬 수 있다.As described above, the present invention forms the LDD region so as to surround the source / drain region, thereby preventing deterioration of the device from a strong electric field formed in the source / drain region in the transistor according to high integration, and minimizing leakage of the hot carrier. can do. Therefore, the characteristics and the reliability of the device can be improved.

Claims (11)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 반도체 기판 상에 게이트를 형성하는 단계;Forming a gate on the semiconductor substrate; 상기 게이트를 이온 주입 마스크로 상기 반도체 기판 내에 제1 소스/드레인 형성용 이온을 주입하여 소정 깊이를 가지는 소스/드레인 영역을 형성하는 단계;Implanting ions for forming first source / drain into the semiconductor substrate using the gate as an ion implantation mask to form source / drain regions having a predetermined depth; 상기 소스/드레인 영역의 최상부에 LDD 형성용 이온을 카운터 주입하여 LDD 영역을 형성하는 단계;Counter-injecting LDD-forming ions into the top of the source / drain region to form an LDD region; 상기 LDD 영역이 형성된 결과물의 게이트 측벽에 게이트 스페이서를 형성하는 단계; 및Forming a gate spacer on a gate sidewall of the resultant product in which the LDD region is formed; And 상기 게이트 스페이서를 이온 주입 마스크로 상기 LDD 영역 내에 제2 소스/드레인 형성용 이온을 주입하는 단계; 포함하는 트랜지스터 제조방법.Implanting ions for forming a second source / drain into the LDD region using the gate spacer as an ion implantation mask; Transistor manufacturing method comprising. 반도체 기판 상에 게이트를 형성하는 단계;Forming a gate on the semiconductor substrate; 상기 게이트를 이온 주입 마스크로 상기 반도체 기판 내에 제1 소스/드레인 형성용 이온을 주입하여 소정 깊이를 가지는 소스/드레인 영역을 형성하는 단계;Implanting ions for forming first source / drain into the semiconductor substrate using the gate as an ion implantation mask to form source / drain regions having a predetermined depth; 상기 소스/드레인 영역이 형성된 결과물의 게이트 측벽에 게이트 스페이서를 형성하는 단계; 및 Forming a gate spacer on a gate sidewall of the resultant source / drain region; And 상기 게이트 스페이서의 하부에 위치하는 소스/드레인 영역 내에 LDD 형성용 이온을 상기 기판 표면에 대해 소정의 경사각을 가지고 카운터 주입하여 LDD 영역을 형성하는 단계;를 포함하는 트랜지스터 제조방법.Counter-injecting LDD-forming ions with a predetermined inclination angle with respect to the substrate surface in a source / drain region positioned below the gate spacer to form an LDD region. 제6항 또는 제7항에 있어서, The method according to claim 6 or 7, 상기 LDD 영역은, LDD 형성용 이온을 1KeV 내지 50KeV의 이온주입 에너지로 1E15 내지 1E20의 도즈량 주입하여 형성하는 것을 특징으로 하는 트랜지스터 제조방법.And the LDD region is formed by implanting ions for LDD formation with a dose of 1E15 to 1E20 at an ion implantation energy of 1 KeV to 50 KeV. 제6항 또는 제7항에 있어서, The method according to claim 6 or 7, 상기 소소/드레인 형성용 이온은, 상기 LDD 형성용 이온 보다 높은 에너지로 주입하는 것을 특징으로 하는 트랜지스터 제조방법.And the source / drain formation ions are implanted with a higher energy than the LDD formation ions. 제7항에 있어서, The method of claim 7, wherein 상기 LDD 영역을 형성하는 단계 이후에 상기 게이트 스페이서를 이온 주입 마스크로 상기 반도체 기판 내에 제2 소스/드레인 형성용 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조방법.And forming a second source / drain forming ion into the semiconductor substrate using the gate spacer as an ion implantation mask after forming the LDD region. 제7항에 있어서,The method of claim 7, wherein 상기 LDD 영역을 형성하기 위한 이온 주입 시, 상기 기판의 표면에 대하여 10°내지 45°의 경사각을 가지게 경사 주입하는 것을 특징으로 하는 트랜지스터의 제조 방법.When implanting the ion to form the LDD region, the transistor manufacturing method characterized in that the implant inclined with an inclination angle of 10 ° to 45 ° with respect to the surface of the substrate.
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Citations (2)

* Cited by examiner, † Cited by third party
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KR20000015012A (en) * 1998-08-26 2000-03-15 김영환 Method for fabricating transistor of semiconductor device
JP2003078137A (en) * 2001-07-25 2003-03-14 Chartered Semiconductor Mfg Ltd Method for forming elevated source/drain areas using polysilicon spacer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000015012A (en) * 1998-08-26 2000-03-15 김영환 Method for fabricating transistor of semiconductor device
JP2003078137A (en) * 2001-07-25 2003-03-14 Chartered Semiconductor Mfg Ltd Method for forming elevated source/drain areas using polysilicon spacer

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