KR100719917B1 - 액정 표시 장치의 제조 방법 - Google Patents
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- H01L31/1884—Manufacture of transparent electrodes, e.g. TCO, ITO
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Abstract
본 발명은 게이트 공통 쇼트(Gate Common short)를 개선할 수 있도록 한 액정 표시 장치의 제조 방법을 개시하며, 개시된 액정 표시 장치의 제조 방법은, 글래스 기판 상에 게이트 라인과 공통 라인을 동시에 형성하는 단계; 상기 게이트 라인 및 공통 라인을 포함한 글래스 기판 상에 제 1 게이트 절연막을 형성하는 단계; 상기 제 1 게이트 절연막 상에 제 1 ITO층을 형성하는 단계; 상기 제 1 ITO층을 식각하여 제1ITO 패턴을 형성하는 단계; 상기 제 1 ITO 패턴을 포함한 제 1 게이트 절연막 상에 제 2 게이트 절연막을 형성하는 단계; 상기 제 2 게이트 절연막 상에 액티브층 및 소오스/드레인전극을 포함한 데이터 라인을 형성하는 단계; 상기 액티브층 및 소오스/드레인전극을 포함한 데이터 라인이 형성된 제 2 게이트 절연막 상에 패시베이션막을 형성하는 단계; 상기 패시베이션막과 제 2 게이트 절연막 및 제 1 게이트 절연막을 식각하여 공통 라인과 제 1 ITO 패턴의 일부를 각각 노출시키는 콘택홀들을 형성하는 단계; 상기 콘택홀들이 형성된 패시베이션막 상에 제 2 ITO층을 형성하는 단계; 및 상기 제 2 ITO층을 식각하여 상기 제 1 ITO 패턴과 오버랩되게 제 2 ITO 패턴을 형성함과 아울러 상기 콘택홀들을 통해 공통 라인과 제 1 ITO 패턴을 연결하는 ITO 연결 패턴을 형성하는 단계;를 포함한다.
Description
도 1a와 도 1b는 종래 기술의 ITO 패터닝시의 단면 및 평면 구성도
도 2a와 도 2b는 종래 기술의 게이트 패터닝시의 단면 및 평면 구성도
도 3은 ITO 잔류물에 의한 게이트 공통 쇼트 문제를 나타낸 단면도.
도 4는 본 발명에 따른 액정 표시 장치의 평면 구성도.
도 5a와 도 5b는 도 4의 A-A'선 및 B-B'선에 따른 단면도.
- 도면의 주요 부분에 대한 부호의 설명 -
51. 글래스 기판 52. 제 1 게이트 절연막
53. 제 1 ITO 패턴 54. 제 2 게이트 절연막
55. 게이트 라인 56. 공통 라인
57. 패시베이션막 58a. 소오스전극
58b : 드레인전극 59. 데이터 라인
60. 제 2 ITO 패턴 61. ITO 연결 패턴
58b : 드레인전극 59. 데이터 라인
60. 제 2 ITO 패턴 61. ITO 연결 패턴
본 발명은 액정 표시 장치의 제조 방법에 관한 것으로, 보다 상세하게는, 게이트 라인과 공통 라인간 쇼트(게이트 공통 쇼트: Gate Common Short)를 개선할 수 있도록 한 액정 표시 장치의 제조 방법에 관한 것이다.
현재 고품위 TV(high definition TV:이하, HDTV라 한다) 등의 새로운 첨단 영상 기기가 개발됨에 따라 평판표시기에 대한 요구가 대두되고 있다.
LCD는 평판표시기의 대표적인 기술로써 ELD(electro luminescence display), VFD(vacuumfluorescence display), PDP(plasma display panel) 등이 해결하지 못한 칼라화, 저전력, 그리고 고속화등의 문제를 가지고 있지 않다.
이 LCD는 크게 수동형과 능동형의 두가지 형태로 나누어지는데, 능동형 LCD는 각 화소 하나 하나를 TFT와같은 능동소자가 제어하도록 되어 있어 속도, 시야각, 그리고 대조비(contrast)에 있어서, 수동형 LCD보다 훨씬 뛰어나100만 화소 이상의 해상도를 필요로 하는 HDTV에 가장 적합한 표시기로 사용되고 있다. 이에 따라, TFT의 중요성이 부각되면서 이에 대한 연구개발이 심화되고 있다.
특히, IPS 모드의 TFT-LCD는 TN(twist nematic) 액정에 의해 동작되는 TFT-LCD와는 달리 TFT 기판 위에 공통 전극(common electrode)을 게이트 금속을 이용하여 형성시켜 주므로 보통 4매의 마스크를 가지고 TFT 제조가 이루어지고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 액정 표시 장치의 제조 공정에 관하여 설명하면 다음과 같다.
도 1a와 도 1b는 종래 기술의 ITO 패터닝시의 단면 및 평면 구성도이고, 도 2a와 도 2b는 종래 기술의 게이트 패터닝시의 단면 및 평면 구성도이다.
그리고 도 3은 ITO 잔류물에 의한 게이트 공통 쇼트 문제를 나타낸 단면 및 평면 구성도이다.
종래 기술은 먼저, 도 1a와 도 1b에서와 같이, 글래스 기판(1)상에 ITO층을 증착하고, ITO 마스크를 사용하여 선택적으로 패터닝해서 공통전극에 해당하는 제 1 ITO 패턴(2)을 형성한다.
종래 기술에서 18"FFS의 공정은 Cst 및 Common 형성시 동일층 상에 ITO 패턴과 게이트 라인 및 공통 라인이 형성되고, 상기 ITO 패턴은 공통 라인과 콘택되어 Cst용 픽셀로 작용한다.
보통 ITO층은 초기 세정후에 스퍼터링에 의해 증착이 되며, 박스형의 패턴으로 패터닝이 되어 1st ITO 공정이 완료된다.
그 다음, 도 2a와 도 2b에서와 같이, 제 1 ITO 패턴(2)이 형성된 글래스 기판(1) 상에 게이트 메탈을 증착하고, 패터닝해서 TFT에 채널을 형성할 게이트 라인(3)과 상기 제 1 ITO 패턴(2)에 공통전압을 전달해 줄 공통 라인(4)을 동시에 형성하여 Cst 픽셀을 만든다.
삭제
이와 같은 종래의 기술의 공정에서는, 도 3에서와 같이, 동일한 글래스 기판 (1) 상에 ITO층과 게이트 메탈을 패터닝하므로, ITO 잔류물(5)에 의해 게이트 라인(3)과 공통 라인(4)간 게이트 공통 쇼트가 발생될 확률이 커진다.
이는 공통 라인(common line)의 구조 변경에 상관없이 동일하게 발생된다.
따라서, 전술한 종래 기술의 액정 표시 장치의 제조에 있어서는 다음과 같은 문제가 있다.
첫째, 동일한 글래스 기판 상에 ITO층과 게이트 메탈을 패터닝하므로, ITO 잔류물에 의해 게이트 공통 쇼트가 발생될 확률이 높다.
둘째, ITO는 산화막이므로 글래스와의 계면 반응이 잘되 식각율이 저하되어 커패시티(capacity)에 제약을 가져온다.
현행 18"FFS에서 수율 저하의 주원인은 게이트 공통 쇼트이며, 이는 ITO와 공통 라인이 동일 레이어 상위에 형성되는 설계되는 구조적인 문제 때문에 발생하는 것이다.
본 발명은 이와 같은 종래 기술의 액정 표시 장치의 제조에서 발생하는 문제를 해결하기 위한 것으로, ITO층과 공통 라인을 포함한 게이트 라인간을 층간 절연층으로 분리하고, 분리된 두 층을 비아 형성후에 다른 ITO층을 브리지로 형성함으로써 게이트 공통 쇼트(Gate Common short)를 개선할 수 있도록 한 액정 표시 장치의 제조 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 액정 표시 장치의 제조 방법은, 글래스 기판 상에 게이트 라인과 공통 라인을 동시에 형성하는 단계; 상기 게이트 라인 및 공통 라인을 포함한 글래스 기판 상에 제 1 게이트 절연막을 형성하는 단계; 상기 제 1 게이트 절연막 상에 제 1 ITO층을 형성하는 단계; 상기 제 1 ITO층을 식각하여 제1ITO 패턴을 형성하는 단계; 상기 제 1 ITO 패턴을 포함한 제 1 게이트 절연막 상에 제 2 게이트 절연막을 형성하는 단계; 상기 제 2 게이트 절연막 상에 액티브층 및 소오스/드레인전극을 포함한 데이터 라인을 형성하는 단계; 상기 액티브층 및 소오스/드레인전극을 포함한 데이터 라인이 형성된 제 2 게이트 절연막 상에 패시베이션막을 형성하는 단계; 상기 패시베이션막과 제 2 게이트 절연막 및 제 1 게이트 절연막을 식각하여 공통 라인과 제 1 ITO 패턴의 일부를 각각 노출시키는 콘택홀들을 형성하는 단계; 상기 콘택홀들이 형성된 패시베이션막 상에 제 2 ITO층을 형성하는 단계; 및 상기 제 2 ITO층을 식각하여 상기 제 1 ITO 패턴과 오버랩되게 제 2 ITO 패턴을 형성함과 아울러 상기 콘택홀들을 통해 공통 라인과 제 1 ITO 패턴을 연결하는 ITO 연결 패턴을 형성하는 단계;를 포함한다.
여기서, 상기 제 1 게이트 절연막은 SiNx, SiON 및 SiOF 중에서 어느 하나를 사용하여 300∼2000Å 두께로 형성한다.
또한, 상기 공통 라인을 포함한 게이트 라인과 소오스/드레인전극을 포함한 데이터 라인은 Ti/Al/Ti, Mo/AlNd/Al, Mo/Al/Mo, Mo/Al, Mo/Ad, Mo/Al/Ta 및 Cr/Al 중에서 어느 하나를 사용하여 형성한다.
(실시예)
여기서, 상기 제 1 게이트 절연막은 SiNx, SiON 및 SiOF 중에서 어느 하나를 사용하여 300∼2000Å 두께로 형성한다.
또한, 상기 공통 라인을 포함한 게이트 라인과 소오스/드레인전극을 포함한 데이터 라인은 Ti/Al/Ti, Mo/AlNd/Al, Mo/Al/Mo, Mo/Al, Mo/Ad, Mo/Al/Ta 및 Cr/Al 중에서 어느 하나를 사용하여 형성한다.
(실시예)
이하, 첨부된 도면을 참고하여 본 발명에 따른 액정 표시 장치의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 액정 표시 장치의 평면 구성도이고, 도 5a와 도 5b는 도 4의 A-A'선 및 B-B'선에 따른 단면도이다.
본 발명은 공통 전극에 해당하는 제 1 ITO 패턴과 공통 라인을 포함하는 게이트 라인을 동일층 상에 형성하지 않고, 절연막을 사용하여 분리하며, 상기 제 1 ITO 패턴과 공통 라인의 콘택은 화소 전극에 해당하는 제 2 ITO 패턴의 형성시 별도의 ITO 연결 패턴을 형성해서 이루어지도록 한다.
공정 순서는 다음과 같다.
먼저, 글래스 기판(51) 상에 평행하게 게이트 라인(55)과 공통 라인(56)을 동시에 형성한다.
그런다음, 상기 게이트 라인(55) 및 공통 라인(55)을 포함한 글래스 기판(51)의 전면 상에 제 1 게이트 절연막(52)을 증착한다. 층간 절연막에 해당하는 상기 제 1 게이트 절연막(52)은 SiNx, SiON 및 SiOF 중에서 어느 하나를 사용하여 300∼2000Å 두께로 형성한다.
상기 제 1 게이트 절연막(52) 상에 제 1 ITO층을 형성하고, 이를 식각하여 화소 영역 내에 배치되게 공통전극에 해당하는 제 1 ITO 패턴(53)을 형성한다.
그리고, 상기 제 1 ITO 패턴(53)을 포함한 제 1 게이트 절연막(52) 상에 제 2 게이트 절연막(54)을 형성하고, 그다음, 상기 제 2 게이트 절연막(54) 상에 TFT가 구성되도록 액티브층과 소오스/드레인전극(58a, 58b)을 포함한 데이터 라인(59)을 순차로 형성한다.
여기서, 상기 공통 라인(56)을 포함한 게이트 라인(55)과 소오스/드레인전극(58a, 58b)을 포함한 데이터 라인(59)은 Ti/Al/Ti, Mo/AlNd/Al, Mo/Al/Mo, Mo/Al, Mo/Ad, Mo/Al/Ta 및 Cr/Al 중에서 어느 하나를 사용하여 형성한다.
이어서, 상기 소오스/드레인전극(58a, 58b)을 포함한 데이터 라인(59)이 형성된 제 2 게이트 절연막(54) 상에 패시베이션막(57)을 형성한 후, 일부분을 선택적으로 식각하여 공통 라인(56)과 제 1 ITO 패턴(53)의 일부를 각각 노출시키는 콘택홀들을 형성한다.
삭제
그다음, 패시베이션막(57) 상에 제 2 ITO층을 형성한 후, 이를 식각하여 공통전극에 해당하는 제 1 ITO 패턴(53)과 오버랩되게 화소전극에 해당하는 제 2 ITO 패턴(60)을 형성함과 동시에 상기 콘택홀들을 통해 공통 라인(56)과 제 1 ITO 패턴(53)을 콘택시키는 ITO 연결 패턴(61)을 형성한다.
이와 같이, 본 발명은 제 1 ITO 패턴과 공통 라인을 포함한 게이트 라인을 동일층 상에 형성하지 않고 절연막을 사용하여 분리 형성하며, 상기 제 1 ITO 패턴과 공통 라인의 콘택을 2nd ITO 공정, 즉, 화소전극에 해당하는 제 2 ITO 패턴의 형성시 함께 형성한 ITO 연결 패턴에 의해 이루어지도록 함으로써 종래의 게이트 공통 쇼트의 문제를 해결할 수 있다.
삭제
이와 같은 본 발명에서 공통 라인을 포함한 게이트 라인의 형성과 제 1 ITO 패턴의 형성은 순서를 바꾸어 진행하는 것도 가능하다.
이와 같은 본 발명은 18"FFS(Fringe Field Swithcing)인 대형 TFT-LCD의 어레이 공정 제조에 관한 기술에 적용될 수 있다.
그러나 이외에도 Common Metal과 ITO를 다른 금속층으로 연결하여 콘택 브릿지를 형성하는 경우에도 동일 적용될 수 있음은 당연하다.
이와 같은 본 발명에 따른 액정 표시 장치의 제조 방법은 다음과 같은 효과가 있다.
첫째, 1st ITO 패턴시에 남은 ITO 잔류물이 후에 게이트 패턴시 게이트 라인과 공통 라인간 브릿지 역할을 하여 발생되는 게이트 공통 쇼트를 완전하게 제거할 수 있다.
둘째, 마스크 공정 또는 식각과 같은 장시간을 필요로 하는 공정의 추가 없이 절연막의 증착만으로 소자의 신뢰성을 높일 수 있으므로 수율을 향상시킬 수 있다.
셋째, 게이트 공통 쇼트가 발생되더라도 쉽게 어드레스를 찾을 수 있기 때문에 리페어가 어려운 문제를 해결할 수 있다. 즉, 본 발명에서는 게이트 공통 쇼트가 2nd ITO에 의한 경우이며, 이 경우는 셀 테스트시에 용이하게 발견할 수 있기 때문이다.
삭제
넷째, 글래스 기판 상의 ITO 보다 SiNx상의 ITO가 식각이 20% 빠르고 잔사 측면에서도 안정적이므로, 공정 신뢰도가 향상된다.
삭제
Claims (4)
- 글래스 기판 상에 게이트 라인과 공통 라인을 동시에 형성하는 단계;상기 게이트 라인 및 공통 라인을 포함한 글래스 기판 상에 제 1 게이트 절연막을 형성하는 단계;상기 제 1 게이트 절연막 상에 제 1 ITO층을 형성하는 단계;상기 제 1 ITO층을 식각하여 제1ITO 패턴을 형성하는 단계;상기 제 1 ITO 패턴을 포함한 제 1 게이트 절연막 상에 제 2 게이트 절연막을 형성하는 단계;상기 제 2 게이트 절연막 상에 액티브층 및 소오스/드레인전극을 포함한 데이터 라인을 형성하는 단계;상기 액티브층 및 소오스/드레인전극을 포함한 데이터 라인이 형성된 제 2 게이트 절연막 상에 패시베이션막을 형성하는 단계;상기 패시베이션막과 제 2 게이트 절연막 및 제 1 게이트 절연막을 식각하여 공통 라인과 제 1 ITO 패턴의 일부를 각각 노출시키는 콘택홀들을 형성하는 단계;상기 콘택홀들이 형성된 패시베이션막 상에 제 2 ITO층을 형성하는 단계; 및상기 제 2 ITO층을 식각하여 상기 제 1 ITO 패턴과 오버랩되게 제 2 ITO 패턴을 형성함과 아울러 상기 콘택홀들을 통해 공통 라인과 제 1 ITO 패턴을 연결하는 ITO 연결 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 게이트 절연막은 SiNx, SiON 및 SiOF 중에서 어느 하나를 사용하여 300∼2000Å 두께로 형성하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
- 제 1 항에 있어서, 상기 공통 라인을 포함한 게이트 라인과 소오스/드레인전극을 포함한 데이터 라인은 Ti/Al/Ti, Mo/AlNd/Al, Mo/Al/Mo, Mo/Al, Mo/Ad, Mo/Al/Ta 및 Cr/Al 중에서 어느 하나를 사용하여 형성하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
- 삭제
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2000
- 2000-12-30 KR KR1020000087525A patent/KR100719917B1/ko active IP Right Grant
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