KR100715971B1 - Wafer level chip scale package and manufacturing method thereof - Google Patents

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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto

Abstract

본 발명은 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package)와 그 제조 방법에 대한 것이다. 웨이퍼 레벨 칩 스케일 패키지는 반도체 칩과 솔더 볼의 전기적 연결을 위해 금속층 및 절연층 등이 형성되고, 이와 같은 층들과 솔더 볼은 서로 다른 재질로 이루어지므로 열팽창 계수의 차이에 의해 특정 부분에 응력이 인가되어 접합 강도가 취약하게 된다. 따라서 패키지와 기판에서 열이 교환될 때 열응력이 인가되어 형성된 층 간 계면이 분리되거나 금속층과 솔더 볼의 접착력이 저하되므로, 신호 전달이 방해되거나 그 경로가 끊어지게 된다.The present invention relates to a wafer level chip scale package and a method of manufacturing the same. In the wafer-level chip scale package, a metal layer and an insulating layer are formed to electrically connect the semiconductor chip and the solder ball, and since the layers and the solder ball are made of different materials, stress is applied to a specific part due to a difference in thermal expansion coefficient. This results in weak joint strength. Therefore, when heat is exchanged in the package and the substrate, the interface between the layers formed by the thermal stress is applied or the adhesion between the metal layer and the solder ball is lowered, thereby preventing signal transmission or breaking the path.

본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지는 가늘고 긴 복수개의 금속층을 형성하여 유연성과 신축성을 부여함으로써, 솔더 볼과 형성된 층들에 균열이 발생되거나 그 계면이 분리되는 것을 감소시키는데 있다.The wafer level chip scale package according to the present invention forms a plurality of elongated metal layers to provide flexibility and elasticity, thereby reducing the occurrence of cracking or separation of the interface between the solder balls and the formed layers.

칩 스케일 패키지, 웨이퍼 레벨 칩 스케일 패키지, 솔더 볼, 접합, 재배선, 솔더 조인트 크랙Chip Scale Packages, Wafer Level Chip Scale Packages, Solder Balls, Bonding, Rewiring, Solder Joint Cracks

Description

웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법{Wafer level chip scale package and manufacturing method thereof}Wafer level chip scale package and manufacturing method

도 1은 종래 기술에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도,1 is a cross-sectional view of a wafer level chip scale package according to the prior art;

도 2는 본 발명의 제 1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도,2 is a cross-sectional view of a wafer level chip scale package according to a first embodiment of the present invention;

도 3a 내지 도 3h는 본 발명의 제 1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조 공정을 나타낸 단면도,3A to 3H are cross-sectional views illustrating a process of manufacturing a wafer level chip scale package according to a first embodiment of the present invention;

도 4는 본 발명의 제 2실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도,4 is a cross-sectional view of a wafer level chip scale package according to a second embodiment of the present invention;

도 5는 본 발명의 제 3실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이다.5 is a cross-sectional view of a wafer level chip scale package according to a third embodiment of the present invention.

* 도면의 주요 부분에 대한 설명 *Description of the main parts of the drawing

1 : 반도체 칩 3 : 본딩 패드 1 semiconductor chip 3 bonding pad

10 : 보호막10: protective film

100, 200, 300, 400 : 웨이퍼 레벨 칩 스케일 패키지100, 200, 300, 400: wafer level chip scale package

120a, 320a : 제 1절연층 120b, 320b : 제 2절연층120a, 320a: first insulating layer 120b, 320b: second insulating layer

130, 230, 430 : 금속 기저층 140 : 감광막 패턴 130, 230, 430: metal base layer 140: photoresist pattern                 

150 : 금속층 160, 260, 360, 460 : 솔더 볼150: metal layer 160, 260, 360, 460: solder ball

220, 420 : 절연층 240a : 제 1감광막 패턴220, 420: insulating layer 240a: first photosensitive film pattern

240b : 제 2감광막 패턴 250a, 350a, 450a : 제 1금속층240b: second photosensitive film pattern 250a, 350a, 450a: first metal layer

250b, 350b, 450b : 제 2금속층 270, 370, 470 : 무전해 도금층250b, 350b, 450b: second metal layer 270, 370, 470: electroless plating layer

330a : 제 1금속 기저층 330b : 제 2금속 기저층330a: first metal base layer 330b: second metal base layer

450c : 제 3금속층450c: third metal layer

본 발명은 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package)와 그 제조 방법에 대한 것이다.The present invention relates to a wafer level chip scale package and a method of manufacturing the same.

웨이퍼 레벨 칩 스케일 패키지는 웨이퍼 단계에서 반도체 칩의 조립 또는 패키지 공정이 완료되는 반도체 칩 패키지이다. 칩 스케일 패키지(chip scale package)와 같은 기존의 반도체 칩 패키지는, 반도체 패키지의 소형화에 따라, 반도체 칩 패키지의 공정 비용이 상승되었으나, 웨이퍼 레벨 칩 스케일 패키지는 단일 공정으로 조립까지 완료되기 때문에 반도체 칩 패키지의 제조 비용을 현저하게 줄일 수 있다. 또한, 웨이퍼 레벨 칩 스케일 패키지는 열 방출이 용이하고 전기적 경로가 짧다는 점과 반도체 칩 패키지의 크기를 반도체 칩의 크기로 소형화할 수 있다는 장점이 있다.A wafer level chip scale package is a semiconductor chip package where the assembly or packaging process of the semiconductor chip is completed at the wafer stage. Conventional semiconductor chip packages, such as chip scale packages, have increased the processing cost of semiconductor chip packages due to the miniaturization of semiconductor packages. However, semiconductor chip packages are completed because wafer-level chip scale packages are completed in a single process. The manufacturing cost of the package can be significantly reduced. In addition, the wafer level chip scale package has advantages such as easy heat dissipation, a short electrical path, and the size of the semiconductor chip package can be reduced to the size of the semiconductor chip.

도면을 참조하여 종래 기술에 따른 웨이퍼 레벨 칩 스케일 패키지를 설명하 겠다.A wafer level chip scale package according to the prior art will be described with reference to the drawings.

도 1은 종래 기술에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이다.1 is a cross-sectional view of a wafer level chip scale package according to the prior art.

종래 기술에 따른 웨이퍼 레벨 칩 스케일 패키지(100)는 본딩 패드(3)가 형성된 활성면을 갖는 반도체 칩(1)과, 본딩 패드(3) 부분을 제외하여 활성면 상에 형성된 보호막(passivation; 10)을 포함한다. 더불어, 보호막(10) 상에 본딩 패드(3)가 노출되도록 형성된 제 1절연층(120a)과, 본딩 패드(3)와 연결되도록 제 1절연층(120a) 상에 부분적으로 형성된 금속 기저층(130)을 포함한다. 또한 금속 기저층(130)에 형성된 금속층(150)과, 금속층(150)의 일부분에 부착된 솔더 볼(160) 및 노출된 금속층(150) 상에 위치된 제 2절연층(120b)을 포함한다.The wafer level chip scale package 100 according to the related art includes a semiconductor chip 1 having an active surface on which a bonding pad 3 is formed, and a passivation layer formed on the active surface except for a portion of the bonding pad 3. ). In addition, the first insulating layer 120a formed to expose the bonding pad 3 on the passivation layer 10, and the metal base layer 130 partially formed on the first insulating layer 120a to be connected to the bonding pad 3. ). It also includes a metal layer 150 formed on the metal base layer 130, a solder ball 160 attached to a portion of the metal layer 150, and a second insulating layer 120b positioned on the exposed metal layer 150.

그러나 이와 같은 웨이퍼 레벨 칩 스케일 패키지(100)에는 몇 가지 문제점이 있다. 웨이퍼 레벨 칩 스케일 패키지(100)의 솔더 볼(160)은 주석-납(Sn-Pb), 금속층(150)은 구리(Cu), 제 1절연층(120a)과 제 2절연층(120b)은 폴리이미드(polyimide) 또는 에폭시(epoxy) 등의 서로 다른 재질로 이루어져 있다. 웨이퍼 레벨 칩 스케일 패키지(100)의 작동 시 열이 발생되거나 외부로부터 열이 가해지는 경우, 재질 차이에 따른 열팽창계수의 차이로 인해, 특정 부분에 응력이 인가되어 접합강도가 취약하게 된다.However, there are some problems with such a wafer level chip scale package 100. The solder balls 160 of the wafer-level chip scale package 100 are tin-lead (Sn-Pb), the metal layer 150 is copper (Cu), the first insulating layer 120a and the second insulating layer 120b It is made of different materials such as polyimide or epoxy. When heat is generated during the operation of the wafer level chip scale package 100 or heat is applied from the outside, due to the difference in the coefficient of thermal expansion according to the material difference, a stress is applied to a specific portion, thereby weakening the bonding strength.

따라서 웨이퍼 레벨 칩 스케일 패키지(100)와 기판에서 열이 교환될 때 솔더 볼(160)에 열응력이 인가되어 솔더 볼(160)과 금속층(150)은 접착력이 취약해지거나 부착 부위가 파괴된다. 또한 금속층(150)은 절연층(120a, 120b)과의 접합 강도가 약해지면서 서로 부착된 계면이 분리되어 수분침투 등으로 인해 부식되거나 이 로 인한 균열이 발생되므로 신호 전달이 방해되거나 그 경로가 끊어지게 된다.Therefore, when heat is exchanged between the wafer level chip scale package 100 and the substrate, thermal stress is applied to the solder balls 160, so that the solder balls 160 and the metal layer 150 have weak adhesive strength or breakage of the attachment site. In addition, the metal layer 150 has a weak bonding strength with the insulating layers 120a and 120b, and the interfaces adhered to each other are separated, thereby causing corrosion or cracking due to moisture infiltration. You lose.

본 발명의 목적은 웨이퍼 레벨 칩 스케일 패키지에서, 반도체 칩 상에 형성된 층들과 솔더 볼간의 균열 발생과 계면 분리를 감소시키는데 있다.It is an object of the present invention to reduce cracking and interfacial separation between solder balls and layers formed on a semiconductor chip in a wafer level chip scale package.

상기 목적을 달성하기 위하여, 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지는 본딩 패드가 형성된 활성면을 갖는 반도체 칩과; 본딩 패드가 노출되도록 활성면에 형성된 보호막과; 보호막 상에 형성된 절연층과; 본딩 패드와 연결되고, 절연층 상에 부분적으로 형성된 금속 기저층과; 금속 기저층 상에 형성된 제 1금속층과; 제 1금속층 상에 형성된 복수개의 주상(柱狀)의 제 2금속층과; 제 1금속층과 제 2금속층 상에 형성된 무전해 도금층과; 제 2금속층에 형성된 무전해 도금층에 부착된 솔더 볼;을 포함하는 것을 특징으로 한다.In order to achieve the above object, a wafer level chip scale package according to the present invention comprises a semiconductor chip having an active surface formed with a bonding pad; A protective film formed on the active surface to expose the bonding pads; An insulating layer formed on the protective film; A metal base layer connected to the bonding pads and partially formed on the insulating layer; A first metal layer formed on the metal base layer; A plurality of columnar second metal layers formed on the first metal layer; An electroless plating layer formed on the first metal layer and the second metal layer; And a solder ball attached to the electroless plating layer formed on the second metal layer.

여기서 제 2금속층은 무전해 도금층과 솔더 볼과의 접착 면적을 증가시키기 위해 버섯 형상인 것이 바람직하다.Here, the second metal layer is preferably mushroom-shaped to increase the adhesion area between the electroless plating layer and the solder ball.

본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조 방법은, (a) 본딩 패드가 노출되도록 형성된 보호막을 갖는 반도체 칩을 준비하는 단계; (b) 보호막 상에 절연층을 형성하는 단계; (c) 본딩 패드와 연결되도록 절연층 상에 금속 기저층을 형성하는 단계; (d) 금속 기저층이 부분적으로 노출되도록 제 1감광막 패턴을 형성하는 단계; (e) 노출된 금속 기저층 상에 제 1금속층을 형성하는 단계; (f) 제 1감광막 패턴과 제 1금속층 상에 부분적으로 제 2감광막 패턴을 형성하는 단계; (g) 노출된 제 1금속층 상에 제 2금속층을 형성하는 단계; (h) 제 1감광막 패턴과 제 2감광막 패턴을 제거하는 단계; (i) 노출된 금속 기저층을 제거하는 단계; (j) 제 1금속층과 제 2금속층 상에 무전해 도금층을 형성하는 단계; (k) 제 2금속층에 형성된 상기 무전해 도금층에 솔더 볼을 부착하는 단계;를 포함하는 것을 특징으로 한다.A method of manufacturing a wafer level chip scale package according to the present invention includes the steps of: (a) preparing a semiconductor chip having a protective film formed to expose a bonding pad; (b) forming an insulating layer on the protective film; (c) forming a metal base layer on the insulating layer to connect with the bonding pads; (d) forming a first photoresist pattern so that the metal base layer is partially exposed; (e) forming a first metal layer on the exposed metal base layer; (f) forming a second photoresist pattern partially on the first photoresist pattern and the first metal layer; (g) forming a second metal layer on the exposed first metal layer; (h) removing the first photoresist pattern and the second photoresist pattern; (i) removing the exposed metal base layer; (j) forming an electroless plating layer on the first metal layer and the second metal layer; (k) attaching a solder ball to the electroless plating layer formed on the second metal layer.

여기서 (g)단계의 제 2금속층은 전해 도금법으로 형성되는 것이 바람직하다.Here, the second metal layer of step (g) is preferably formed by the electroplating method.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 2는 본 발명의 제 1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이고, 도 3a 내지 도 3h는 본 발명의 제 1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조 공정을 나타낸 단면도이다.2 is a cross-sectional view of a wafer level chip scale package according to a first embodiment of the present invention, and FIGS. 3A to 3H are cross-sectional views illustrating a manufacturing process of a wafer level chip scale package according to a first embodiment of the present invention.

도 2와 같은 웨이퍼 레벨 칩 스케일 패키지(200)는, 본딩 패드(3)가 형성된 활성면을 갖는 반도체 칩(1)과 본딩 패드(3)를 제외한 활성면 상에 형성된 보호막(10)을 포함한다. 보호막(10) 상에 형성된 절연층(220)과, 본딩 패드(3)와 연결되며 절연층(220) 상에 부분적으로 형성된 금속 기저층(230) 및 금속 기저층(230) 상에 형성된 제 1금속층(250a)을 포함한다. 또한 제 1금속층(250a)에 부분적으로 형성된 복수개의 제 2금속층(250b)과, 제 1금속층(250a)과 제 2금속층(250b)에 형성된 무전해 도금층(270) 및 제 2금속층(250b)에 형성된 무전해 도금층(270)에 부착된 솔더 볼(260)을 포함하는 것을 특징으로 한다.The wafer level chip scale package 200 as shown in FIG. 2 includes a semiconductor chip 1 having an active surface on which a bonding pad 3 is formed, and a protective film 10 formed on the active surface except for the bonding pad 3. . The insulating layer 220 formed on the passivation layer 10, the metal base layer 230 connected to the bonding pad 3 and partially formed on the insulating layer 220, and the first metal layer formed on the metal base layer 230 ( 250a). In addition, the plurality of second metal layers 250b partially formed on the first metal layer 250a, the electroless plating layer 270 and the second metal layer 250b formed on the first metal layer 250a and the second metal layer 250b. It characterized in that it comprises a solder ball 260 attached to the electroless plating layer 270 formed.

보호막(10)은 반도체 칩(1)의 패브리케이션 공정에서 본딩 패드(3)가 노출되 도록 실리콘 산화물 또는 실리콘 질화물 등의 재질로 활성면 상에 부분적으로 형성된다.The protective film 10 is partially formed on the active surface of a material such as silicon oxide or silicon nitride so that the bonding pad 3 is exposed in the fabrication process of the semiconductor chip 1.

금속 기저층(230)은 약 0.5㎛ 두께의 티타늄-구리(Ti-Cu) 합금 등의 재질로 형성되고, 전해 도금법에 의해 형성되는 제 2금속층(250b)의 도금 기초층 역할과, 반도체 칩(1)과 제 1, 2금속층(250a, 250b)을 전기적으로 연결시키는 역할을 한다.The metal base layer 230 is formed of a material such as a titanium-copper (Ti-Cu) alloy having a thickness of about 0.5 μm, serves as a plating base layer of the second metal layer 250b formed by electroplating, and the semiconductor chip 1 ) And the first and second metal layers 250a and 250b to electrically connect each other.

제 1금속층(250a)은 금속 기저층(230) 상에 약 5㎛의 두께의 크롬(Cr), 구리, 니켈(Ni), 티타늄(Ti), 텅스텐(W), 바나듐(Vd), 팔라듐(Pd), 알루미늄(Al), 금(Au) 및 그 합금 등의 금속 재질로 형성되며, 일반적으로 구리가 사용된다.The first metal layer 250a is formed on the metal base layer 230 and has a thickness of about 5 μm of chromium (Cr), copper, nickel (Ni), titanium (Ti), tungsten (W), vanadium (Vd), and palladium (Pd). ), Aluminum (Al), gold (Au) and alloys thereof, and the like, and copper is generally used.

복수개의 제 2금속층(250b)은 약 50㎛의 두께로 제 1금속층(250a)과 같은 재질인 구리 등으로 제 1금속층(250a)상에 부분적으로 형성된다. 제 2금속층(250b)은 가늘고 긴 와이어와 같은 주상으로 형성되며, 특히 버섯 형상으로 형성되어 제 2금속층(250b) 상에 형성되는 무전해 도금층(270)과 솔더 볼(260)과의 부착 면적을 증대시킬 수 있다.The plurality of second metal layers 250b is partially formed on the first metal layer 250a by copper or the like having the same material as the first metal layer 250a with a thickness of about 50 μm. The second metal layer 250b is formed in a columnar shape such as an elongated wire, and in particular, is formed in a mushroom shape to form an adhesion area between the electroless plating layer 270 and the solder ball 260 formed on the second metal layer 250b. You can increase it.

제 1, 2금속층(250a, 250b) 및 금속 기저층(230)이 외부 환경으로부터 보호되도록 무전해 도금층(270)이 약 1~2㎛의 두께의 니켈-구리(Ni-Cu) 재질로 형성되어 있고, 형성된 무전해 도금층(270)에는 솔더 볼(260)이 부착되어 있다. 따라서 반도체 칩(1)의 본딩 패드(3)와 솔더 볼(260)은 그 사이에 형성된 제 1, 2금속층(250a, 250b)과 금속 기저층(230)에 의해 전기적으로 연결된다.The electroless plating layer 270 is formed of nickel-copper (Ni-Cu) material having a thickness of about 1 to 2 μm so that the first and second metal layers 250a and 250b and the metal base layer 230 are protected from the external environment. The solder ball 260 is attached to the formed electroless plating layer 270. Therefore, the bonding pad 3 and the solder ball 260 of the semiconductor chip 1 are electrically connected by the first and second metal layers 250a and 250b and the metal base layer 230 formed therebetween.

상술된 내용에서 각각의 층의 형성 두께 및 재질은 패키지에 따라 다르게 형성될 수 있다. In the above description, the thickness and the material of each layer may be formed differently depending on the package.                     

도면을 참조하여 위와 같은 제 1실시예의 웨이퍼 레벨 칩 스케일 패키지의 제조 방법을 설명하겠다.A method of manufacturing the wafer level chip scale package of the first embodiment as described above will be described with reference to the drawings.

도 3a 내지 도 3h는 본 발명의 제 1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조 공정을 나타낸 단면도이다.3A to 3H are cross-sectional views illustrating a process of manufacturing a wafer level chip scale package according to a first embodiment of the present invention.

(a) 먼저, 도 3a와 같이 본딩 패드(3)가 형성되고, 본딩 패드(3)가 노출되도록 형성된 보호막(10)을 갖는 반도체 칩(1)을 준비하는 단계를 거친다. 본딩 패드(3)와 보호막(10)의 형성은 패브리케이션 공정에서 실시된다.(a) First, as shown in FIG. 3A, the bonding pad 3 is formed, and the semiconductor chip 1 having the protective film 10 formed to expose the bonding pad 3 is prepared. Formation of the bonding pad 3 and the protective film 10 is performed in a fabrication process.

(b) 이 단계에 이어, 도 3b와 같이 보호막(10) 상에 절연층(220)을 형성하는 단계를 거친다. 절연층(220)은 폴리이미드, 에폭시 등으로 이루어지며 전기적 절연 역할을 한다.(b) Following this step, forming an insulating layer 220 on the protective film 10, as shown in Figure 3b. The insulating layer 220 is made of polyimide, epoxy, and the like, and serves as electrical insulation.

(c) 이 단계에 이어, 도 3c와 같이 본딩 패드(3)와 연결되도록 절연층(220) 상에 금속 기저층(230)을 형성하는 단계를 거친다. 금속 기저층(230)은 스퍼터링(sputtering), 증착법(evaporation) 등에 의해 형성된다.(c) Following this step, the metal base layer 230 is formed on the insulating layer 220 to be connected to the bonding pad 3 as shown in FIG. 3C. The metal base layer 230 is formed by sputtering, evaporation, or the like.

(d) 이 단계에 이어, 금속 기저층(230) 상에 부분적으로 제 1감광막 패턴(240a)을 형성하는 단계를 거친다. 제 1감광막 패턴(240a)으로 포토레지스트(photo resist; PR) 등이 이용된다.(d) Subsequently, the first photoresist pattern 240a is partially formed on the metal base layer 230. Photoresist (PR) or the like is used as the first photoresist pattern 240a.

(e) 이 단계에 이어, 도 3d와 같이 노출된 금속 기저층(230) 상에 제 1금속층(250a)을 형성하는 단계를 거친다. 제 1금속층(250a)은 전해 도금법에 의해 도금된다.(e) Following this step, the first metal layer 250a is formed on the exposed metal base layer 230 as shown in FIG. 3D. The first metal layer 250a is plated by the electroplating method.

(f) 이 단계에 이어, 도 3e와 같이 제 1감광막 패턴(240a)과 제 1금속층(250a)에 제 2감광막 패턴(240b)을 형성하는 단계를 거친다. 제 2감광막 패턴(240b)은 제 1감광막 패턴(240a)과 같은 포토레지스트 재질이 이용된다. 제 2감광막 패턴(240b)은 제 1감광막 패턴(240a)에 비해 비교적 두껍게 형성되며, 후술될 제 2금속층(도 3f의 250b)이 주상의 형상을 갖도록 형성된다.(f) Following this step, the second photoresist pattern 240b is formed on the first photoresist pattern 240a and the first metal layer 250a as shown in FIG. 3E. As the second photoresist pattern 240b, a photoresist material similar to the first photoresist pattern 240a is used. The second photoresist pattern 240b is formed relatively thicker than the first photoresist pattern 240a, and the second metal layer 250b of FIG. 3F to be described later has a columnar shape.

(g) 이 단계에 이어, 도 3f와 같이 노출된 제 1금속층(250a) 상에 제 2금속층(250b)을 형성하는 단계를 거친다. 복수개의 제 2금속층(250b)은 솔더 볼(도 2의 260)이 부착될 부분과 대응되도록 전해 도금법에 의해 형성되고, 버섯 형상으로 형성되도록 도금 시간을 조절한다. 즉, 제 2금속층(250b)이 제 2감광막 패턴(240b) 두께 이상으로 도금된 후에도 도금 공정을 지속시키면, 형성된 제 2금속층(250b)을 중심으로 추가의 도금이 형성되므로 버섯 형상의 제 2금속층(250b)이 가능하다.(g) Following this step, the second metal layer 250b is formed on the exposed first metal layer 250a as shown in FIG. 3F. The plurality of second metal layers 250b are formed by the electroplating method so as to correspond to the portions to which the solder balls 260 of FIG. 2 are to be attached, and the plating time is adjusted to be formed in a mushroom shape. That is, if the plating process is continued even after the second metal layer 250b is plated to the thickness of the second photoresist pattern 240b, additional plating is formed around the formed second metal layer 250b, so that the mushroom-shaped second metal layer is formed. 250b is possible.

(h) 이 단계에 이어, 도 3g와 같이 제 1감광막 패턴(도 3f의 240a)과 제 2감광막 패턴(도 3f의 240b)을 제거하는 단계를 거친다.(h) Following this step, the first photoresist pattern 240a of FIG. 3F and the second photoresist pattern 240b of FIG. 3F are removed as shown in FIG. 3G.

(i) 이 단계에 이어, 외부로 노출된 금속 기저층(230)을 제거하는 단계를 거친다. 이 단계는 금속 기저층(230)을 부식시킬 수 있는 식각 용액을 이용하는 습식 식각(wet etching)법 또는 플라즈마 에칭(plasma etching) 등의 건식 식각(dry etching)법으로 식각시킨다.(i) Following this step, the metal base layer 230 exposed to the outside is removed. This step is etched by a dry etching method such as wet etching or plasma etching using an etching solution that can corrode the metal base layer 230.

(j) 이 단계에 이어, 도 3h와 같이 제 1금속층(250a)과 제 2금속층(250b)에 무전해 도금층(270)을 형성하는 단계를 거친다. 무전해 도금층(270)은 무전해 도금법으로 형성된다.(j) Following this step, the electroless plating layer 270 is formed on the first metal layer 250a and the second metal layer 250b as shown in FIG. 3H. The electroless plating layer 270 is formed by an electroless plating method.

(k) 이 단계에 이어, 제 2금속층(250b)의 상부에 형성된 무전해 도금층(270) 에 솔더 볼(도 2의 260)을 부착하여 리플로우(reflow)하는 단계를 거치면, 도 3과 같은 웨이퍼 레벨 칩 스케일 패키지(도 2의 100)의 제조 공정은 완료된다. 리플로우 공정을 거치면 솔더 볼(도 2의 260) 내의 주석-납 합금 재질과 무전해 도금층(270)이 반응하여 금속간 화합물을 형성한다. 형성된 금속간 화합물은 반응성이 낮은 물질이고, 산화 등에 의해 솔더 볼(도 2의 260)이 분리되는 것을 방지 할 수 있으므로 기계적 신뢰도가 증가된다.(k) Following this step, a process of reflowing by attaching solder balls (260 of FIG. 2) to the electroless plating layer 270 formed on the second metal layer 250b is performed as shown in FIG. 3. The manufacturing process of the wafer level chip scale package (100 in FIG. 2) is complete. After the reflow process, the tin-lead alloy material in the solder ball (260 of FIG. 2) and the electroless plating layer 270 react to form an intermetallic compound. The formed intermetallic compound is a material having low reactivity, and the mechanical reliability is increased because the solder balls (260 of FIG. 2) can be prevented from being separated by oxidation.

본 발명의 제 1실시예에 따른 제 2금속층(250b)은 가늘고 긴 복수개의 와이어과 같은 주상 형상으로 형성되므로, 유연성과 신축성이 증가된다. 따라서 솔더 볼(260)이 부착되는 제 2금속층(250b)의 길이가 길어짐에 따라(즉, 조인트(joint)부의 길이가 길어짐에 따라) 피로 파괴(fatigue failure)가 감소되므로 솔더 볼(260)과 제 2금속층(250b)간의 균열(솔더 조인트 크랙; solder joint crack)을 감소시킬 수 있다. 더불어 제 2금속층(250b)의 유연성에 의해 열 및 기계적인 충격이 완화되므로, 제 2금속층(250b) 하부에 위치한 제 1금속층(250a)과 절연층(220)이 받는 충격이 비교적 감소되어 계면간의 분리가 감소된다. 또한 종래 기술의 제조 방법과 장치를 이용함으로써 제조 장치의 추가가 필요하지 않으므로 그 생산성이 증진될 수 있다.Since the second metal layer 250b according to the first embodiment of the present invention is formed in a columnar shape such as a plurality of elongated wires, flexibility and elasticity are increased. Accordingly, fatigue failure is reduced as the length of the second metal layer 250b to which the solder balls 260 are attached is increased (that is, as the length of the joint part becomes longer), so that the solder balls 260 It is possible to reduce cracks (solder joint cracks) between the second metal layers 250b. In addition, since the thermal and mechanical shocks are alleviated by the flexibility of the second metal layer 250b, the impacts of the first metal layer 250a and the insulating layer 220 positioned below the second metal layer 250b are relatively reduced, and thus, the interface between the interfaces. Separation is reduced. In addition, by using the manufacturing method and apparatus of the prior art, the addition of the manufacturing apparatus is not necessary, the productivity can be improved.

한편 도면을 참조하여 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지의 또 다른 실시예를 설명하면 다음과 같다.Meanwhile, another embodiment of a wafer level chip scale package according to the present invention will be described with reference to the accompanying drawings.

도 4는 본 발명의 제 2실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이고, 도 5는 본 발명의 제 3실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단 면도이다.4 is a cross-sectional view of a wafer level chip scale package according to a second embodiment of the present invention, and FIG. 5 is a cross-sectional view of a wafer level chip scale package according to a third embodiment of the present invention.

도 4와 같은 웨이퍼 레벨 칩 스케일 패키지(300)는 제 2절연층(320b)이 형성되고, 제 1금속층(350a)과 제 2금속층(350b) 사이에 제 2금속 기저층(330b)이 형성된 것을 제외하면, 제 1실시예의 웨이퍼 레벨 칩 스케일 패키지(도 2의 200)와 동일하다.In the wafer level chip scale package 300 as shown in FIG. 4, the second insulating layer 320b is formed and the second metal base layer 330b is formed between the first metal layer 350a and the second metal layer 350b. This is the same as the wafer level chip scale package (200 in FIG. 2) of the first embodiment.

따라서, 본 발명의 제 2실시예의 웨이퍼 레벨 칩 스케일 패키지(300)의 제조 공정은, 제 1실시예의 제조 공정 중 (e)단계까지의 공정과 몇몇 단계의 제조 공정은 동일하다.Therefore, the manufacturing process of the wafer level chip scale package 300 of the second embodiment of the present invention is the same as the process up to step (e) of the manufacturing process of the first embodiment and the manufacturing process of some steps.

제 1실시예의 제조 공정 중 (a)단계부터 (e)단계의 공정이 완료되면,When the steps (a) to (e) of the manufacturing process of the first embodiment is completed,

(f′) 이어, 제 1감광막 패턴을 제거한 후, 제 1금속 기저층(330a, 제 1실시예의 금속 기저층(230))을 제거하는 단계를 거친다. 제 1금속 기저층(330a)은 제 1실시예와 같이 습식 식각법 또는 건식 식각법으로 제거시킨다.(f ') Then, after removing the first photoresist pattern, the first metal base layer 330a (the metal base layer 230 of the first embodiment) is removed. The first metal base layer 330a is removed by a wet etching method or a dry etching method as in the first embodiment.

(g′) 이 단계에 이어, 제 2절연층(320b)을 부분적으로 형성하고, 제 2절연층(320b)과 제 1금속층(350a) 상에 제 2금속 기저층(330b)을 형성하는 단계를 거친다. 제 2절연층(320b)은 제 1절연층(320a)과 같은 폴리이미드 또는 에폭시 등의 절연 재질로 형성되며, 제 2금속 기저층(330b)은 제 1금속 기저층(330a)과 같이 약 0.5㎛의 티타늄-구리 합금으로 스퍼터링 또는 증착법 등의 방법으로 형성된다. 제 2금속 기저층(330b)은 후에 형성되는 제 2금속층(350b)의 도금 기초층 역할을 한다.(g ') Following this step, forming a second insulating layer 320b partially, and forming a second metal base layer 330b on the second insulating layer 320b and the first metal layer 350a. Rough The second insulating layer 320b is formed of an insulating material such as polyimide or epoxy such as the first insulating layer 320a, and the second metal base layer 330b is about 0.5 μm like the first metal base layer 330a. A titanium-copper alloy is formed by sputtering or vapor deposition. The second metal base layer 330b serves as a plating base layer of the second metal layer 350b formed later.

(h′) 이 단계에 이어, 제 2감광막 패턴을 형성한 후, 제 2금속 기저층(330b) 상에 제 2금속층(350b)을 형성하는 단계를 거친다. 이때, 제 2금속층(350b)은 가늘고 긴 와이어와 같은 복수개의 주상으로 형성되며, 버섯 형상인 것이 더욱 바람직하다. 제 2금속층(350b)은 제 1실시예와 동일한 재질과 방법에 의해 형성되고, 버섯 형상으로 형성되도록 도금 시간을 조절한다.(h ') After the second photoresist pattern is formed, the second metal layer 350b is formed on the second metal base layer 330b. In this case, the second metal layer 350b is formed of a plurality of columnar shapes such as thin and long wires, and more preferably mushroom shape. The second metal layer 350b is formed by the same material and method as the first embodiment, and the plating time is adjusted to be formed in a mushroom shape.

(i′) 이 단계에 이어, 제 2감광막 패턴을 제거한 후 외부로 노출된 제 2금속 기저층(330b)을 제거하는 단계를 거친다. 제 2금속 기저층(330b)은 상술한 (g′)단계의 제 1금속 기저층(330a)과 같은 방법에 의해 제거된다.(i ') Following this step, the second photoresist pattern is removed and then the second metal base layer 330b exposed to the outside is removed. The second metal base layer 330b is removed by the same method as the first metal base layer 330a of step (g ') described above.

상술된 (i′)단계까지의 공정을 실시한 후, 제 1실시예의 (j)단계 내지 (k)단계의 공정을 거치면, 본 발명의 제 2실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(300)의 제조 공정은 완료된다. 이와 같은 제 2실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(300)는 제 2절연층(320b)을 형성함으로써 외부환경으로부터 금속층을 보호하여 산화 발생 등을 방지 할 수 있다.After the process up to step (i ') is performed, the process of steps (j) to (k) of the first embodiment is performed. The wafer level chip scale package 300 according to the second embodiment of the present invention The manufacturing process is complete. In the wafer level chip scale package 300 according to the second embodiment, the second insulating layer 320b may be formed to protect the metal layer from the external environment, thereby preventing oxidation.

도 5와 같이 제 3실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(400)는 제 2금속층(450b)의 상부에 그와 동일한 형상의 제 3금속층(450c)이 형성된 것을 제외하면, 제 1실시예의 웨이퍼 레벨 칩 스케일 패키지(도 2의 200)와 동일하다.As shown in FIG. 5, the wafer level chip scale package 400 according to the third embodiment is the wafer of the first embodiment except that the third metal layer 450c having the same shape is formed on the second metal layer 450b. Same as the level chip scale package (200 in FIG. 2).

제 3실시예의 웨이퍼 레벨 칩 스케일 패키지(400)의 제조 공정은, 제 1실시예의 제조 공정 중 (g)단계가 완료되면, 제 2금속층(450b)이 노출되도록 제 3광감막 패턴을 형성하고, 제 3금속층(450c)을 제 2금속층(450b) 상에 제 2금속층(450b)과 같은 방법의 동일한 재질로 형성한다. 또한 복수개의 제 3금속층(450c)은 버섯 형상으로 형성되는 것이 바람직하다. 이어, 제 1실시예의 (h)단계와 같이 제 3감광 막 패턴(420c)의 제거도 함께 실시하며, (i)단계를 거친 후, (j)단계와 같은 방법으로 제 1, 2, 3금속층(450a, 450b, 450c)에 무전해 도금층(470)을 형성한다. 이어, (k)단계와 같이 솔더 볼(460)을 제 3금속층(450c)에 형성된 무전해 도금층(470)에 부착하면 제 3실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(400)의 제조 공정은 완료된다.In the manufacturing process of the wafer level chip scale package 400 of the third embodiment, when step (g) of the manufacturing process of the first embodiment is completed, a third photoresist pattern is formed to expose the second metal layer 450b, The third metal layer 450c is formed on the second metal layer 450b using the same material as that of the second metal layer 450b. In addition, the plurality of third metal layers 450c may be formed in a mushroom shape. Subsequently, the third photosensitive film pattern 420c is also removed as in step (h) of the first embodiment. After the step (i), the first, second and third metal layers are processed in the same manner as in step (j). The electroless plating layer 470 is formed at 450a, 450b, and 450c. Subsequently, when the solder ball 460 is attached to the electroless plating layer 470 formed on the third metal layer 450c as in step (k), the manufacturing process of the wafer level chip scale package 400 according to the third embodiment is completed. do.

따라서 제 3실시예에 의해 형성된 웨이퍼 레벨 칩 스케일 패키지(400)는 제 1실시예의 제 2금속층(450b) 형성 단계가 한번 더 실시된 예로써, 신축성과 유연성이 더욱 증가된다. 또한 제 2실시예와 같이 형성된 층들이 외부 환경으로부터 보호되도록 노출된 제 1금속층(450a)상에 제 2절연층(도 4의 320b)이 형성될 수 있다.Therefore, the wafer level chip scale package 400 formed by the third embodiment is an example in which the second metal layer 450b forming step of the first embodiment is performed once more, and thus the elasticity and flexibility are further increased. In addition, a second insulating layer 320b of FIG. 4 may be formed on the exposed first metal layer 450a so that the layers formed as in the second embodiment are protected from the external environment.

한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.On the other hand, the embodiments of the present invention disclosed in the specification and drawings are merely presented specific examples to aid understanding, and are not intended to limit the scope of the present invention. In addition to the embodiments disclosed herein, it is apparent to those skilled in the art that other modifications based on the technical idea of the present invention may be implemented.

따라서, 본 발명의 구조를 따르면 소정의 두께와 형상을 갖는 가늘고 긴 와이어와 같은 복수개의 주상의 금속층을 형성함으로써, 신축성과 유연성을 부여하므로 솔더 볼과 형성된 층의 균열 및 그 계면의 분리 발생을 감소시킬 수 있다.Therefore, according to the structure of the present invention, by forming a plurality of columnar metal layers such as elongated wires having a predetermined thickness and shape, elasticity and flexibility are provided, thereby reducing the occurrence of cracking of solder balls and formed layers and separation of their interfaces. You can.

또한 본 발명의 구조를 따르면 종래의 웨이퍼 레벨 칩 스케일 패키지의 제조 장치를 이용함으로써 생산 원가를 절감 할 수 있다.In addition, according to the structure of the present invention it is possible to reduce the production cost by using a conventional wafer level chip scale package manufacturing apparatus.

Claims (4)

본딩 패드가 형성된 활성면을 갖는 반도체 칩과;A semiconductor chip having an active surface on which bonding pads are formed; 상기 본딩 패드가 노출되도록 상기 활성면에 형성된 보호막과;A protective film formed on the active surface to expose the bonding pads; 상기 본딩 패드가 노출되도록 상기 보호막 상에 형성된 절연층과;An insulating layer formed on the passivation layer to expose the bonding pads; 상기 본딩 패드와 연결되고, 상기 절연층 상에 부분적으로 형성된 금속 기저층과;A metal base layer connected to the bonding pad and partially formed on the insulating layer; 상기 금속 기저층 상에 형성된 제 1금속층과;A first metal layer formed on the metal base layer; 상기 제 1금속층 상에 형성된 버섯형상을 갖는 복수개의 주상(柱狀)의 제 2금속층과;A plurality of pillar-shaped second metal layers having a mushroom shape formed on said first metal layer; 상기 제 1금속층과 제 2금속층 상에 형성된 무전해 도금층과;An electroless plating layer formed on the first metal layer and the second metal layer; 상기 제 2금속층에 형성된 상기 무전해 도금층에 부착된 솔더 볼;을A solder ball attached to the electroless plating layer formed on the second metal layer; 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.Wafer level chip scale package comprising a. 삭제delete (a) 본딩 패드가 노출되도록 형성된 보호막을 갖는 반도체 칩을 준비하는 단계;(a) preparing a semiconductor chip having a protective film formed to expose a bonding pad; (b) 상기 보호막 상에 절연층을 형성하는 단계;(b) forming an insulating layer on the protective film; (c) 상기 본딩 패드와 연결되도록 상기 절연층 상에 금속 기저층을 형성하는 단계;(c) forming a metal base layer on the insulating layer to be connected to the bonding pads; (d) 상기 금속 기저층이 부분적으로 노출되도록 제 1감광막 패턴을 형성하는 단계;(d) forming a first photoresist pattern so that the metal base layer is partially exposed; (e) 노출된 상기 금속 기저층 상에 제 1금속층을 형성하는 단계;(e) forming a first metal layer on the exposed metal base layer; (f) 상기 제 1감광막 패턴과 제 1금속층 상에 상기 제1 감광막 패턴보다 두꺼운 제2 감광막 패턴을 부분적으로 형성하는 단계;(f) partially forming a second photoresist pattern on the first photoresist pattern and the first metal layer that is thicker than the first photoresist pattern; (g) 노출된 상기 제 1금속층 상에 주상(柱狀) 형상의 제 2금속층을 형성하는 단계;(g) forming a columnar second metal layer on the exposed first metal layer; (h) 상기 제 1감광막 패턴과 제 2감광막 패턴을 제거하는 단계;(h) removing the first photoresist pattern and the second photoresist pattern; (i) 노출된 상기 금속 기저층을 제거하는 단계;(i) removing the exposed metal base layer; (j) 상기 제 1금속층과 제 2금속층 상에 무전해 도금층을 형성하는 단계;(j) forming an electroless plating layer on the first metal layer and the second metal layer; (k) 상기 제 2금속층에 형성된 상기 무전해 도금층에 솔더 볼을 부착하는 단계;(k) attaching solder balls to the electroless plating layer formed on the second metal layer; 를 포함하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.Method of manufacturing a wafer level chip scale package comprising a. 제 3항에 있어서, 상기 (g)단계는 상기 본딩 패드 한 개에 대응되는 복수개의 상기 제 2금속층은 그 상단이 서로 부착되도록 전해 도금법으로 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.The method of claim 3, wherein the step (g) comprises forming a plurality of the second metal layers corresponding to one of the bonding pads by an electroplating method so that upper ends thereof are attached to each other. .
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