JP4307296B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、チップサイズパッケージ型の半導体装置及びその製造方法に関するものである。 The present invention relates to a chip size package type semiconductor device and a manufacturing method thereof.
近年、三次元実装技術として、また新たなパッケージ技術として、CSP(Chip Size Package)が注目されている。CSPとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。 In recent years, CSP (Chip Size Package) has attracted attention as a three-dimensional mounting technique and a new packaging technique. The CSP refers to a small package having an outer dimension substantially the same as the outer dimension of a semiconductor chip.
従来より、CSPの一種として、BGA型の半導体装置が知られている。このBGA型の半導体装置は、半田等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他の面上に搭載される半導体チップと電気的に接続したものである。 Conventionally, a BGA type semiconductor device is known as a kind of CSP. In this BGA type semiconductor device, a plurality of ball-shaped conductive terminals made of a metal member such as solder are arranged in a lattice pattern on one main surface of a package, and electrically connected to a semiconductor chip mounted on the other surface of the package. Is connected to.
そして、このBGA型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。 When incorporating this BGA type semiconductor device into an electronic device, each conductive terminal is crimped to a wiring pattern on the printed circuit board, thereby electrically connecting the semiconductor chip and the external circuit mounted on the printed circuit board. Connected.
このようなBGA型の半導体装置は、側部に突出したリードピンを有するSOP(Small Outline Package)やQFP(Quad Flat Package)等の他のCSP型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。このBGA型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。 Such a BGA type semiconductor device is provided with a larger number of conductive terminals than other CSP type semiconductor devices such as SOP (Small Outline Package) and QFP (Quad Flat Package) having lead pins protruding from the side. It has the advantage that it can be reduced in size. This BGA type semiconductor device has an application as an image sensor chip of a digital camera mounted on a mobile phone, for example.
図18は、従来のBGA型の半導体装置の概略構成を成すものであり、図18(A)はこのBGA型の半導体装置の表面側の斜視図である。また、図18(B)はこのBGA型の半導体装置の裏面側の斜視図である。 FIG. 18 shows a schematic configuration of a conventional BGA type semiconductor device, and FIG. 18A is a perspective view of the surface side of the BGA type semiconductor device. FIG. 18B is a perspective view of the back side of the BGA type semiconductor device.
このBGA型の半導体装置101は、第1及び第2のガラス基板102、103の間に半導体チップ104がエポキシ樹脂105a、105bを介して封止されて成る。第2のガラス基板103の一主面上、即ちBGA型の半導体装置101の裏面上には、導電端子106が格子状に複数配置されている。この導電端子106は、第2の配線110を介して半導体チップ104へと接続される。複数の第2の配線110には、それぞれ半導体チップ104の内部から引き出された第1の配線が接続されており、各導電端子106と半導体チップ104との電気的接続がなされている。
In this BGA type semiconductor device 101, a semiconductor chip 104 is sealed between first and second glass substrates 102 and 103 via epoxy resins 105a and 105b. A plurality of
このBGA型の半導体装置101の断面構造について図19を参照して更に詳しく説明する。図19はダイシングラインに沿って、個々のチップに分割されたBGA型の半導体装置101の断面図を示している。 The cross-sectional structure of the BGA type semiconductor device 101 will be described in more detail with reference to FIG. FIG. 19 is a cross-sectional view of the BGA type semiconductor device 101 divided into individual chips along the dicing line.
半導体チップ104の表面に配置された絶縁膜108上に第1の配線107が設けられている。この半導体チップ104は樹脂層105aによって第1のガラス基板102と接着されている。また、この半導体チップ104の裏面は、樹脂層105bによって第2のガラス基板103と接着されている。
A
そして、第1の配線107の一端は第2の配線110と接続されている。この第2の配線110は、第1の配線107の一端から第2のガラス基板103の表面に延在している。そして、第2のガラス基板103上に延在した第2の配線110上には、ボール状の導電端子106が形成されている。
One end of the
上述した技術は、例えば以下の特許文献1に記載されている。
しかしながら、上述したBGA型の半導体装置101において、第1の配線107と第2の配線110との接触面積が非常に小さいため、第2の配線110は、この接触部分で断線するおそれがあった。また、第2の配線110のステップカバレージにも問題があった。
However, in the BGA type semiconductor device 101 described above, since the contact area between the
また、第2の配線110の強度が充分でないため、本体である半導体装置をプリント基板へ実装する際などに生じるせん断応力(水平方向から加わる力)や衝撃により、第2の配線110に歪みが生じて、第2の配線110が変形、破損もしくは移動するなどの問題が生じていた。結果として、半導体装置の信頼性が低下していた。
Further, since the strength of the
そこで、本発明は、チップサイズパッケージ型の半導体装置及びその製造方法において、信頼性の向上を図る。 Therefore, the present invention aims to improve reliability in a chip size package type semiconductor device and a method for manufacturing the same.
本発明の半導体装置の製造方法は、第1の主面上にパッド電極が形成された半導体基板を準備し、半導体基板の第1の主面に支持体を接着する工程と、半導体基板の第2の主面からパッド電極に到達するビアホールを形成する工程と、ビアホールを通してパッド電極と電気的に接続され、かつビアホールから半導体基板の第2の主面上に延びるバリア層を形成する工程と、バリア層上に、配線層を形成する工程と、配線層上に、当該配線層を覆うようにして、当該配線層を補強する補強層を形成する工程と、補強層の表面にウェットエッチング処理して凹凸面を形成する工程と、前記補強層上に保護層を形成する工程と、を有することを特徴とする。 According to a method of manufacturing a semiconductor device of the present invention, a step of preparing a semiconductor substrate having a pad electrode formed on a first main surface and bonding a support to the first main surface of the semiconductor substrate; Forming a via hole reaching the pad electrode from the main surface of 2, and forming a barrier layer electrically connected to the pad electrode through the via hole and extending from the via hole onto the second main surface of the semiconductor substrate; A step of forming a wiring layer on the barrier layer, a step of forming a reinforcing layer for reinforcing the wiring layer so as to cover the wiring layer on the wiring layer, and wet etching treatment on the surface of the reinforcing layer And forming a concavo-convex surface, and forming a protective layer on the reinforcing layer.
また、本発明の半導体装置の製造方法は、第1の主面上にパッド電極が形成された半導体基板を準備し、半導体基板の第1の主面に支持体を接着する工程と、半導体基板の第2の主面上に第1の絶縁膜を形成する工程と、半導体基板の第2の主面からパッド電極に到達するビアホールを形成する工程と、ビアホールを通してパッド電極と電気的に接続され、かつビアホールから半導体基板の第2の主面上に延びるバリア層を形成する工程と、バリア層上に配線層を形成する工程と、第1の絶縁膜の表面、もしくは第1の絶縁膜及び配線層の表面にウェットエッチング処理して凹凸面を形成する工程と、第1の絶縁膜および配線層上に、当該配線層を覆うようにして、保護層を形成する工程と、を有することを特徴とする。 According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: preparing a semiconductor substrate having a pad electrode formed on a first main surface; and bonding a support to the first main surface of the semiconductor substrate; Forming a first insulating film on the second main surface of the semiconductor substrate, forming a via hole reaching the pad electrode from the second main surface of the semiconductor substrate, and being electrically connected to the pad electrode through the via hole. And a step of forming a barrier layer extending from the via hole onto the second main surface of the semiconductor substrate, a step of forming a wiring layer on the barrier layer, a surface of the first insulating film, or the first insulating film and Forming a concavo-convex surface by wet etching on the surface of the wiring layer; and forming a protective layer on the first insulating film and the wiring layer so as to cover the wiring layer. Features.
また、本発明の半導体装置の製造方法は、第1の主面上にパッド電極が形成された半導体基板を準備し、半導体基板の第1の主面に支持体を接着する工程と、半導体基板の第2の主面からパッド電極に到達するビアホールを形成する工程と、ビアホールを含む半導体基板の第2の主面上に絶縁膜を形成する工程と、ビアホールの底部を除去する工程と、ビアホールを通してパッド電極と電気的に接続され、かつビアホールから半導体基板の第2の主面上に延びるバリア層及び配線層を形成する工程と、絶縁膜の表面、もしくは絶縁膜及び配線層の表面にウェットエッチング処理して凹凸面を形成する工程と、絶縁膜および配線層上に、当該配線層を覆うようにして、保護層を形成する工程と、を有することを特徴とする。 According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: preparing a semiconductor substrate having a pad electrode formed on a first main surface; and bonding a support to the first main surface of the semiconductor substrate; Forming a via hole reaching the pad electrode from the second main surface, forming an insulating film on the second main surface of the semiconductor substrate including the via hole, removing the bottom of the via hole, and via hole Forming a barrier layer and a wiring layer that are electrically connected to the pad electrode through the via hole and extending on the second main surface of the semiconductor substrate from the via hole, and wet the surface of the insulating film or the surface of the insulating film and the wiring layer. And a step of forming an uneven surface by etching , and a step of forming a protective layer on the insulating film and the wiring layer so as to cover the wiring layer.
ここで、本発明の製造方法の上記ウェットエッチング処理は、フッ化アンモニウムと過酸化水素をエッチング溶液としてエッチングするものである。 Here, the wet etching process of the manufacturing method of the present invention is an etching process using ammonium fluoride and hydrogen peroxide as an etching solution.
本発明によれば、半導体チップのパッド電極から、その導電端子に至るまでの配線層が、ビアホールを介して形成されるため、上記配線層の断線やステップカバレージの劣化を防止することができる。 According to the present invention, since the wiring layer from the pad electrode of the semiconductor chip to the conductive terminal is formed through the via hole, disconnection of the wiring layer and deterioration of the step coverage can be prevented.
また、上記配線層は、その強度を補強する補強層に覆われているため、半導体装置をプリント基板へ搭載する際などに生じるせん断応力(水平方向に加わる力)や衝撃による配線層の歪み(配線層の変形や移動等)や、配線層の腐食等に対する耐久性を向上することができる。さらに、補強層は、その表面が粗面化処理されるため、その上に形成される保護層との密着性が向上する。 In addition, since the wiring layer is covered with a reinforcing layer that reinforces the strength of the wiring layer, the wiring layer is distorted by shear stress (force applied in the horizontal direction) generated when the semiconductor device is mounted on a printed circuit board or by impact ( It is possible to improve durability against deformation or movement of the wiring layer and corrosion of the wiring layer. Furthermore, since the surface of the reinforcing layer is roughened, the adhesion with the protective layer formed thereon is improved.
また、補強層が形成されない場合において、半導体チップの裏面に形成された絶縁膜、もしくは絶縁膜及び配線層は、その表面が粗面化処理されるため、その上に形成される保護層との密着性が向上する。 Further, in the case where the reinforcing layer is not formed, the insulating film formed on the back surface of the semiconductor chip, or the insulating film and the wiring layer is roughened on the surface, so that the protective layer formed thereon Adhesion is improved.
結果として、信頼性の高いチップサイズパッケージ型の半導体装置を得ることができる。 As a result, a highly reliable chip size package type semiconductor device can be obtained.
次に、本発明の第1の実施形態について図面を参照しながら説明する。まず、この半導体装置の構造について説明する。図12はこの半導体装置の断面図であり、後述する工程を経た半導体基板、即ちシリコンウエハー51をダイシングライン領域DL(不図示)のダイシングライン中心DSに沿って個々の半導体チップに分割したものを示している。
Next, a first embodiment of the present invention will be described with reference to the drawings. First, the structure of this semiconductor device will be described. FIG. 12 is a cross-sectional view of this semiconductor device, in which a semiconductor substrate that has undergone the steps described later, that is, a
半導体チップであるシリコンチップ51Aは、例えばCCD(Charge Coupled Device)イメージセンサ・チップであり、その第1の主面である表面には、BPSG等の層間絶縁膜52を介してパッド電極53が形成されている。このパッド電極53は、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域DL(不図示)にまで拡張したものであり、拡張パッド電極とも呼ばれる。
The
このパッド電極53は、シリコン窒化膜等のパッシベーション膜54で被覆されている。このパッド電極53が形成されたシリコンチップ51Aの表面には、例えばエポキシ樹脂から成る樹脂層55を介して、支持体であるガラス基板56が接着されている。この支持体であるガラス基板56は、シリコンチップ51Aを支持すると共に、シリコンチップ51Aを保護する機能を有するものである。
The
シリコンチップ51AがCCDイメージセンサ・チップの場合には、外部からの光をシリコンチップ51Aの表面のCCDデバイスで受光する必要があるため、ガラス基板56のような透明基板、もしくは半透明基板を用いる必要がある。シリコンチップ51Aが受光や発光するものでない場合には、ガラス基板に限らず、不透明基板を用いてもよい。例えば、金属や有機物から成る基板状のもの、もしくはテープ状のものを用いてもよい。
When the
そして、シリコンチップ51Aの第2の主面である裏面から、パッド電極53に到達するビアホールVHが形成されている。また、ビアホールVHの側壁には側壁絶縁膜59Aが形成されている。側壁絶縁膜59Aは後述する配線層63とシリコンチップ51Aとを電気的に絶縁するものである。
A via hole VH reaching the
また、シリコンチップ51Aの裏面には、ビアホールVHと隣接した領域に、第1の絶縁膜57及び第2の絶縁膜59を介して、緩衝層60が形成されている。緩衝層60は、例えば、弾力性に富んだ有機絶縁物や無機絶縁物、ホトレジスト等から成ることが好ましい。なお、第1の絶縁膜57は、必ずしも形成されていなくともよい。
A
そして、ビアホールVHを通してパッド電極53に電気的に接続し、かつビアホールVHからシリコンチップ51Aの裏面上に延在するバリア層61が形成されている。バリア層61は例えばチタンナイトライド(TiN)から成るメタル層である。もしくは、バリア層61は、バリア層として機能するものであれば、チタンナイトライド(TiN)以外の金属から成るものであってもよい。例えば、バリア層61は、チタンタングステン(TiW)、タンタルナイトライド(TaN)、及び上記金属の化合物から成るものであってもよい。
A
さらに、バリア層61上には、例えば銅(Cu)から成る配線層63(再配線層とも呼ばれる)が形成されている。ここで、バリア層61及び配線層63は、緩衝層60を覆うようにしてシリコンチップ51Aの裏面上に延びている。なお、配線層63の下層には、不図示のシード層が設けられているが、これは配線層63を電解メッキによって形成する際に用いられるメッキ電極となる金属層である。不図示のシード層は例えば銅(Cu)から成る。
Further, on the
一般に、上述したような配線層63は、その金属的特性により、半導体装置をプリント基板へ実装する際などに生じるせん断応力(水平方向に加わる力)や衝撃によって歪みが生じて、配線層63が変形、破損もしくは移動するおそれがある。即ち、配線層63の強度が充分ではなかった。そこで、本実施形態では、配線層63の強度を補強するための補強層64が、配線層63上及び第1の絶縁膜57上に、配線層63を覆うようにして形成されている。これにより、上記せん断応力や衝撃に対する配線層63の強度が向上して、配線層63が変形、破損もしくは移動することを極力抑止することができる。さらに、配線層63に腐食等の損傷が発生することを抑止することができる。この補強層64は、例えばシリコン酸化膜(SiO2膜)もしくはシリコン窒化膜(SiN膜)から成ることが好ましい。
Generally, the
ここで、補強層64は、その表面に、微細な凹凸が形成されるように粗面化処理されている。さらに、その粗面化処理された補強層64の表面を覆うようにして、補強層64上に保護層であるソルダーマスク65が形成されている。補強層64及びソルダーマスク65には、緩衝層60上の部分に開口部Kが形成されている。このソルダーマスク65の開口部Kを通して、導電端子であるハンダボール66が搭載されている。これにより、ハンダボール66と配線層63とが電気的に接続されている。このようなハンダボール66を複数形成することでBGA構造を得ることができる。
Here, the reinforcing
こうして、シリコンチップ51Aのパッド電極53から、その裏面に形成されたハンダボール66に至るまでの配線が可能となる。また、配線層63が、ビアホールVHを通して形成されているので、配線層63の断線が起こりにくく、そのステップカバレージも優れている。
Thus, wiring from the
また、配線層63は、補強層64に覆われているため、配線層63の腐食や、半導体装置をプリント基板へ搭載する際に生じるせん断応力や衝撃による配線層63の歪み(配線層63の変形や移動等)に対する耐久性が向上する。さらに、補強層64の表面に粗面化処理が為されているため、粗面化処理が為されていない場合に比して、補強層64とソルダーマスク65との密着性が向上する。また、補強層64はシリコンウエハー51の裏面上の全面を覆っているため、ソルダーマスク65と接する面が全て粗面化処理された面となる。これにより、ソルダーマスク65の密着性が向上する。
Further, since the
また、ハンダボール66は、緩衝層60上に配置されているので、このハンダボール66を介して、半導体装置をプリント基板へ搭載する際に、緩衝層60が一種のクッションとして働き、その衝撃が緩和され、ハンダボール66や本体である半導体装置が損傷することが防止される。
Further, since the
また、ハンダボール66の形成位置がシリコンチップ51Aの裏面より緩衝層60の厚さ分だけ高くなる。これにより、この半導体装置をプリント基板に搭載する際に、プリント基板とハンダボール66との熱膨張係数の差によって生じる応力や衝撃によって、ハンダボール66やシリコンチップ51Aが損傷することが防止される。
Further, the
なお、シリコンチップ51Aは、GaAs、Ge、Si−Ge等の他の材料の半導体チップであってもよい。また、ガラス基板56は、シリコンチップ51Aの熱膨張係数Ksに近い熱膨張係数Kgを有していることが好ましい。その熱膨張係数Kgの範囲はSiの熱膨張係数Ks(2.6〜3.0ppm/°K)の±30%以内である。即ち、ガラス基板の熱膨張係数Kg、シリコンチップ51Aの熱膨張係数Ksとすると、0.7Ks≦Kg≦1.3Ksという関係が成り立つことである。
The
これによって、ガラス基板56とシリコンチップ51Aの熱膨張係数の差異によるガラス基板56の反りが極力防止される。シリコンチップ51Aが他の材料の半導体チップである場合にも同様のことが言える。
Thereby, the curvature of the
次に、上述した本発明の第1の実施形態に係る半導体装置の製造方法について図面を参照して説明する。本実施形態に係る半導体装置の製造方法は、例えば以下のように行われる。なお、図1乃至図12は、半導体基板であるシリコンウエハー51の断面を示しており、後述するダイシング工程で分割される予定の隣接チップの境界(即ちダイシングライン領域DL近傍)の断面を示している。図1乃至図12では、シリコンウエハー51の第1の主面、即ち表面には、図示しない半導体集積回路(例えば、CCDイメージセンサ)が形成されているものとする。
Next, a method for manufacturing the semiconductor device according to the first embodiment of the present invention described above will be described with reference to the drawings. The semiconductor device manufacturing method according to the present embodiment is performed, for example, as follows. 1 to 12 show a cross section of a
最初に、図1に示すように、シリコンウエハー51の表面に、BPSG等の層間絶縁膜52を介して、一対のパッド電極53を形成する。この一対のパッド電極53は例えばアルミニウム、アルミニウム合金、銅などの金属層から成り、その厚さは1μm程度である。また、一対のパッド電極53はダイシングライン領域DLに拡張され、その拡張された端部をダイシングライン領域DLのダイシングライン中心DSの手前に配置している。
First, as shown in FIG. 1, a pair of
そして、一対のパッド電極53を覆うシリコン窒化膜等のパッシベーション膜54を形成し、さらにこのパッシベーション膜54上に、例えばエポキシ樹脂から成る樹脂層55を塗布する。
Then, a
そして、この樹脂層55を介して、シリコンウエハー51の表面にガラス基板56を接着する。このガラス基板56はシリコンウエハー51を支持及び保護する機能を有する。そして、このガラス基板56が接着された状態で、必要に応じてシリコンウエハー51の裏面エッチング、いわゆるバックグラインドを行い、その厚さを150μm程度に加工する。
Then, the
その後、酸(例えば、HFと硝酸等との混合液)をエッチャントとして用いて20μm程度、シリコンウエハー51をエッチングする。これにより、バックグラインドによって生じたシリコンウエハー51の機械的なダメージ層が除去され、シリコンウエハー51の表面に形成されたデバイスの特性が改善される。本実施形態では、シリコンウエハー51の最終仕上がりの厚さは130μm程度であるが、これはデバイスの種類に応じて適宜選択することができる。
Thereafter, the
そして、上記工程により裏面が削られたシリコンウエハー51の裏面の全面に第1の絶縁膜57を形成する。この第1の絶縁膜57は、例えばプラズマCVD法によって形成され、PE−SiO2膜やPE−SiN膜が適している。なお、この第1の絶縁膜57の形成は、省略されても構わない。
Then, a first insulating
次に、図2に示すように、第1の絶縁膜57上にホトレジスト層58を選択的に形成する。即ち、ホトレジスト層58は、パッド電極53に対応した位置に開口部を有して形成される。このホトレジスト層58をマスクとして、第1の絶縁膜57及びシリコンウエハー51のエッチングを行う。このエッチングにより、シリコンウエハー51を貫通するビアホールVHを形成する。ここで、ビアホールVHの底部では層間絶縁膜52が露出され、それに接してパッド電極53がある。
Next, as shown in FIG. 2, a
なお、第1の絶縁膜57の形成が省略されている場合には、シリコンウエハー51上に直接形成したホトレジスト層58をマスクとして用いて、シリコンウエハー51のエッチングを行う。
When the formation of the first insulating
ビアホールVHを形成するには、レーザービームを用いてエッチングする方法やドライエッチングを使用する方法がある。ビアホールVHの断面形状は、後述するシード層の被覆性を良くするために、順テーパー形状に加工してもよい。 In order to form the via hole VH, there are a method of etching using a laser beam and a method of using dry etching. The cross-sectional shape of the via hole VH may be processed into a forward tapered shape in order to improve the coverage of a seed layer described later.
次に、図3に示すように、ビアホールVHが形成されたシリコンウエハー51の裏面全体に第2の絶縁膜59を形成する。第2の絶縁膜59は、例えばプラズマCVD法によって形成され、PE−SiO2膜やPE−SiN膜が適している。第2の絶縁膜59は、ビアホールVHの底部、側壁、及び第1の絶縁膜57上に形成される。
Next, as shown in FIG. 3, a second insulating
なお、第1の絶縁膜57の形成が省略されている場合には、第2の絶縁膜59は、ビアホールVHの底部及び側壁を含むシリコンウエハー51の裏面上に形成される。
When the formation of the first insulating
次に、図4に示すように、ビアホールVHに隣接して、第2の絶縁膜59上に緩衝層60を形成する。緩衝層60は、フィルムレジストを用い、マスク露光及び現像処理により、所定の領域に形成することができる。緩衝層60は、これに限らず、有機絶縁物や無機絶縁物、金属、シリコン、ホトレジスト等の様々な材質を用いることができるが、クッションとして機能させるには、弾力性に富んだ有機絶縁物や無機絶縁物、ホトレジスト等が適している。
Next, as shown in FIG. 4, a
次に、図5(a)に示すように、ホトレジスト層を用いずに、シリコンウエハー51の裏面に対して、異方性のドライエッチングを行う。これにより、ビアホールVHの側壁のみに第2の絶縁膜59が残り、これが側壁絶縁膜59Aとなる。また、ビアホールVHの底部に位置する第2の絶縁膜59及び層間絶縁膜52がエッチング除去される。そして、ビアホールVHの底部では、パッド電極53が露出される。
Next, as shown in FIG. 5A, anisotropic dry etching is performed on the back surface of the
このように、本実施形態では、ビアホールVHの形成後に、第2の絶縁膜59をビアホールVH内に形成し、緩衝層60の形成後に、ビアホールVHの底部に位置する第2の絶縁膜59及び層間絶縁膜52をエッチングして除去し、パッド電極53を露出している。
As described above, in the present embodiment, after the formation of the via hole VH, the second insulating
これとは反対に、ビアホールVHの底部をエッチングして、パッド電極53を露出した後に、緩衝層60を形成することも可能であるが、そうすると、緩衝層60を形成する時に、露出されたビアホールVHの底部が汚染され、後にビアホールVH内に形成する配線層63とパッド電極53との電気的接続が不良になるおそれがある。そこで、本実施形態のように、緩衝層60の形成後に、ビアホールVHの底部をエッチングする方が、配線層63とパッド電極53との良好な電気的接続を得る上で好ましい。
On the contrary, it is possible to form the
また、上述した緩衝層60の形成後のエッチングにより、緩衝層60の表面が粗くなり、後述するバリア層61との密着性が上がるという利点もある。
In addition, the etching after the formation of the
なお、第1の絶縁膜57の形成が省略されている場合には、図5(b)に示すように、ホトレジスト層を用いずに、ビアホールVHを含むシリコンウエハー51の裏面上に形成された第2の絶縁膜59aに対して、異方性のエッチングを行う。これにより、ビアホールVHの側壁に第2の絶縁膜59aが残り、これが側壁絶縁膜59aとなる。また、シリコンウエハー51の裏面上に形成されている第2の絶縁膜59aは、ビアホールVHの底部に位置する第2の絶縁膜59aよりも厚く形成されているため、当該異方性エッチングを行った後も、絶縁膜として残存する。即ち、ビアホールVHの底部に位置する第2の絶縁膜59aのみが除去される。
When the formation of the first insulating
次に、図6に示すように、例えばチタンナイトライド(TiN)から成るバリア層61を、緩衝層60上を含むシリコンウエハー51の裏面上に形成する。バリア層61は、バリア層として機能するものであれば、チタンナイトライド(TiN)以外の金属から成るものであってもよい。例えば、バリア層61は、チタンタングステン(TiW)、タンタルナイトライド(TaN)、及び上記金属の化合物から成るものであってもよい。
Next, as shown in FIG. 6, a
さらに、不図示のシード層を、スパッタ法、MOCVD法、無電解メッキなどのいずれかの方法により、シリコンウエハー51の裏面側から、ビアホールVH内を含むバリア層61上に形成する。
Further, a seed layer (not shown) is formed on the
この不図示のシード層は、後述する電解メッキ時のメッキ成長のためメッキ電極となる。その厚さは1μm程度でよい。なお、ビアホールVHが順テーパーに加工されている場合には、不図示のシード層の形成にはスパッタ法を用いることができる。 This seed layer (not shown) serves as a plating electrode for plating growth during later-described electrolytic plating. Its thickness may be about 1 μm. When the via hole VH is processed to have a forward taper, a sputtering method can be used to form a seed layer (not shown).
そして、不図示のシード層に対して銅(Cu)の電界メッキを行うが、その前に、図7に示すように、電界メッキを行わない領域に対して、選択的にホトレジスト層62を形成する。この領域は、配線層63及びハンダボール66の形成領域を除くシリコンウエハー51の裏面上の領域である。
Then, copper (Cu) electroplating is performed on a seed layer (not shown), but before that, as shown in FIG. 7, a
次に、図8に示すように、銅(Cu)の電解メッキを行うことで配線層63を形成する。配線層63は、ビアホールVHからシリコンウエハー51の裏面に延びて、緩衝層60を覆う。これにより配線層63は、不図示のシード層及びバリア層61を介してパッド電極53と電気的に接続される。
Next, as shown in FIG. 8, the
なお、配線層63は、シリコンウエハー51の裏面の所望領域に、所望の本数を形成することができる。
Note that a desired number of wiring layers 63 can be formed in a desired region on the back surface of the
また、図8では、配線層63は、ビアホールVH内に完全に埋め込まれているが、メッキ時間の調整により、不完全に埋め込まれても良い。また、配線層63は、銅(Cu)の電解メッキにより、ビホールVH内に埋め込まれるように形成されているが、これには限定されず、他の方法により形成されてもよい。例えば、配線層63は、スズ(Sn)をメッキ形成した後、さらに銅(Cu)のメッキ形成を行うことにより形成されてもよい。もしくは、配線層63は、CVD法やMOCVD法により、ビアホールVH内に銅(Cu)等の金属を埋め込む方法により形成されてもよい。また、配線層63は、アルミニウム(Al)等の金属を用いたスパッタにより形成されてもよい。
In FIG. 8, the
そして、ホトレジスト層62を除去し、配線層63をマスクとして、ホトレジスト層62の下に残存している不図示のシード層及びバリア層61をエッチングにより除去する。このとき、配線層63もエッチングされるが、配線層63はシード層より厚いので問題はない。
Then, the
なお、図7及び図8では、シリコンウエハー51の裏面側の一部の領域にホトレジスト層62を形成した後に、これをマスクとして配線層63を形成しているが、本発明はこれに限定されず、配線層63を、例えば以下のように形成してもよい。即ち、図示しないが、ビアホールVHを含むシリコンウエハー51の裏面側の全面に配線層63用の金属層を形成した後、当該金属層上にホトレジスト層を形成し、当該ホトレジスト層をマスクとしたパターニングにより、配線層63を形成してもよい。
7 and 8, the
次に、図9に示すように、配線層63上及び第1の絶縁膜57上に、配線層63を覆うようにして、シリコン酸化膜(SiO2膜)もしくはシリコン窒化膜(SiN膜)から成る補強層64を形成する。さらに、補強層64に対して、その表面に微細な凹凸を形成する粗面化処理を行う。
Next, as shown in FIG. 9, a silicon oxide film (SiO 2 film) or a silicon nitride film (SiN film) is formed on the
この粗面化処理は、例えばCHF3ガスとCF4ガスとの混合ガス、CF4ガスとO2ガスとの混合ガス、もしくはC4F8ガスとSF6ガスとの混合ガスのいずれかを用いたドライエッチングにより行われる。なお、これらの混合ガスには希釈用のArガス等が含まれていてもよい。もしくは、例えばNH4F(フッ化アンモニウム)とH2O2(過酸化水素)をエッチング溶液としたウェットエッチングにより行われる。もしくは、例えばArガスやO2ガスを用いたスパッタにより行われてもよい。この粗面化処理された補強層64の表面を、図9中の拡大図に示す。
This roughening treatment is performed using, for example, any one of a mixed gas of CHF 3 gas and CF 4 gas, a mixed gas of CF 4 gas and O 2 gas, or a mixed gas of C 4 F 8 gas and SF 6 gas. It is performed by the dry etching used. Note that these mixed gases may contain Ar gas for dilution. Alternatively, for example, it is performed by wet etching using NH 4 F (ammonium fluoride) and H 2 O 2 (hydrogen peroxide) as an etching solution. Alternatively, for example, the sputtering may be performed using Ar gas or O 2 gas. The surface of the roughened reinforcing
次に、図10に示すように、上記粗面化処理された補強層64上に、保護層であるソルダーマスク65を形成する。ここで、ソルダーマスク65と接する補強層64の表面は、粗い面、即ち微細な凹凸が形成されている面となっているため、粗面化処理が為されていない場合に比して、補強層64に対するソルダーマスク65の密着性が確実なものとなる。
Next, as shown in FIG. 10, a
また、補強層64はシリコンウエハー51の裏面上の全面を覆っている。これにより、シリコンウエハー51の裏面側を覆うソルダーマスク65の全面が、粗面化処理された補強層64の表面と一様に接して被着される。従って、ソルダーマスク65の密着性が向上する。
The reinforcing
その後、緩衝層60の形成位置に対応するソルダーマスク65及び補強層64の一部の箇所を、例えばエッチング等により選択的に除去して、当該箇所において配線層63を露出する開口部Kを設ける。
Thereafter, a part of the
次に、図11に示すように、スクリーン印刷法を用いて、配線層63の所定領域上、即ち開口部Kで露出する配線層63上にハンダを印刷し、このハンダを熱処理でリフローさせることで、ハンダボール66を形成する。ハンダボール66は、ハンダに限らず、鉛フリーの低融点金属材料を用いて形成しても良い。また、開口部Kの数や形成領域を適宜選択することにより、ハンダボール66は、その数や形成領域を自由に選択して形成することができる。なお、ハンダによるハンダボール66の形成に替えて、メッキ形成による導電端子(ハンダボール66の形成箇所に設けられる)の形成を行ってもよい。
Next, as shown in FIG. 11, using a screen printing method, solder is printed on a predetermined region of the
そして、図12に示すように、ダイシングライン領域DL(不図示)のダイシングライン中心DSに沿ってダイシング工程を行い、シリコンウエハー51を複数のシリコンチップ51Aに分割する。このダイシング工程では、ダイシングブレードを用いて切削を行っている。
Then, as shown in FIG. 12, a dicing process is performed along a dicing line center DS in a dicing line region DL (not shown) to divide the
次に、本発明の第2の実施形態について図面を参照しながら説明する。まず、この半導体装置の構造について説明する。図16はこの半導体装置の断面図であり、後述する工程を経た半導体基板、即ちシリコンウエハー51をダイシングライン領域DL(不図示)のダイシングライン中心DSに沿って個々の半導体チップに分割したものを示している。なお、第1の実施形態に係る図12と同一の構成部分については、同一の符号を付して詳細な説明を省略する。
Next, a second embodiment of the present invention will be described with reference to the drawings. First, the structure of this semiconductor device will be described. FIG. 16 is a cross-sectional view of this semiconductor device, in which a semiconductor substrate that has undergone the steps described later, that is, a
本実施形態では、配線層63上に補強層64が形成されていない。即ち、配線層63上には、当該配線層63を覆うようにして、保護層であるソルダーマスク65が形成されている。ここで、ソルダーマスク65と接する第1の絶縁膜57の表面、もしくは第1の絶縁膜57及び配線層63の表面は、不図示の微細な凹凸が形成されるように粗面化処理されている。これにより、粗面化処理が為されていない場合に比して、配線層63と保護層65との密着性が向上する。これ以外の点に係る構成については、第1の実施形態と同じである。
In the present embodiment, the reinforcing
次に、上述した本発明の第2の実施形態に係る半導体装置の製造方法について図面を参照して説明する。本実施形態に係る半導体装置に製造方法では、最初の工程(図1に示した工程)から、配線層63及びハンダボール66の形成領域を除く不図示のシード層上に選択的にホトレジスト層62を形成する工程(図7に示した工程)に至るまでは、第1の実施形態と同じである。
Next, a method for manufacturing a semiconductor device according to the second embodiment of the present invention described above will be described with reference to the drawings. In the manufacturing method of the semiconductor device according to the present embodiment, the
上記不図示のシード層上の領域にホトレジスト層62を形成した後、図13に示すように、銅(Cu)の電解メッキを行うことで配線層63を形成する。この配線層63の形成方法は、第1の実施形態における配線層63の形成方法と同じである。
After forming a
そして、ホトレジスト層62を除去し、配線層63をマスクとして、ホトレジスト層62の下に残存している不図示のシード層及びバリア層61をエッチングにより除去する。このとき、配線層63もエッチングされるが、配線層63はシード層より厚いので問題はない。
Then, the
ここで、上記エッチングにより、ホトレジスト層62の下に残存している不図示のシード層及びバリア層61が除去されると共に、その位置で露出する第1の絶縁膜57の表面に、微細な凹凸が形成されるように粗面化処理が行われる。もしくは、その位置で露出する第1の絶縁膜、及び配線層63の双方の表面に上記粗面化処理が行われる。この粗面化処理が為されたときの第1の絶縁膜57、及び配線層63の表面を、図13中の拡大図に示す。なお、第1の絶縁膜57の形成が省略されている場合、第2の絶縁膜59aの表面が粗面化処理される。
Here, a seed layer (not shown) and the
この粗面化処理は、例えばCHF3ガスとCF4ガスとの混合ガス、CF4ガスとO2ガスとの混合ガス、もしくはC4F8ガスとSF6ガスとの混合ガスのいずれかを用いたドライエッチングにより行われる。なお、これらの混合ガスには希釈用のArガス等が含まれていてもよい。もしくは、例えばNH4F(フッ化アンモニウム)とH2O2(過酸化水素)をエッチング溶液としたウェットエッチングにより行われる。もしくは、例えばArやO2を用いたスパッタにより行われてもよい。 This roughening treatment is performed using, for example, any one of a mixed gas of CHF 3 gas and CF 4 gas, a mixed gas of CF 4 gas and O 2 gas, or a mixed gas of C 4 F 8 gas and SF 6 gas. It is performed by the dry etching used. Note that these mixed gases may contain Ar gas for dilution. Alternatively, for example, it is performed by wet etching using NH 4 F (ammonium fluoride) and H 2 O 2 (hydrogen peroxide) as an etching solution. Alternatively, for example, sputtering may be performed using Ar or O 2 .
次に、図14に示すように、上記粗面化処理された第1の絶縁膜57及び配線層63上に、配線層63を覆うようにして、保護層であるソルダーマスク65を形成する。ここでソルダーマスク65と接する第1の絶縁膜57の表面、もしくは第1の絶縁膜57及び配線層63の表面は、粗い面、即ち微細な凹凸が形成されている面となっているため、粗面化処理を行わない場合に比して、第1の絶縁膜57、もしくは第1の絶縁膜57及び配線層63に対するソルダーマスク65の密着性が向上する。
Next, as shown in FIG. 14, a
その後、緩衝層60の形成位置に対応するソルダーマスク65の一部の箇所を、例えばエッチング等により選択的に除去して、当該箇所において配線層63を露出する開口部Kを設ける。
Thereafter, a part of the
次に、図15に示すように、スクリーン印刷法を用いて、配線層63の所定領域上、即ち開口部Kで露出する配線層63上にハンダを印刷し、このハンダを熱処理でリフローさせることで、ハンダボール66を形成する。そして、図16に示すように、ダイシングライン領域DL(不図示)のダイシングライン中心DSに沿ってダイシング工程を行い、シリコンウエハー51を複数のシリコンチップ51Aに分割する。
Next, as shown in FIG. 15, using a screen printing method, solder is printed on a predetermined region of the
上述したように、本実施形態では、第1の絶縁膜57の表面、もしくは第1の絶縁膜及び配線層63の表面に粗面化処理が為されているため、粗面化処理を行わない場合に比して、第1の絶縁膜57、もしくは第1の絶縁膜及び配線層63に対するソルダーマスク65の密着性が向上する。
As described above, in the present embodiment, since the surface of the first insulating
なお、上述した第1及び第2の両実施形態において、バリア層61がチタンナイトライド(TiN)から成り、かつNH4F(フッ化アンモニウム)とH2O2(過酸化水素)をエッチング溶液としたウェットエッチングが行われる場合、第1の絶縁膜57(第1の絶縁膜57の形成が省略されている場合には第2の絶縁膜59a)が粗面化処理される。この理由は、次のように考えられる。
In both the first and second embodiments described above, the
この場合のバリア層61の結晶構造は、図17のチタンナイトライド層の結晶構造模式図に示すように、結晶粒界から成る柱状構造を有している。そして、バリア層61を除去する際のエッチング時に、エッチング溶液が、上記結晶粒界を介してバリア層61下に不均一に染み出す。この不均一に染み出したエッチング溶液が、バリア層61の下に形成された被粗面化膜である第1の絶縁膜57(第1の絶縁膜57の形成が省略されている場合には第2の絶縁膜59a)の表面に到達し、不均一にエッチングが進行することで、当該表面が粗面化されるものと考えられる。
The crystal structure of the
この第1の絶縁膜57(第1の絶縁膜57の形成が省略されている場合には第2の絶縁膜59a)の粗面化処理は、図8もしくは図13に示した配線層63の形成及びバリア層61の除去に係る工程において行われる。
The roughening treatment of the first insulating film 57 (the second
また、上述した第1及び第2の両実施形態では、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域DLまで拡張して成るパッド電極53を形成しているが、これには限定されず、パッド電極53の代わりにダイシングライン領域DLまで拡張されない通常のワイヤボンディングに用いられるパッド電極をそのまま利用しても良い。この場合は、ビアホールVHの形成位置をこのパッド電極に合わせれば良く、他の工程は全く同じである。
In both the first and second embodiments described above, the
また、本発明は、ハンダボール66が形成されたBGA型の半導体装置及びその製造方法に適用されるものとしたが、本発明はこれに制限されるものではない。即ち、本発明は、シリコンウエハーを貫通するビアホールに形成された配線層を有するものであれば、ハンダボールが形成されない半導体装置及びその製造方法にも適用されるものである。例えば、LGA(Land Grid Array)型の半導体装置及びその製造方法にも適用される。
Although the present invention is applied to the BGA type semiconductor device in which the
Claims (11)
前記半導体基板の第1の主面に支持体を接着する工程と、Adhering a support to the first main surface of the semiconductor substrate;
前記半導体基板の第2の主面から前記パッド電極に到達するビアホールを形成する工程と、Forming a via hole reaching the pad electrode from the second main surface of the semiconductor substrate;
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体基板の第2の主面上に延びるバリア層を形成する工程と、Forming a barrier layer electrically connected to the pad electrode through the via hole and extending from the via hole onto the second main surface of the semiconductor substrate;
前記バリア層上に、配線層を形成する工程と、Forming a wiring layer on the barrier layer;
前記配線層上に、当該配線層を覆うようにして、補強層を形成する工程と、Forming a reinforcing layer on the wiring layer so as to cover the wiring layer;
前記補強層の表面にウェットエッチング処理して凹凸面を形成する工程と、Forming a concavo-convex surface by wet etching treatment on the surface of the reinforcing layer;
前記補強層上に保護層を形成する工程と、を有することを特徴とする半導体装置の製造方法。And a step of forming a protective layer on the reinforcing layer.
前記ビアホールを形成した後、前記ビアホール内を含む前記半導体基板の第2の主面の全面に第2の絶縁膜を形成する工程と、Forming a second insulating film on the entire second main surface of the semiconductor substrate including the inside of the via hole after forming the via hole;
前記第2の絶縁膜を異方性エッチングして、前記ビアホールの底部に位置する第2の絶縁膜を除去して、前記ビアホールの側壁に側壁絶縁膜を形成する工程と、Anisotropically etching the second insulating film to remove the second insulating film located at the bottom of the via hole and forming a sidewall insulating film on the side wall of the via hole;
前記補強層及び前記保護層を形成した後、当該補強層及び当該保護層の一部をエッチングして、前記配線層の一部を露出する開口部を形成する工程と、After forming the reinforcing layer and the protective layer, etching the part of the reinforcing layer and the protective layer to form an opening exposing a part of the wiring layer;
前記開口部で露出する前記配線層上に導電端子を形成する工程と、Forming a conductive terminal on the wiring layer exposed at the opening;
前記半導体基板を複数の半導体チップに分割する工程と、を有することを特徴とする請求項1に記載の半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 1, further comprising a step of dividing the semiconductor substrate into a plurality of semiconductor chips.
前記絶縁膜を異方性エッチングして、前記ビアホールの底部に位置する前記絶縁膜を除去して、前記ビアホールの側壁に側壁絶縁膜を形成する工程と、Anisotropically etching the insulating film, removing the insulating film located at the bottom of the via hole, and forming a sidewall insulating film on the side wall of the via hole;
前記補強層及び前記保護層を形成した後、当該補強層及び当該保護層の一部をエッチングして、前記配線層の一部を露出する開口部を形成する工程と、After forming the reinforcing layer and the protective layer, etching the part of the reinforcing layer and the protective layer to form an opening exposing a part of the wiring layer;
前記開口部で露出する前記配線層上に導電端子を形成する工程と、Forming a conductive terminal on the wiring layer exposed at the opening;
前記半導体基板を複数の半導体チップに分割する工程と、を有することを特徴とする請求項1に記載の半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 1, further comprising a step of dividing the semiconductor substrate into a plurality of semiconductor chips.
前記配線層は、銅から成ることを特徴とする請求項1乃至請求項4のうちいずれか1項に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the wiring layer is made of copper.
前記半導体基板の第1の主面に支持体を接着する工程と、Adhering a support to the first main surface of the semiconductor substrate;
前記半導体基板の第2の主面上に第1の絶縁膜を形成する工程と、Forming a first insulating film on a second main surface of the semiconductor substrate;
前記第1の絶縁膜から前記パッド電極に到達するビアホールを形成する工程と、Forming a via hole reaching the pad electrode from the first insulating film;
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体基板の第2の主面上に延びるバリア層を形成する工程と、Forming a barrier layer electrically connected to the pad electrode through the via hole and extending from the via hole onto the second main surface of the semiconductor substrate;
前記バリア層上に、配線層を形成する工程と、Forming a wiring layer on the barrier layer;
前記第1の絶縁膜の表面、もしくは前記第1の絶縁膜及び前記配線層の表面にウェットエッチング処理して凹凸面を形成する工程と、Forming a concavo-convex surface by wet etching treatment on the surface of the first insulating film, or on the surface of the first insulating film and the wiring layer;
前記第1の絶縁膜及び前記配線層上に、当該配線層を覆うようにして、保護層を形成する工程と、を有することを特徴とする半導体装置の製造方法。And a step of forming a protective layer on the first insulating film and the wiring layer so as to cover the wiring layer.
前記第2の絶縁膜上に緩衝層を形成する工程と、Forming a buffer layer on the second insulating film;
前記第2の絶縁膜を異方性エッチングして、前記ビアホールの底部に位置する第2の絶縁膜を除去して、前記ビアホールの側壁に側壁絶縁膜を形成する工程と、Anisotropically etching the second insulating film to remove the second insulating film located at the bottom of the via hole and forming a sidewall insulating film on the side wall of the via hole;
前記バリア層、前記配線層及び前記保護層を形成した後、当該保護層の一部をエッチングして、前記配線層の一部を露出する開口部を形成する工程と、After forming the barrier layer, the wiring layer and the protective layer, etching a part of the protective layer to form an opening exposing a part of the wiring layer;
前記開口部で露出する前記配線層上に導電端子を形成する工程と、Forming a conductive terminal on the wiring layer exposed at the opening;
前記半導体基板を複数の半導体チップに分割する工程と、を有することを特徴とする請求項6に記載の半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 6, further comprising: dividing the semiconductor substrate into a plurality of semiconductor chips.
前記半導体基板の第1の主面に支持体を接着する工程と、Adhering a support to the first main surface of the semiconductor substrate;
前記半導体基板の第2の主面から前記パッド電極に到達するビアホールを形成する工程と、Forming a via hole reaching the pad electrode from the second main surface of the semiconductor substrate;
前記ビアホールを含む前記半導体基板の第2の主面上に絶縁膜を形成する工程と、Forming an insulating film on a second main surface of the semiconductor substrate including the via hole;
前記絶縁膜を異方性エッチングして、前記ビアホールの底部に位置する前記絶縁膜を除去して、前記ビアホールの側壁に側壁絶縁膜を形成する工程と、Anisotropically etching the insulating film, removing the insulating film located at the bottom of the via hole, and forming a sidewall insulating film on the side wall of the via hole;
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体基板の第2の主面上に延びるバリア層を形成する工程と、Forming a barrier layer electrically connected to the pad electrode through the via hole and extending from the via hole onto the second main surface of the semiconductor substrate;
前記バリア層上に、配線層を形成する工程と、Forming a wiring layer on the barrier layer;
前記絶縁膜の表面、もしくは前記絶縁膜及び前記配線層の表面にウェットエッチング処理して凹凸面を形成する工程と、Forming a concavo-convex surface by wet-etching the surface of the insulating film or the surface of the insulating film and the wiring layer;
前記絶縁膜及び前記配線層上に、当該配線層を覆うようにして、保護層を形成する工程と、を有することを特徴とする半導体装置の製造方法。And a step of forming a protective layer on the insulating film and the wiring layer so as to cover the wiring layer.
前記配線層及び前記保護層を形成した後、当該保護層の一部をエッチングして、前記配線層の一部を露出する開口部を形成する工程と、After forming the wiring layer and the protective layer, etching a part of the protective layer to form an opening exposing a part of the wiring layer;
前記開口部で露出する前記配線層上に導電端子を形成する工程と、Forming a conductive terminal on the wiring layer exposed at the opening;
前記半導体基板を複数の半導体チップに分割する工程と、を有することを特徴とする請求項8に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 8, further comprising: dividing the semiconductor substrate into a plurality of semiconductor chips.
前記配線層は、銅から成ることを特徴とする請求項6乃至請求項9のうちいずれか1項に記載の半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 6, wherein the wiring layer is made of copper.
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