JP4769926B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、複数のボール状の導電端子が配列されたBGA(Ball Grid Array)型の半導体装置及びその製造方法に関するものである。 The present invention relates to a BGA (Ball Grid Array) type semiconductor device in which a plurality of ball-shaped conductive terminals are arranged, and a method of manufacturing the same.
近年、三次元実装技術として、また新たなパッケージ技術として、CSP(Chip Size Package)が注目されている。CSPとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。 In recent years, CSP (Chip Size Package) has attracted attention as a three-dimensional mounting technique and a new packaging technique. The CSP refers to a small package having an outer dimension substantially the same as the outer dimension of a semiconductor chip.
従来より、CSPの一種として、BGA型の半導体装置が知られている。このBGA型の半導体装置は、半田等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他の面上に搭載される半導体チップと電気的に接続したものである。 Conventionally, a BGA type semiconductor device is known as a kind of CSP. In this BGA type semiconductor device, a plurality of ball-shaped conductive terminals made of a metal member such as solder are arranged in a lattice pattern on one main surface of a package, and electrically connected to a semiconductor chip mounted on the other surface of the package. Is connected to.
そして、このBGA型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。 When incorporating this BGA type semiconductor device into an electronic device, each conductive terminal is crimped to a wiring pattern on the printed circuit board, thereby electrically connecting the semiconductor chip and the external circuit mounted on the printed circuit board. Connected.
このようなBGA型の半導体装置は、側部に突出したリードピンを有するSOP(Small Outline Package)やQFP(Quad Flat Package)等の他のCSP型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。このBGA型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。 Such a BGA type semiconductor device is provided with a larger number of conductive terminals than other CSP type semiconductor devices such as SOP (Small Outline Package) and QFP (Quad Flat Package) having lead pins protruding from the side. It has the advantage that it can be reduced in size. This BGA type semiconductor device has an application as an image sensor chip of a digital camera mounted on a mobile phone, for example.
図28は、従来のBGA型の半導体装置の概略構成を成すものであり、図28(A)は、このBGA型の半導体装置の表面側の斜視図である。また、図28(B)はこのBGA型の半導体装置の裏面側の斜視図である。 FIG. 28 shows a schematic configuration of a conventional BGA type semiconductor device, and FIG. 28A is a perspective view of the surface side of this BGA type semiconductor device. FIG. 28B is a perspective view of the back side of the BGA type semiconductor device.
このBGA型の半導体装置101は、第1及び第2のガラス基板102、103の間に半導体チップ104がエポキシ樹脂105a、105bを介して封止されている。第2のガラス基板103の一主面上、即ちBGA型の半導体装置101の裏面上には、導電端子106が格子状に複数配置されている。この導電端子106は、第2の配線110を介して半導体チップ104へと接続される。複数の第2の配線110には、それぞれ半導体チップ104の内部から引き出されたアルミニウム配線が接続されており、各導電端子106と半導体チップ104との電気的接続がなされている。
In this BGA type semiconductor device 101, a semiconductor chip 104 is sealed between first and second glass substrates 102 and 103 via epoxy resins 105a and 105b. A plurality of
このBGA型の半導体装置101の断面構造について図29を参照して更に詳しく説明する。図29はダイシングラインに沿って、個々のチップに分割されたBGA型の半導体装置101の断面図を示している。 The cross-sectional structure of the BGA type semiconductor device 101 will be described in more detail with reference to FIG. FIG. 29 is a cross-sectional view of the BGA type semiconductor device 101 divided into individual chips along the dicing line.
半導体チップ104の表面に配置された絶縁膜108上に第1の配線107が設けられている。この半導体チップ104は樹脂層105aによって第1のガラス基板102と接着されている。また、この半導体チップ104の裏面は、樹脂層105bによって第2のガラス基板103と接着されている。
A
そして、第1の配線107の一端は第2の配線110と接続されている。この第2の配線110は、第1の配線107の一端から第2のガラス基板103の表面に延在している。そして、第2のガラス基板103上に延在した第2の配線上には、ボール状の導電端子106が形成されている。
One end of the
上述した技術は、例えば以下の特許文献1に記載されている。
しかしながら、上述したBGA型の半導体装置101において、第1の配線107と第2の配線110との接触面積が非常に小さいので、この接触部分で断線するおそれがあった。また、第2の配線110のステップカバレージにも問題があった。
However, in the above-described BGA type semiconductor device 101, since the contact area between the
本発明の半導体装置の製造方法は、第1の主面上にパッド電極を形成された半導体基板の第2の主面から前記パッド電極に到達するビアホールを形成する工程と、前記ビアホール内を含む前記半導体基板の第2の主面上に絶縁膜を形成する工程と、前記絶縁膜上に緩衝層を形成する工程と、前記ビアホールの底部の絶縁膜をエッチング除去する工程と、前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記緩衝層上に延びる配線層を形成する工程と、前記配線層上に導電端子を形成する工程と、前記半導体基板を複数の半導体チップに分割する工程と、を具備することを特徴とする。 A method of manufacturing a semiconductor device according to the present invention includes a step of forming a via hole reaching the pad electrode from a second main surface of a semiconductor substrate having a pad electrode formed on the first main surface, and the inside of the via hole. A step of forming an insulating film on the second main surface of the semiconductor substrate; a step of forming a buffer layer on the insulating film; a step of etching away the insulating film at the bottom of the via hole; Forming a wiring layer electrically connected to the pad electrode and extending from the via hole onto the buffer layer; forming a conductive terminal on the wiring layer; and forming the semiconductor substrate into a plurality of semiconductor chips. And a dividing step.
本発明によれば、半導体チップのパッド電極から、その導電端子に至るまでの配線の断線やステップカバレージの劣化を防止し、信頼性の高いBGA型の半導体装置を得ることができる。また、導電端子は緩衝層上に形成されるので、プリント基板への実装時における衝撃が緩和され半導体装置の損傷を防止できる。 According to the present invention, it is possible to prevent disconnection of wiring from the pad electrode of the semiconductor chip to the conductive terminal and deterioration of step coverage, and to obtain a highly reliable BGA type semiconductor device. In addition, since the conductive terminal is formed on the buffer layer, the impact at the time of mounting on the printed circuit board is mitigated, and damage to the semiconductor device can be prevented.
また、導電端子は、半導体チップの第2の主面より緩衝層の膜厚の分だけ、高い位置に形成される。これにより、この半導体装置がプリント基板へ実装された時に生じる応力が吸収されやすくなり、導電端子の損傷を極力防止することができる。 Further, the conductive terminal is formed at a position higher than the second main surface of the semiconductor chip by the thickness of the buffer layer. Thereby, the stress generated when the semiconductor device is mounted on the printed board is easily absorbed, and damage to the conductive terminals can be prevented as much as possible.
次に、本発明の第1の実施形態について図面を参照しながら詳細に説明する。まず、この半導体装置の構造について説明する。図12はこの半導体装置の断面図であり、後述する工程を経たシリコンウエハーをダイシングライン領域に沿って個々のチップに分割したものを示している。また、図12においてDSはダイシングライン中心である。 Next, a first embodiment of the present invention will be described in detail with reference to the drawings. First, the structure of this semiconductor device will be described. FIG. 12 is a cross-sectional view of this semiconductor device, and shows a silicon wafer that has been subjected to the steps described later and divided into individual chips along a dicing line region. In FIG. 12, DS is the center of the dicing line.
シリコンチップ51Aは、例えばCCDイメージセンサ・チップであり、その第1の主面である表面には、BPSG等の層間絶縁膜52を介してパッド電極53が形成されている。このパッド電極53は、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域にまで拡張したものであり、拡張パッド電極とも呼ばれる。
The
このパッド電極53は、シリコン窒化膜等のパッシベーション膜54で被覆されている。このパッド電極53が形成されたシリコンチップ51Aの表面には、例えばエポキシ樹脂から成る樹脂層55を介して、ガラス基板56が接着されている。ガラス基板56はシリコンチップ51Aを保護する保護基板として、またシリコンチップ51Aを支持する支持基板として用いられる。
The
シリコンチップ51AがCCDイメージセンサ・チップの場合には、外部からの光をシリコンチップ51Aの表面のCCDデバイスで受光する必要があるため、ガラス基板56のような透明基板、もしくは半透明基板を用いる必要がある。シリコンチップ51Aが受光や発光するものでない場合には不透明基板であってもよい。
When the
そして、シリコンチップ51Aの第2の主面である裏面から、パッド電極53に到達するビアホールVHが形成されている。また、ビアホールVHの側壁には側壁絶縁膜61Aが形成されている。側壁絶縁膜61Aは後述する配線層63とシリコンチップ51Aとを電気的に絶縁するものである。
A via hole VH reaching the
また、シリコンチップ51Aの裏面には、ビアホールVHと隣接した領域に、第1の絶縁膜57を介して緩衝層60が形成されている。
In addition, a
そして、このビアホールVHを通してパッド電極53に電気的に接続し、かつビアホールVHからシリコンチップ51Aの裏面上を延在する配線層63が形成されている。配線層63は、再配線層とも呼ばれるもので、例えば銅(Cu)上に、Ni/Au等のバリア層64を積層した構造である。
A
配線層63の下層にはシード層61が設けられているが、これは配線層63を電解メッキによって形成する際に用いられるメッキ電極となる金属層である。配線層63は、緩衝層60を覆うように、シリコンチップ51Aの裏面上に延びている。
A
そして、配線層63は保護膜であるソルダーマスク65によって覆われているが、ソルダーマスク65には緩衝層60上の部分に開口部Kが形成されている。このソルダーマスク65の開口部Kを通して、導電端子であるハンダボール66が搭載されている。これにより、ハンダボール66と配線層63とが電気的に接続されている。このようなハンダボール66を複数形成することでBGA構造を得ることができる。
The
こうして、シリコンチップ51Aのパッド電極53から、その裏面に形成されたハンダボール66に至るまでの配線が可能となる。また、ビアホールVHを通して配線しているので、断線が起こりにくくステップカバレージも優れている。さらに配線の機械的強度も高い。
Thus, wiring from the
また、ハンダボール66は、緩衝層60上に配置されているので、このハンダボール66を介して、この半導体装置をプリント基板へ搭載する際に、緩衝層60が一種のクッションとして働き、その衝撃が緩和されハンダボール66や本体である半導体装置が損傷することが防止される。
Further, since the
また、ハンダボール66の形成位置がシリコンチップ51Aの裏面より緩衝層60の厚さ分だけ高くなる。これにより、この半導体装置をプリント基板に搭載する際に、プリント基板とハンダボール66との熱膨張率の差によって生じる応力によって、ハンダボール66やシリコンチップ51Aが損傷することが防止される。
Further, the
緩衝層60は、有機絶縁物や無機絶縁物、金属、シリコン、ホトレジスト等の様々な材質を用いることができるが、クッションとして機能させるには、弾力性に富んだ有機絶縁物や無機絶縁物、ホトレジスト等が適している。
The
また、シリコンチップ51Aは、GaAs、Ge、Si−Ge等の他の材料の半導体チップであってもよい。また、ガラス基板56は、シリコンチップ51Aの熱膨張係数Ksに近い熱膨張係数Kgを有していることが好ましい。その熱膨張係数Kgの範囲はSiの熱膨張係数Ks(2.6〜3.0ppm/°K)の±30%以内である。すなわち、ガラス基板の熱膨張係数Kg、前記半導体基板の熱膨張係数Ksとすると、0.7Ks≦Kg≦1.3Ksという関係が成り立つことである。
Further, the
これによって、ガラス基板56とシリコンチップ51Aの熱膨張係数の差によるガラス基板56の反りが防止される。シリコンチップ51Aが他の材料の半導体チップである場合にも同様のことが言える。
This prevents the
次にこの半導体装置の製造方法について説明する。図1に示すように、シリコンウエハー51の第1の主面である表面には、図示しない半導体集積回路(例えば、CCDイメージセンサ)が形成されているものとする。なお、図1は、後述するダイシング工程で分割される予定の隣接チップの境界の断面を示している。
Next, a method for manufacturing this semiconductor device will be described. As shown in FIG. 1, a semiconductor integrated circuit (for example, a CCD image sensor) (not shown) is formed on the surface that is the first main surface of the
そのシリコンウエハー51の表面に、BPSG等の層間絶縁膜52を介して、一対のパッド電極53を形成する。この一対のパッド電極53は例えばアルミニウム、アルミニウム合金、銅などの金属層から成り、その厚さは1μm程度である。また、一対のパッド電極53はダイシングライン領域DLに拡張され、その拡張された端部をダイシングライン中心DSの手前に配置している。
A pair of
そして、一対のパッド電極53を覆うシリコン窒化膜等のパッシベーション膜54を形成し、さらにこのパッシベーション膜54上に、例えばエポキシ樹脂から成る樹脂層55を塗布する。
Then, a
そして、この樹脂層55を介して、シリコンウエハー51の表面にガラス基板56を接着する。このガラス基板56はシリコンウエハー51の保護基板や支持基板として機能する。そして、このガラス基板56が接着された状態で、必要に応じてシリコンウエハー51の裏面エッチング、いわゆるバックグラインドを行い、その厚さを150μm程度に加工する。
Then, the
その後、酸(例えば、HFと硝酸等との混合液)をエッチャントとして用いて20μm程度、シリコンウエハー51をエッチングする。これにより、バックグランドによって生じたシリコンウエハー51の機械的なダメージ層を除去し、シリコンウエハー51の表面に形成されたデバイスの特性を改善するのに有効である。本実施形態では、シリコンウエハー51の最終仕上がりの厚さは130μm程度であるが、これはデバイスの種類に応じて適宜選択することができる。
Thereafter, the
そして、上記工程により裏面が削られたシリコンウエハー51の裏面の全面に第1の絶縁膜57を形成する。この第1の絶縁膜57は、例えばプラズマCVD法によって形成され、PE−SiO2膜やPE−SiN膜が適している。
Then, a first insulating
次に、図2に示すように、第1の絶縁膜57上にホトレジスト層58を選択的に形成し、このホトレジスト層58をマスクとして、第1の絶縁膜57及びシリコンウエハー51のエッチングを行い、シリコンウエハー51を貫通するビアホールVHを形成する。ビアホールVHの底部には層間絶縁膜52が露出され、それに接してパッド電極53がある。ビアホールVHの幅は、40μm程度、その長さは200μm程度である。
Next, as shown in FIG. 2, a
ビアホールVHを形成するには、レーザービームを用いてエッチングする方法やドライエッチングを使用する方法がある。このビアホールVHの断面形状は、後述するシード層61の被覆性を良くするために、レーザービームの制御により順テーパー形状に加工することが好ましい。
In order to form the via hole VH, there are a method of etching using a laser beam and a method of using dry etching. The cross-sectional shape of the via hole VH is preferably processed into a forward tapered shape by controlling the laser beam in order to improve the coverage of the
次に、図3に示すようにビアホールVHが形成されたシリコンウエハー51の裏面全体に第2の絶縁膜59を形成する。第2の絶縁膜59は、例えばプラズマCVD法によって形成され、PE−SiO2膜やPE−SiN膜が適している。第2の絶縁膜59はビアホールVHの底部、側壁及び第1の絶縁膜57上に形成される。
Next, as shown in FIG. 3, a second insulating
次に、図4に示すように、ビアホールVHに隣接し、第2の絶縁膜59上に緩衝層60を形成する。緩衝層60としては、フィルムレジストを用い、マスク露光及び現像処理により、所定の領域に形成することができる。緩衝層60は、これに限らず、有機絶縁物や無機絶縁物、金属、シリコン、ホトレジスト等の様々な材質を用いることができるが、クッションとして機能させるには、弾力性に富んだ有機絶縁物や無機絶縁物、ホトレジスト等が適している。
Next, as shown in FIG. 4, a
次に、図5に示すようにホトレジスト層を用いないで、異方性のドライエッチングを行う。ビアホールVHの側壁にのみ、第2の絶縁膜59が残り、これが側壁絶縁膜59Aとなる。このエッチング工程で、ビアホールVHの底部の第2の絶縁膜59及び層間絶縁膜52がエッチング除去され、パッド電極53が露出される。
Next, anisotropic dry etching is performed without using a photoresist layer as shown in FIG. The second insulating
このように、本実施形態ではビアホールVHを形成後に、第2の絶縁膜59をビアホールVHの中に形成し、緩衝層60を形成した後に、ビアホールVHの底部の第2の絶縁膜59及び層間絶縁膜52をエッチングして除去し、パッド電極53を露出している。
Thus, in this embodiment, after forming the via hole VH, the second insulating
これとは反対に、ビアホールVHの底部をエッチングして、パッド電極53を露出した後に、緩衝層60を形成することも可能であるが、そうすると、緩衝層60を形成する時に、露出されたビアホールVHの底部が汚染され、後にビアホールVH内に形成する配線層63とパッド電極53との電気的接続が不良になるおそれがある。そこで、本実施形態のように、ビアホールVHを形成後に、ビアホールVHの底部をエッチングする方が、配線層63とパッド電極53との良好な電気的接続を得る上で好ましい。
On the contrary, it is possible to form the
また、図5の工程で緩衝層60を形成後にビアホールVH内の絶縁膜をエッチングして側壁絶縁膜59Aを形成しているが、このエッチングにより緩衝層60の表面が荒れて、後述するシード層61との密着性が上がるという利点もある。
Further, the
次に、配線層63を形成する工程を説明する。図6に示すように、銅(Cu)層、もしくはチタンタングステン(TiW)層やチタンナイトライド(TiN)層、タンタルナイトライド(TaN)層などのバリアメタル層、もしくは銅(Cu)層とバリアメタル層との積層構造から成るシード層61をスパッタ法、MOCVD法、無電解メッキなどのいずれかの方法により、シリコンウエハー51の裏面側から、ビアホールVH内を含む全面に形成する。シード層61は、ビアホールVH内では、パッド電極53と電気的に接続され、かつ側壁絶縁膜59Aを覆うように形成される。
Next, a process for forming the
また、シード層61は緩衝層60も覆っている。ここで、シード層61を構成するバリアメタル層は銅(Cu)が側壁絶縁膜59Aを通してシリコンウエハー51中に拡散するのを防止する。ただし、側壁絶縁膜59AがSiN膜で形成されている場合には、SiN膜が銅拡散に対するバリアとなるため、シード層61は銅(Cu)のみでも問題ない。
The
シード層61は後述する電解メッキ時のメッキ成長のためメッキ電極となる。その厚さは1μm程度でよい。なお、ビアホールVHが順テーパーに加工されている場合には、シード層61の形成にはスパッタ法を用いることができる。
The
そして、銅(Cu)の電解メッキを行うが、その前にメッキ膜を形成しない領域に選択的にホトレジスト層62を形成する(図7)。この領域は配線層63及びハンダボール形成領域を除く領域である。
Then, before the electrolytic plating of copper (Cu) is performed, a
次に、図8に示すように、銅(Cu)の電解メッキを行うことで配線層63を形成する。配線層63はビアホールVHからシリコンウエハー51の裏面に取り出され、この裏面上を延びて、緩衝層60を覆う。これにより配線層63は、パッド電極53と電気的に接続される。なお、図8では、配線層63はビアホールVH内に完全に埋め込まれているが、メッキ時間の調整により、不完全に埋め込まれても良い。
Next, as shown in FIG. 8, the
そして、ホトレジスト層62を除去し、配線層63をマスクとして、ホトレジスト層62の下に残存しているシード層61をエッチングにより除去する。このとき、配線層63もエッチングされるが、配線層63はシード層61より厚いので問題はない。
Then, the
次に、図9に示すように、ニッケル(Ni),金(Au)の無電解メッキ、もしくはスパッタ法により、配線層63上にNi/Au層から成るバリア層64を形成する。
Next, as shown in FIG. 9, a
次に、図10に示すように、配線層63上にソルダーマスク65を被着する。ソルダーマスク65の緩衝層60上の部分については除去され、開口部Kが設けられている。
Next, as shown in FIG. 10, a
そして、図11に示すように、スクリーン印刷法を用いて、配線層63の所定領域上にハンダを印刷し、このハンダを熱処理でリフローさせることで、ハンダボール66を形成する。ハンダボール66は、ハンダに限らず、鉛フリーの低融点金属材料を用いて形成しても良い。
Then, as shown in FIG. 11,
なお、配線層63はシリコンウエハー51の裏面の所望領域に、所望の本数を形成することができ、ハンダボール66の数や形成領域も自由に選択できる。
Note that a desired number of wiring layers 63 can be formed in a desired region on the back surface of the
そして、図12に示すように、ダイシングライン中心DSに沿ってダイシング工程を行い、シリコンウエハー51を複数のシリコンチップ51Aに分割する。このダイシング工程では、レーザービームを用いることができる。また、レーザービームを用いたダイシング工程において、ガラス基板56の切断面がテーパー形状となるように加工することにより、ガラス基板56の割れを防止することができる。
Then, as shown in FIG. 12, a dicing process is performed along the dicing line center DS to divide the
次に、本発明の第2の実施形態について図面を参照しながら詳細に説明する。まず、この半導体装置の構造について説明する。図15はこの半導体装置の断面図であり、後述する工程を経たシリコンウエハーをダイシングラインに沿って個々のチップに分割したものを示している。 Next, a second embodiment of the present invention will be described in detail with reference to the drawings. First, the structure of this semiconductor device will be described. FIG. 15 is a cross-sectional view of this semiconductor device, and shows a silicon wafer that has been subjected to the steps described later, divided into individual chips along a dicing line.
また、図15においてDSはスクライブライン中心である。なお、図15において、第1の実施形態に係る図12と同一の構成部分については同一の符号を付して詳細な説明を省略する。 In FIG. 15, DS is the center of the scribe line. In FIG. 15, the same components as those in FIG. 12 according to the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
本実施形態では、緩衝層60Aは、ビアホールVHの近傍を除いて、シリコンチップ51Aの裏面の全面に形成されている。配線層63は、ビアホールVHから緩衝層60Aに乗り上げ、緩衝層60A上に延びて、緩衝層60A上に終端する。これにより、第1の実施形態に比して、緩衝層60A上に形成される、配線層64及びソルダーマスク65のカバレージが向上する。これ以外の点については第1の実施形態と同じである。
In the present embodiment, the
次に、本実施形態の半導体装置の製造方法について説明するが、最初の工程からから第2の絶縁膜59を形成するまでの工程(図1〜図3の工程)については、第1の実施形態と全く同じである。 Next, a method for manufacturing the semiconductor device of this embodiment will be described. The steps from the first step to the formation of the second insulating film 59 (steps in FIGS. 1 to 3) are the same as those in the first embodiment. The form is exactly the same.
第2の絶縁膜59を形成した後、図13に示すように、緩衝層60AをビアホールVHの近傍を除いて、シリコンチップ51Aの裏面の全面に形成する。
After the formation of the second insulating
そして、図14に示すように、第1の実施形態と同様にして配線層63、ソルダーマスク65、ハンダボール66等を形成する。次に、図15に示すように、ダイシングライン中心DSに沿って、ダイシング工程を行い、シリコンウエハー51を複数のシリコンチップ51Aに分割する。
Then, as shown in FIG. 14, a
次に、本発明の第3の実施形態について図面を参照しながら詳細に説明する。第1及び第2の実施形態では、ビアホールVH内に配線層63を形成する前に、緩衝層60,60Aを形成しているが、本実施形態では、ビアホールVH内に埋め込み配線層を形成した後に、緩衝層73を形成している。
Next, a third embodiment of the present invention will be described in detail with reference to the drawings. In the first and second embodiments, the buffer layers 60 and 60A are formed before the
以下、図16〜図27を参照して詳しく説明する。図16に示すように、ビアホールVHの底の第2の絶縁膜59及び層間絶縁膜52をエッチング除去し、パッド電極53を露出する。このとき、緩衝層73はまだ形成されていない点で、第1の実施形態と異なるが、その他の点は第1の実施形態と同じである。
Hereinafter, this will be described in detail with reference to FIGS. As shown in FIG. 16, the second insulating
図17に示すように、銅(Cu)層、もしくはチタンタングステン(TiW)層やチタンナイトライド(TiN)層、タンタルナイトライド(TaN)層などのバリアメタル層、もしくは銅(Cu)層とバリアメタル層との積層構造から成るシード層61Aをスパッタ法、MOCVD法、無電解メッキなどのいずれかの方法により、シリコンウエハー51の裏面側から、ビアホールVH内を含む全面に形成する。
As shown in FIG. 17, a copper (Cu) layer, or a barrier metal layer such as a titanium tungsten (TiW) layer, a titanium nitride (TiN) layer, or a tantalum nitride (TaN) layer, or a copper (Cu) layer and a barrier. A
シード層61Aは、ビアホールVH内ではパッド電極53と電気的に接続され、かつ側壁絶縁膜59Aを覆うように形成される。シード層61Aは電解メッキ時のメッキ成長のためメッキ電極となる。その厚さは1μm程度でよい。なお、ビアホールVHが順テーパーに加工されている場合には、シード層61Aの形成にはスパッタ法を用いることができる。
The
そして、図18に示すように、ビアホールVH内を含むシリコンウエハー51の裏面の全面に、銅(Cu)の電解メッキを行い、メッキ層70を形成する。ビアホールVH内はメッキ層70によって完全にあるいは不完全に埋め込まれる。
Then, as shown in FIG. 18, electrolytic plating of copper (Cu) is performed on the entire back surface of the
次に、図19に示すように、ビアホールVHに埋め込まれたメッキ層70の部分上にホトレジスト層71を露光・現像処理により選択的に形成する。
Next, as shown in FIG. 19, a
次に図20に示すように、ホトレジスト層71をマスクとして、ホトレジスト層71によって被覆されていないメッキ層70の部分をエッチングし、さらに、その下層のシード層61Aをエッチングし、これらを除去する。これにより、ホトレジスト層71に下層に、ビアホールVH内に選択的に埋め込まれた埋め込み電極72が形成される。
Next, as shown in FIG. 20, using the
次に、図21に示すように、ホトレジスト層71を除去し、埋め込み電極72に隣接して第1の絶縁膜57上に緩衝層73を形成する。
Next, as shown in FIG. 21, the
次に、図22に示すように、もう一度シード層74をシリコンウエハー51の裏面の全体に形成する。なお、シード層74と第1の絶縁膜57との密着性を向上させるために、シード層74と第1の絶縁膜57との間にTiN等のバリア膜を介在させてもよい。特に、第1の絶縁膜57がSiN膜から成る場合に有効である。
Next, as shown in FIG. 22, the
その後、シード層74上にホトレジスト層75を形成する。ホトレジスト層75はメッキ膜を形成しない領域に選択的に形成する。シード層74は例えばCu層、あるいはCu/Cr層から成る。
Thereafter, a
そして、図23に示すように、銅(Cu)の電解メッキを行うことで、配線層76を形成する。配線層76は埋め込み電極72の全部又は一部を被覆することでこれと電気的に接続され、さらに緩衝層73を被覆するように延びている。
Then, as shown in FIG. 23, the
次に、図24に示すように、ホトレジスト層75を除去した後に、ニッケル(Ni),金(Au)の無電解メッキにより、配線層76上にNi/Au層から成るバリア層77を形成する。
Next, as shown in FIG. 24, after removing the
なお、配線層76は電解メッキ法によって形成したが、アルミニウム又はアルミニウム合金をスパッタ法により、シリコンウエハー51の裏面に全面に成膜し、その後、リソグラフィー及びエッチングにより、選択的に配線層76を形成しても良い。この場合は、アルミニウム又はアルミニウム合金とCuから成る埋め込み電極72との間にバリア膜(Cuの拡散防止膜)として、無電解メッキによるNi膜や、TiN等のバリア膜を形成することが望ましい。
Although the
次に、図25に示すように、バリア層77で覆われた配線層76上にソルダーマスク78を被着する。ソルダーマスク78の緩衝層73上の部分については除去され、開口部Kが設けられる。
Next, as shown in FIG. 25, a
次に、図26に示すように、スクリーン印刷法を用いて、開口部Kによって露出され、バリア層77で覆われた配線層76上にハンダを印刷し、このハンダを熱処理でリフローさせることで、ハンダボール79を形成する。配線層75はシリコンウエハー51の裏面の所望領域に、所望の本数を形成することができ、ハンダボール66の数や形成領域も自由に選択できる。
Next, as shown in FIG. 26, by using a screen printing method, solder is printed on the
そして、図27に示すように、ダイシングライン中心DSに沿ってダイシング工程を行い、シリコンウエハー51を複数のシリコンチップ51Aに分割する。このダイシング工程では、レーザービームを用いることができる。また、レーザービームを用いたダイシング工程において、ガラス基板56の切断面がテーパー形状となるように加工することにより、ガラス基板56の割れを防止することができる。
Then, as shown in FIG. 27, a dicing process is performed along the dicing line center DS to divide the
上述した第1、第2実施形態では、ビアホールVH内に電解メッキにより配線層64、64Aを埋め込むように形成し、第3の実施形態ではビアホールVH内に電解メッキにより埋め込み電極71形成しているが、これには限定されず他の方法を用いても良い。例えば、ビアホールVH内にCVD法やMOCVD法により銅(Cu)等の金属を埋め込む方法が挙げられる。
In the first and second embodiments described above, the wiring layers 64 and 64A are embedded in the via hole VH by electrolytic plating. In the third embodiment, the embedded
さらにまた、上述した第1、第2及び第3の実施形態では、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域まで拡張して成るパッド電極53を形成しているが、これには限定されず、パッド電極53の代わりにダイシングライン領域DLまで拡張されない通常のワイヤボンディングに用いられるパッド電極をそのまま利用しても良い。この場合は、ビアホールVHの形成位置をこのパッド電極に合わせれば良く、他の工程は全く同じである。
Furthermore, in the first, second and third embodiments described above, the
Claims (9)
前記ビアホール内を含む前記半導体基板の第2の主面上に絶縁膜を形成する工程と、
前記絶縁膜上に緩衝層を形成する工程と、
前記ビアホールの底部の絶縁膜をエッチング除去する工程と、
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記緩衝層上に延びる配線層を形成する工程と、
前記配線層上に導電端子を形成する工程と、
前記半導体基板を複数の半導体チップに分割する工程と、を具備することを特徴とする半導体装置の製造方法。 Forming a via hole reaching the pad electrode from the second main surface of the semiconductor substrate having the pad electrode formed on the first main surface;
Forming an insulating film on the second main surface of the semiconductor substrate including the inside of the via hole;
Forming a buffer layer on the insulating film;
Etching away the insulating film at the bottom of the via hole;
Forming a wiring layer electrically connected to the pad electrode through the via hole and extending on the buffer layer from the via hole;
Forming a conductive terminal on the wiring layer;
And a step of dividing the semiconductor substrate into a plurality of semiconductor chips.
前記ビアホール内を含む前記半導体基板の第2の主面上に絶縁膜を形成する工程と、
前記ビアホールの底部の絶縁膜をエッチング除去する工程と、
前記ビアホールに埋め込まれ、前記パッド電極と電気的に接続された埋め込み電極を形成する工程と、
前記第2の主面上に前記絶縁膜を介して緩衝層を形成する工程と、
前記埋め込み電極と電気的に接続され、前記緩衝層上に延びる配線層を形成する工程と、前記配線層上に導電端子を形成する工程と、
前記半導体基板を複数の半導体チップに分割する工程と、を具備することを特徴とする半導体装置の製造方法。 Forming a via hole reaching the pad electrode from the second main surface of the semiconductor substrate having the pad electrode formed on the first main surface;
Forming an insulating film on the second main surface of the semiconductor substrate including the inside of the via hole;
Etching away the insulating film at the bottom of the via hole;
Forming a buried electrode embedded in the via hole and electrically connected to the pad electrode;
Forming a buffer layer on the second main surface via the insulating film;
Forming a wiring layer electrically connected to the embedded electrode and extending on the buffer layer; forming a conductive terminal on the wiring layer;
And a step of dividing the semiconductor substrate into a plurality of semiconductor chips.
前記ビアホール内を含む前記半導体基板の第2の主面上に絶縁膜を形成する工程と、
前記ビアホールの底部の絶縁膜をエッチング除去する工程と、
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホール内から前記半導体基板の前記第2の主面上に延びる配線層を形成する工程と、
前記配線層上に導電端子を形成する工程と、
前記半導体基板を複数の半導体チップに分割する工程と、を具備することを特徴とする半導体装置の製造方法。 Forming a via hole reaching the pad electrode from the second main surface of the semiconductor substrate having the pad electrode formed on the first main surface;
Forming an insulating film on the second main surface of the semiconductor substrate including the inside of the via hole;
Etching away the insulating film at the bottom of the via hole;
Forming a wiring layer electrically connected to the pad electrode through the via hole and extending from the via hole onto the second main surface of the semiconductor substrate;
Forming a conductive terminal on the wiring layer;
And a step of dividing the semiconductor substrate into a plurality of semiconductor chips.
前記半導体チップの第2の主面から前記パッド電極に到達するように前記半導体チップに形成されたビアホールと、
前記ビアホールの近傍を除いて、前記半導体チップの第2の主面上に形成された緩衝層と、
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記緩衝層上に延在した配線層と、
前記緩衝層上に延在した配線層部分上に形成され、この配線層部分と電気的に接続された導電端子とを有することを特徴とする半導体装置。 A pad electrode provided on the first main surface of the semiconductor chip;
Via holes formed in the semiconductor chip so as to reach the pad electrode from the second main surface of the semiconductor chip;
A buffer layer formed on the second main surface of the semiconductor chip, excluding the vicinity of the via hole;
A wiring layer electrically connected to the pad electrode through the via hole and extending from the via hole onto the buffer layer;
A semiconductor device having a conductive terminal formed on a wiring layer portion extending on the buffer layer and electrically connected to the wiring layer portion.
前記半導体チップの第2の主面から前記パッド電極に到達するように前記半導体チップに形成されたビアホールと、
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホール内から前記半導体基板の前記第2の主面上に延びる配線層と、
前記第2の主面上に延びた前記配線層部分上に形成され、この配線層と電気的に接続された導電端子とを有することを特徴とする半導体装置。 A pad electrode provided on the first main surface of the semiconductor chip;
Via holes formed in the semiconductor chip so as to reach the pad electrode from the second main surface of the semiconductor chip;
A wiring layer electrically connected to the pad electrode through the via hole and extending from the via hole onto the second main surface of the semiconductor substrate;
A semiconductor device comprising: a conductive terminal formed on the wiring layer portion extending on the second main surface and electrically connected to the wiring layer.
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