KR100715861B1 - 발룬 - Google Patents

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KR100715861B1
KR100715861B1 KR1020060054878A KR20060054878A KR100715861B1 KR 100715861 B1 KR100715861 B1 KR 100715861B1 KR 1020060054878 A KR1020060054878 A KR 1020060054878A KR 20060054878 A KR20060054878 A KR 20060054878A KR 100715861 B1 KR100715861 B1 KR 100715861B1
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KR
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port
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KR1020060054878A
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김철수
안달
김귀수
송인상
박윤권
남광우
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삼성전자주식회사
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P5/00—Coupling devices of the waveguide type
    • H01P5/08—Coupling devices of the waveguide type for linking dissimilar lines or devices
    • H01P5/10—Coupling devices of the waveguide type for linking dissimilar lines or devices for coupling balanced lines or devices with unbalanced lines or devices

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  • Coils Or Transformers For Communication (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

전체 크기를 감소시킬 수 있는 발룬을 개시한다. 발룬은 불평형 신호를 입력 받는 입력 라인, 입력 라인으로부터 불평형 신호를 수신하여 평형 신호를 출력하는 출력 라인, 및 접지부를 구비한다. 여기서, 입력 라인 및 출력 라인은 동일층에 형성되고, 접지부는 입력 라인 및 출력 라인과 서로 다른 층에 형성된다. 접지부는 제1 출력 라인측과 제2 출력 라인측간의 전위차를 형성하도록 일부분이 제거되어 형성된 개구부를 가지며, 입력 라인과 전기적으로 연결된다. 이에 따라, 출력 라인의 길이가 입력 파장의
Figure 112006042719913-pat00001
를 만족하지 않더라도 제1 및 제2 출력 신호 간의 위상차를 약 180도로 형성할 수 있으므로, 발룬의 전체 크기를 감소시킬 수 있다.
발룬, 불평형 신호, 평형 신호

Description

발룬{Balun}
도 1은 종래의 발룬을 나타낸 사시도이다.
도 2는 도 1의 절단선 I-I'에 따른 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 발룬을 나타낸 사시도이다.
도 4는 도 3에 도시된 발룬을 나타낸 평면도이다.
도 5는 도 4의 절단선 Ⅱ-Ⅱ'에 따른 단면도이다.
도 6은 도 3에 도시된 'A'부분을 확대하여 나타낸 사시도이다.
도 7은 도 4에 제1 및 제2 출력 단자에서 각각 출력된 출력 신호들의 위상을 나타낸 그래프이다.
도 8은 도 4에 도시된 제1 및 제2 출력 단자에서 출력된 출력 신호들의 크기를 나타낸 그래프이다.
도 9는 본 발명의 제2 실시예에 따른 발룬을 나타낸 평면도이다.
도 10은 도 9의 절단선 Ⅲ-Ⅲ'에 따른 단면도이다.
도 11은 도 9에 도시된 'B'부분을 확대하여 나타낸 사시도이다.
도 12는 본 발명의 제3 실시예에 따른 발룬을 나타낸 사시도이다.
도 13은 도 12의 절단선 Ⅳ-Ⅳ'에 따른 단면도이다.
도 14는 도 12에 도시된 'C'부분을 확대하여 나타낸 사시도이다.
도 15는 본 발명의 제4 실시예에 따른 발룬을 나타낸 사시도이다.
도 16은 도 15에 도시된 출력 단자들에서 출력된 출력 신호들의 크기를 나타낸 그래프이다.
도 17은 본 발명의 제5 실시예에 따른 발룬을 나타낸 사시도이다.
도 18은 도 17의 절단선 Ⅴ-Ⅴ'에 따른 단면도이다.
도 19는 도 17의 절단선 Ⅵ-Ⅵ'에 따른 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200, 300 : 발룬 110 : 베이스 기판
120 : 입력 라인 130 : 출력 라인
140 : 접지부 150, 220, 230, 320 : 유전층
160, 240, 250 : 도전부 210, 310 : 캐패시터
본 발명은 발룬에 관한 것으로, 보다 상세하게는, 전체 크기의 감소 및 사용 대역폭을 향상시킬 수 있는 발룬에 관한 것이다.
발룬(Balunce to unbalance : Balun)은 불평형 신호(Unbalanced signal)를 평형 신호(Balanced signal)로 변환하거나, 이와 반대로 평형 신호를 불평형 신호로 변환하는 회로이다.
도 1은 종래의 발룬을 나타낸 사시도이고, 도 2는 도 1의 절단선 I-I'에 따 른 단면도이다.
도 1 및 도 2를 참조하면, 종래의 발룬(90)은 베이스 기판(10), 접지 전극(20), 제1 및 제2 출력 라인(30, 40), 제1 및 제2 도전부(50, 60), 입력 라인(70), 및 유전층(80)을 포함한다.
구체적으로, 베이스 기판(10)의 하부면에는 접지 전극(20)이 구비되고, 베이스 기판(10)의 상부면에는 제1 및 제2 출력 라인(30, 40)과 입력 라인(70)이 구비된다. 접지 전극(20)은 베이스 기판(10)의 하부면 전체를 커버한다.
제1 및 제2 출력 라인(30, 40)은 서로 소정의 거리로 이격되어 위치하고, 베이스 기판(10)을 가로지르는 중심선을 기준으로 서로 마주한다. 제1 및 제2 출력 라인(30, 40)은 꺽쇠 형상으로 패터닝된다.
제1 출력 라인(30)의 일단부에는 입력 라인(70)으로부터 수신된 입력 신호에 대응하여 제1 출력 신호를 출력하는 제1 출력 단자(OP1)가 구비된다. 제2 출력 라인(40)의 일 단부에는 입력 라인(70)으로부터 수신된 입력 신호에 대응하여 제2 출력 신호를 출력하는 제2 출력 단자(OP2)가 구비된다. 여기서, 제1 및 제2 출력 단자(OP1, OP2)는 서로 인접하여 위치한다.
제1 및 제2 도전부(50, 60)는 제1 및 제2 출력 라인(30, 40)과 접지 전극(20)을 전기적으로 연결한다.
즉, 제1 도전부(50)는 접지 전극(20)과 제1 출력 라인(30)과의 사이에 개재된다. 여기서, 베이스 기판(10)은 일부분이 제거되어 형성된 제1 비아홀을 가지며, 제1 도전부(50)는 제1 비아홀에 구비되어 접지 전극(20) 및 제1 출력 라인(30)과 전기적으로 연결된다. 이로써, 제1 출력 라인(30)은 접지 전극(20)과 전기적으로 연결된다.
제2 도전부(60)는 접지 전극(20)과 제2 출력 라인(40)과의 사이에 개재된다. 여기서, 베이스 기판(10)은 일부분이 제거되어 형성된 제2 비아홀을 가지며, 제1 도전부(50)는 제2 비아홀에 구비되어 접지 전극(20) 및 제2 출력 라인(40)과 전기적으로 연결된다. 이로써, 제2 출력 라인(40)은 접지 전극(20)과 전기적으로 연결된다.
한편, 입력 라인(70)은 제1 및 제2 출력 라인(30, 40)의 상부에 구비된다. 입력 라인(70)은 제1 출력 라인(30)과 인접한 단부에 외부로부터 입력 신호를 입력 받는 입력 단자(IP)가 구비된다.
제1 및 제2 출력 라인(30, 40)이 형성된 베이스 기판(10)의 상부면에는 유전층(80)이 구비된다. 유전층(80)은 제1 및 제2 출력 라인(30, 40)과 입력 라인(70)과의 사이에 개재된다.
입력 단자(IP)에 불평형 신호가 입력되면, 불평형 신호는 제1 및 제2 출력 라인(30, 40)에 입력되고, 제1 및 제2 출력 단자(OP1, OP2)는 불평형 신호를 평형 신호로 변환하여 제1 및 제2 출력 신호를 출력한다. 여기서, 제1 및 제2 출력 라인(30, 40)은 입력 신호가 1/2씩 각각 분리된 신호를 출력한다.
이와 같이, 입력 신호가 각각 1/2씩 동일하게 분리되어 출력되고, 제1 및 제2 출력 신호의 위상차는 약 180도이다. 이를 위해, 제1 출력 라인(30)의 상부에 위 치하는 입력 라인(70)의 길이는 입력 파장의 약
Figure 112006042719913-pat00002
를 만족하고, 제2 출력 라인(40)의 상부에 위치하는 입력 라인(70)의 길이도 입력 파장의 약
Figure 112006042719913-pat00003
를 만족해야한다. 또한, 이와 마찬가지로, 제1 및 제2 출력 라인(30, 40)은 입력 라인(20)과 마주하는 부분의 길이가 입력 파장의 약
Figure 112006042719913-pat00004
를 만족해야한다.
이와 같이, 발룬(90)은 불평형 신호를 입력받아 제1 및 제2 출력 단자(OP1, OP2)에서 각각 평형 신호를 출력하기 위해 입력 라인(20) 및 제1 및 제2 출력 라인(30, 40)은 서로 마주하는 부분의 길이가 각각 약
Figure 112006042719913-pat00005
를 만족해야 한다.
또한, 발룬(90)은 매칭하는 주파수 대역을 확장시키기 위해서 입력 라인(20) 및 제1 및 제2 출력 라인(30, 40)의 길이를 각각 연장하여야 한다.
이로 인해, 발룬(90)은 전체 크기를 줄이는데 한계가 있다.
본 발명의 목적은 전송 선로의 길이 줄여서 전체 크기를 감소시킴과 동시에 광대역 매칭이 가능한 발룬을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 하나의 특징에 따른 발룬은, 기판, 제1 신호 라인, 제2 신호 라인, 접지부 및 제1 유전체로 이루어진다.
제1 신호 라인은 상기 기판 상에 형성되고, 입력 신호를 전송한다. 제2 신호 라인은 상기 기판 상에서 상기 제1 신호 라인과 동일한 층에 구비되고, 상기 제1 신호 라인으로부터 상기 입력 신호를 수신하여 위상이 서로 다른 제1 및 제2 출력 신호를 출력한다. 접지부는 상기 기판 상에서 상기 제1 및 제2 신호 라인과 서로 다른 층에 구비되고, 상기 제2 신호 라인의 상기 제1 출력 신호가 전송되는 경로와 상기 제2 신호 라인의 상기 제2 출력 신호가 전송되는 경로 간의 전위차를 형성하도록 일부분이 제거되어 형성된 개구부를 가지며, 상기 제1 신호 라인과 전기적으로 연결된다. 제1 유전체는 상기 제1 및 제2 신호 라인과 상기 접지부와의 사이에 개재된다.
바람직하게는, 상기 제1 신호 라인은 외부로부터 상기 입력 신호를 수신하는 제1 포트, 및 상기 제1 포트와 대향하여 구비되고, 상기 제1 포트를 통해 수신된 상기 입력 신호를 상기 제2 신호 라인에 출력하는 제2 포트를 구비한다.
더욱 바람직하게는, 상기 제1 포트 및 상기 접지부를 서로 전기적으로 연결하는 제1 도전부를 더 포함한다. 여기서, 상기 유전체는 상기 제2 포트와 상기 접지부가 서로 중첩되는 영역에서 일부분이 제거되어 형성된 제1 비아홀을 갖는다. 상기 제1 도전부는 상기 제1 비아홀을 통해 상기 제1 포트 및 상기 접지부와 전기적으로 연결된다.
한편, 상기 접지부는 상기 기판의 주변 영역에 위치하고, 폐루프 형상을 갖는 제1 메탈부, 상기 제1 메탈부로부터 연장되어 형성되고, 상기 제1 및 제2 신호 라인과 서로 마주하는 제2 메탈부, 및 상기 제1 메탈부로부터 연장되어 형성되고, 상기 제1 포트 및 상기 입력 포트와 대응하는 영역에서 상기 제2 메탈부와 소정의 거리로 이격되어 위치하고, 상기 제1 신호 라인과 서로 마주하는 제3 메탈부를 포 함한다.
바람직하게는, 상기 제2 메탈부는 상기 제1 도전부를 통해 상기 제2 포트와 전기적으로 연결된다.
여기서, 상기 제2 메탈부 및 제3 메탈부는 상기 제1 메탈부로부터 연장되어 형성된 적어도 하나의 브렌치들을 포함할 수 있다.
또한, 상기 접지부는, 상기 제1 도전부를 통해 상기 제2 포트와 전기적으로 연결되는 제1 접지부, 상기 제1 접지부 상부에 이격 배치되는 제2 접지부 및 상기 제1 및 제2 접지부를 전기적으로 연결하고, 상기 제2 접지부가 상기 제1 접지부 상부에 이격 배치되도록 지지하는 도전 부재를 포함하여 형성할 수도 있다.
한편, 상기 제1 신호 라인은 상기 제1 포트가 형성된 영역의 폭이 제1 포트를 제외한 영역의 폭보다 두껍게 형성된다.
바람직하게는, 상기 제2 신호 라인은 상기 제2 포트와 서로 인접하여 위치하고, 상기 입력 신호를 수신하는 입력 포트, 상기 입력 포트로부터 연장되어 형성되고, 상기 제1 신호 라인과 인접하여 위치하며, 상기 제1 출력 신호를 출력하는 제1 출력라인, 및 상기 입력 포트로부터 상기 제1 출력라인과 서로 다른 방향으로 연장되어 형성되고, 상기 제2 출력 신호를 출력하는 제2 출력 라인을 포함한다.
더욱 바람직하게는, 상기 입력 포트는 상기 제2 신호 라인의 중앙부에 위치하고, 상기 제1 신호 라인의 길이는 상기 입력 포트 및 상기 제1 출력 라인을 합한 길이와 동일하게 형성된다.
한편, 상기 제1 출력 신호와 상기 제2 출력 신호 간의 위상차는 약 180도로 형성된다.
또한, 발룬은 상기 접지부의 상부에 구비되어 상기 접지부와 전기적으로 연결된 적어도 하나의 캐패시터를 더 포함할 수 있다.
바람직하게는, 상기 캐패시터는 상기 접지부의 상부에 구비되고, 상기 제2 영역에서 상기 접지부와 전기적으로 연결된 제1 전극부, 및 상기 제1 전극부의 상부에 구비되고, 상기 제1 영역에서 상기 접지부와 전기적으로 연결된 제2 전극부를 포함한다.
더욱 바람직하게는, 발룬은 상기 접지부와 상기 제1 전극부와의 사이에 개재된 제2 유전체, 및 상기 제1 전극부와 상기 제2 전극부와의 사이에 개재된 제3 유전체를 더 포함할 수 있다.
여기서, 상기 제2 유전체는 상기 제2 영역에서 상기 접지부를 부분적으로 노출하도록 일부분이 제거되어 형성된 제2 비아홀을 갖고, 상기 제3 유전체는 상기 제1 영역에서 접지부를 부분적으로 노출하도록 일부분이 제거되어 형성된 제3 비아홀을 갖는다. 이로써, 상기 제1 전극부는 상기 제2 비아홀을 통해 상기 접지부와 전기적으로 연결되고, 상기 제2 전극부는 상기 제3 비아홀을 통해 상기 접지부와 전기적으로 연결된다.
더욱 바람직하게는, 발룬은 상기 제2 비아홀에 구비되어 상기 제1 전극부 및 상기 접지부를 전기적으로 연결하는 제2 도전부, 및 상기 제3 비아홀에 구비되어 상기 제2 전극부 및 상기 접지부를 전기적으로 연결하는 제3 도전부를 더 포함할 수 있다.
또한, 상기 제1 전극부는 상기 제3 도전부가 관통하도록 상기 제3 도전부와 대응하는 영역이 제거되며, 제1 전극부는 상기 제3 도전부와 절연되어 위치한다.
한편, 상기 캐패시터는 상기 접지부의 상부에서 상기 제1 및 제2 영역에 걸쳐 형성된 제3 전극부, 및 상기 제3 전극부로부터 상기 제3 전극부와 직교하는 방향으로 연장되어 형성되고, 상기 제1 영역에 위치하며, 상기 접지부와 연결되어 상기 접지부 및 상기 제3 전극부를 전기적으로 연결하는 제4 전극부를 포함할 수도 있다. 여기서, 상기 제4 전극부는 상기 제3 전극부와 일체로 형성된다.
바람직하게는, 발룬은 상기 제3 전극부와 상기 접지부와의 사이에 개재된 제4 유전체를 더 포함할 수 있다.
또한, 상기한 본 발명의 목적을 실현하기 위한 하나의 특징에 따른 발룬은, 기판, 제1 신호 라인, 제2 신호 라인, 접지부 및 유전체로 이루어진다.
구체적으로, 제1 신호 라인은 제1 단부에 형성되어 입력 신호를 수신하는 제1 포트 및 상기 제1 단부와 대향하는 제2 단부에 형성되어 상기 제1 포트로부터 수신된 상기 입력 신호를 출력하는 제2 포트를 갖고, 상기 기판상에 형성되어 상기 입력 신호를 전송한다.
제2 신호 라인은 상기 제1 상기 기판상에서 상기 제1 신호 라인과 인접하여 위치하고, 상기 기판의 중앙부를 가로지르며, 상기 제2 포트와 인접한 영역에 형성되어 상기 제2 포트로부터 상기 입력 신호를 수신하는 입력 포트를 갖고, 양단부는 상기 입력 신호에 대응하여 위상이 서로 다른 제1 및 제2 출력 신호를 출력한다.
접지부는 상기 기판의 주변 영역에 위치하고, 폐루프 형상을 갖는 제1 메탈 부, 상기 제1 메탈부로부터 상기 기판의 중심부측으로 연장되어 형성되고, 상기 제1 및 제2 신호 라인과 서로 마주하는 제2 메탈부, 및 상기 제1 메탈부로부터 상기 기판의 중심부측으로 연장되어 형성되고, 상기 제2 신호 라인과 서로 마주하며, 상기 입력 단자 및 상기 제2 포트가 구비된 영역에서 제2 메탈부와 소정의 거리로 이격되며, 상기 제2 포트와 전기적으로 연결된 제3 메탈부를 포함한다.
유전체는 상기 제1 및 제2 신호 라인과 상기 접지부와의 사이에 개재된다.
또한, 상기한 본 발명의 목적을 실현하기 위한 하나의 특징에 따른 발룬은, 기판, 제1 신호 라인, 제2 신호 라인, 접지부, 유전체 및 캐패시터로 이루어진다.
구체적으로, 제1 신호 라인은 제1 단부에 형성되어 입력 신호를 수신하는 제1 포트 및 상기 제1 단부와 대향하는 제2 단부에 형성되어 상기 제1 포트로부터 수신된 상기 입력 신호를 출력하는 제2 포트를 갖고, 상기 기판상에 형성되어 상기 입력 신호를 전송한다.
제2 신호 라인은 상기 제1 상기 기판상에서 상기 제1 신호 라인과 인접하여 위치하고, 상기 기판의 중앙부를 가로지르며, 상기 제2 포트와 인접한 영역에 형성되어 상기 제2 포트로부터 상기 입력 신호를 수신하는 입력 포트를 갖고, 양단부는 상기 입력 신호에 대응하여 위상이 서로 다른 제1 및 제2 출력 신호를 출력한다.
접지부는 상기 기판의 주변 영역에 위치하고, 폐루프 형상을 갖는 제1 메탈부, 상기 제1 메탈부로부터 상기 기판의 중심부측으로 연장되어 형성되고, 상기 제1 및 제2 신호 라인과 서로 마주하는 제2 메탈부, 및 상기 제1 메탈부로부터 상기 기판의 중심부측으로 연장되어 형성되고, 상기 제2 신호 라인과 서로 마주하며, 상 기 입력 포트 및 상기 제2 포트가 구비된 영역에서 제2 메탈부와 소정의 거리로 이격되며, 상기 제2 포트와 전기적으로 연결된 제3 메탈부를 구비한다.
유전체는 상기 제1 및 제2 신호 라인과 상기 접지부와의 사이에 개재된다.
캐패시터는 상기 접지부의 상부에 구비되고, 상기 제3 메탈부와 전기적으로 연결된 제1 전극부, 및 상기 제1 전극부의 상부에서 상기 제1 전극부로부터 소정의 거리로 이격되어 위치하고, 상기 제2 메탈부와 전기적으로 연결된 제2 전극부를 구비한다.
또한, 상기한 본 발명의 목적을 실현하기 위한 하나의 특징에 따른 발룬은, 기판, 제1 신호 라인, 제2 신호 라인, 접지부, 유전체 및 캐패시터로 이루어진다.
구체적으로, 제1 신호 라인은 제1 단부에 형성되어 입력 신호를 수신하는 제1 포트 및 상기 제1 단부와 대향하는 제2 단부에 형성되어 상기 제1 포트로부터 수신된 상기 입력 신호를 출력하는 제2 포트를 갖고, 상기 기판상에 형성되어 상기 입력 신호를 전송한다.
제2 신호 라인은 상기 제1 상기 기판상에서 상기 제1 신호 라인과 인접하여 위치하고, 상기 기판의 중앙부를 가로지르며, 상기 제2 포트와 인접한 영역에 형성되어 상기 제2 포트로부터 상기 입력 신호를 수신하는 입력 포트를 갖고, 양단부는 상기 입력 신호에 대응하여 위상이 서로 다른 제1 및 제2 출력 신호를 출력한다.
접지부는 상기 기판의 주변 영역에 위치하고, 폐루프 형상을 갖는 제1 메탈부, 상기 제1 메탈부로부터 상기 기판의 중심부측으로 연장되어 형성되고, 상기 제1 및 제2 신호 라인과 서로 마주하는 제2 메탈부, 및 상기 제1 메탈부로부터 상기 기판의 중심부측으로 연장되어 형성되고, 상기 제2 신호 라인과 서로 마주하며, 상기 입력 단자 및 상기 제2 포트가 구비된 영역에서 제2 메탈부와 소정의 거리로 이격되고, 상기 제2 포트와 전기적으로 연결된 제3 메탈부를 구비한다.
유전체는 상기 제1 및 제2 신호 라인과 상기 접지부와의 사이에 개재된다.
캐패시터는 상기 접지부의 상부에 구비되고, 상기 제3 메탈부로부터 소정의 거리로 이격되어 위치하는 제3 전극부, 및 상기 제3 전극부로부터 연장되어 형성되고, 상기 제2 메탈과 연결되어 상기 제2 메탈부 및 상기 제3 전극부를 전기적으로 연결하는 제4 전극부를 구비한다.
이러한 발룬에 따르면, 접지부를 패터닝하여 제1 출력 신호측과 제2 출력 신호측 간의 전위차를 형성함으로써, 출력 라인의 길이가 입력 파장의
Figure 112006042719913-pat00006
를 만족하지 않더라도 제1 및 제2 출력 신호 간의 위상차를 약 180도로 형성할 수 있으므로, 발룬의 전체 크기를 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 제1 실시예에 따른 발룬을 나타낸 사시도이고, 도 4는 도 3에 도시된 발룬을 나타낸 평면도이다.
도 3 및 도 4를 참조하면, 발룬(100)은 베이스 기판(110), 입력 라인(120), 출력 라인(130), 접지부(140) 및 제1 유전층(150)을 포함한다.
구체적으로, 베이스 기판(110)은 실리콘 등과 같은 절연 물질로 이루어진 기판이다.
베이스 기판(110) 상에는 입력 라인(120)이 구비된다. 입력 라인(120)은 베이스 기판(110)의 중앙부를 가로지르며, 외부로부터 입력 신호를 수신하여 출력 라인(130)에 제공한다. 입력 라인(120)의 제1 단부에는 제1 포트(P1)가 구비되고, 제1 단부와 대향하는 제2 단부에는 제2 포트(P2)가 구비된다.
제1 포트(P1)는 외부로부터 입력 신호를 수신하고, 제2 포트(P2)는 입력 신호를 출력하여 출력 라인(130)에 제공한다. 여기서, 제2 포트(P2)의 폭은 입력 라인(120)의 다른 영역보다 넓게 형성된다.
한편, 출력 라인(130)은 베이스 기판(110) 상에 구비되며, 입력 라인(120)으로부터 소정의 거리로 이격되어 위치한다. 출력 라인(130)은 입력 라인(120)의 제2 포트(P2)와 인접하여 위치하는 입력 포트(P3), 및 입력 포트(P3)의 양측에 각각 위치하는 제1 및 제2 출력 라인(131, 133)을 포함한다.
입력 포트(P3)는 출력 라인(130)의 중앙부에 위치하고, 입력 포트(P3)의 폭은 제1 및 제2 출력 라인(131, 133)의 폭보다 넓게 형성된다. 입력 포트(P3)는 제2 포트(P2)로부터 입력 신호를 수신하여 제1 및 제2 출력 라인(131, 133)에 제공한다.
제1 출력 라인(131)은 입력 라인(120)과 인접하여 위치하고, 입력 포트(P3)로부터 입력 라인(120)의 길이 방향으로 연장되어 형성된다. 제1 출력 라인(131)은 입력 라인(120)과 평행하게 배치되며, 입력 라인(120)으로부터 소정의 간격으로 이격되어 위치한다. 제1 출력 라인(131)의 단부에는 제1 출력 포트(P4)가 구비된다. 제1 출력 포트(P4)는 제1 포트(P1)와 인접하여 위치하고, 입력 신호에 대응하는 제 1 출력 신호를 출력한다.
제2 출력 라인(133)은 입력 포트(P3)로부터 연장되어 형성되고, 입력 포트(P3)를 사이에 두고 제1 출력 라인(131)과 마주하여 위치한다. 제2 출력 라인(133)의 단부에는 제2 출력 포트(P5)가 구비된다. 제2 출력 포트(P5)는 입력 신호에 대응하는 제2 출력 신호를 출력한다.
제1 및 제2 출력 신호의 출력 과정을 살펴보면, 먼저, 제1 포트(P1)로부터 입력된 입력 신호는 입력 라인(120)을 따라 전송되며, 제2 포트(P2)를 통해 출력된다. 제2 포트(P2)로부터 출력된 입력 신호는 제2 포트(P2)와 출력 라인(130)의 입력 포트(P3)와의 사이에 형성된 이격 공간을 통해 입력 포트(P3)에 입력된다. 여기서, 제1 및 제2 출력 신호 간의 위상차는 약 180도 정도이다. 이에 따라, 제1 및 제2 출력 라인(131, 133)은 입력 포트(P3)로부터 수신된 입력 신호를
Figure 112006042719913-pat00007
씩 분리하여 제1 및 제2 출력 신호를 출력한다.
도 5는 도 4의 절단선 Ⅱ-Ⅱ'에 따른 단면도이다.
도 4 및 도 5를 참조하면, 접지부(140)는 입력 라인(120) 및 출력 라인(130)의 상부에 구비된다. 접지부(140)는 입력 라인(120)과 전기적으로 연결되는 제1 패턴부, 및 일부분이 제거되어 형성된 제2 패턴부를 갖는다. 여기서, 특허청구범위에 작성된 개구부는 제2 패턴부를 의미함을 미리 밝혀둔다.
접지부(140)의 제1 패턴부는 베이스 기판(110)의 주변 영역에 형성된 제1 메탈부(141), 제1 메탈부(141)로부터 연장된 제2 메탈부(143), 및 제1 메탈부(141)로 부터 연장된 제3 메탈부(145)를 포함한다.
제1 메탈부(141)는 폐루프 형상으로 형성된다.
제2 메탈부(143)는 제1 메탈부(141)로부터 베이스 기판(110)의 중심부측으로 연장되어 형성된다. 제2 메탈부(143)는 입력 라인(120) 및 제1 출력 라인(131)의 상부에 위치한다.
제3 메탈부(145)는 제1 메탈부(141)로부터 베이스 기판(110)의 중심부측으로 연장되어 형성되며, 제2 출력 라인(133)의 상부에 위치한다.
도 6은 도 3에 도시된 'A'부분을 확대하여 나타낸 사시도이다.
도 4 및 도 6을 참조하면, 제3 메탈부(145)는 제2 메탈부(143)와 마주하며, 제2 메탈부(143)로부터 소정의 간격으로 이격되어 위치한다. 이로써, 제2 메탈부(143) 및 제3 메탈부(145) 간의 전위차가 발생하며, 이에 따라, 제1 출력 포트(P4) 및 제2 출력 포트(P5) 간의 위상차가 발생하여 입력 신호가 제1 및 제2 출력 라인(131, 133)에 각각 절반씩 분리되어 입력된다.
제2 및 제3 메탈부(143, 145)가 이격된 공간을 통해 제2 포트(P2) 및 입력 포트(P3)가 일부분 노출된다. 제3 메탈부(145)의 단부는 제2 포트(P2)와 전기적으로 연결되며, 이에 따라, 접지부(140)는 입력 라인(120)과 전기적으로 연결된다. 여기서, 접지부(140)가 입력 라인(120)과 전기적으로 연결되더라도 제2 메탈부(143)와 제3 메탈부(145)가 서로 이격되어 위치하기 때문에, 입력 신호가 모두 접지부(140)로 유도되지 않는다. 여기서, 제2 메탈부(143) 및 제3 메탈부(145) 간의 거리는 발룬(100)의 캐패시턴스(Capacitance) 값을 결정한다.
제2 패턴부(OP)는 제1 내지 제3 메탈부(141, 143, 145)에 의해 정의되며, 제2 패턴부(OP)의 크기는 발룬(100)의 인덕턴스 값을 결정한다.
이 실시예에 있어서, 제2 패턴부(OP)는 'I'자 형상을 가지나, 제1 내지 제3 메탈부(141, 143, 145)의 형상에 의해 덤벨 형상, 나선 형상 등 다양한 형상으로 형성될 수 있다.
다시, 도 4 및 도 5를 참조하면, 입력 라인(120) 및 출력 라인(130)이 형성된 베이스 기판(110) 상에는 제1 유전층(150)이 형성된다. 제1 유전층(150)은 입력 라인(120) 및 출력 라인(130)과 접지부(140)와의 사이에 개재된다. 제1 유전층(150)은 질화 알루미늄(Aluminum Nitride : AlN)이나 산화 실리콘(SiO2)과 같은 절연 물질로 이루어진다.
한편, 발룬(100)은 입력 라인(120)과 접지부(140)를 전기적으로 연결하는 제1 도전부(160)를 더 포함한다.
도 6에 도시된 바와 같이, 제1 도전부(160)는 제2 포트(P2)와 제3 메탈부(145)와의 사이에 개재되어 제2 포트(P2)와 제3 메탈부(145)를 전기적으로 도전시킨다. 여기서, 제1 유전층(150)은 제2 포트(P2)를 일부분 노출하도록 부분적으로 제거되어 형성된 제1 비아홀(VH1)을 가지며, 제1 도전부(160)는 제1 비아홀(VH1)에 형성된다.
이와 같이, 제2 포트(P2) 및 제3 메탈부(145)는 제1 도전부(160)에 의해 서로 쇼트(short)되기 때문에, 입력 라인(120)에 입력된 입력 신호가 다시 제1 포 트(P1)측으로 다시 출력되지 않고, 제2 포트(P2)를 통해 출력 라인(130)으로 입력된다.
상술한 바와 같이, 본 발명에 따른 발룬(100)은 입력 라인(120)과 출력 라인(130)이 동일층에 구비되며, 입력 라인(120) 및 출력 라인(130)의 상부층에 형성된 접지부(140)는 제1 출력 라인(131)측과 제2 출력 라인(133)측 간의 전위차를 형성하도록 소정의 형상으로 패터닝된다. 이에 따라, 출력 라인(130)은 제1 출력 포트(P4)에서 출력되는 제1 출력 신호와 제2 출력 포트(P5)에서 출력되는 제2 출력 신호 간의 약 180도 정도의 위상차가 발생한다. 따라서, 제1 및 제2 출력 라인(131, 133)은 길이가 각각 입력 파장의
Figure 112006042719913-pat00008
보다 작게 형성되더라도, 입력 신호가 동일하게 분리된 제1 및 제2 출력 신호를 출력할 수 있으므로, 발룬(100)의 전체 크기를 감소시킬 수 있다.
도 7은 도 4에 제1 및 제2 출력 단자에서 각각 출력된 출력 신호들의 위상을 나타낸 그래프이고, 도 8은 도 4에 도시된 제1 및 제2 출력 단자에서 출력된 출력 신호들의 크기를 나타낸 그래프이다.
도 4, 도 7 및 도 8을 참조하면, 제1 출력 신호(S41)는 제1 포트(P1)로부터 입력되어 제1 출력 포트(P4)를 통해 출력되며, 제2 출력 신호(S51)는 제1 포트(P1)로부터 입력되어 제2 출력 포트(P5)를 통해 출력된다.
주파수가 약 2㎓일 때, 제1 출력 신호(S41)의 위상은 약 0도이고, 제2 출력 신호(S51)의 위상은 약 180도이며, 제1 및 제2 출력 신호(S41, S51)의 크 기(magnitude)는 각각 약 3㏈ 정도이다. 즉, 제1 및 제2 출력 신호(S41, S51)는 위상차가 약 180도이고, 입력 신호의 절반이 제1 출력 신호(S41)로 출력되며, 나머지 절반이 제2 출력 신호(S51)로 출력된다.
이와 같이, 발룬(100)은 불평형 신호(Unbalanced signal)인 입력 신호를 평형 신호(Balanced signal)인 제1 및 제2 출력 신호(S41, S51)로 변경하여 출력한다.
도 9는 본 발명의 제2 실시예에 따른 발룬을 나타낸 평면도이고, 도 10은 도 9의 절단선 Ⅲ-Ⅲ'에 따른 단면도이다.
도 9 및 도 10을 참조하면, 본 발명에 따른 발룬(200)은 캐패시터(210), 제2 유전층(220), 제3 유전층(230), 제2 도전부(240) 및 제3 도전부(250)를 제외하고는 도 3에 도시된 발룬(100)과 동일한 구조를 갖는다. 따라서, 이하, 발룬(200)의 구성 요소에 대한 설명에 있어서, 도 3에 도시된 발룬(100)과 동일한 기능을 하는 구성 요소에 대해서는 참조 번호를 병기하고, 그에 대한 구체적인 설명을 생략한다.
발룬(200)은 베이스 기판(110), 입력라인(120), 출력 라인(130), 접지부(140), 제1 내지 제3 유전층(150, 220, 230), 캐패시터(210), 및 제1 내지 제3 도전부(160, 240, 250)를 포함한다.
구체적으로, 베이스 기판(110) 상에는 입력 라인(120) 및 출력 라인(130)이 형성된다. 입력 라인(120)은 외부로부터 입력 신호를 입력받아 출력 라인(130)에 제공하고, 출력 라인(130)은 입력 신호에 대응하여 제1 및 제2 출력 신호를 출력한다.
입력 라인(120) 및 출력 라인(130)이 형성된 베이스 기판(110) 상에는 제1 유전층(150)이 형성되고, 제1 유전층(150)의 상부에는 접지부(140)가 형성된다. 유전층(150)은 부분적으로 제거되어 형성된 제1 비아홀(VH1)을 갖고, 제1 비아홀(VH1)에는 제1 도전부(160)가 형성된다. 제1 도전부(160)는 입력 라인(120)과 접지부(140)와의 사이에 개재되어 입력 라인(120)과 접지부(140)를 전기적으로 연결한다.
이하, 도면을 참조하여서, 캐패시터(210)의 구성에 대하여 구체적으로 설명한다.
도 11은 도 9에 도시된 'B'부분을 확대하여 나타낸 사시도이다.
도 10 및 도 11을 참조하면, 접지부(140)의 상부에는 캐패시터(210)가 형성된다. 캐패시터(210)는 베이스 기판(110)의 중앙부에 위치하며, 접지부(140)와 전기적으로 연결된다.
캐패시터(210)는 제2 및 제3 메탈부(143, 145)의 상부에 위치하는 제1 전극부(211) 및 제1 전극부(211)의 상부에 위치하는 제2 전극부(213)를 구비한다.
접지부(140)와 제1 전극부(211)와의 사이에는 제2 유전층(220)이 형성되고, 제1 전극부(211)와 제2 전극부(213)와의 사이에는 제3 유전층(230)이 형성된다. 여기서, 제1 내지 제3 유전층(150, 220, 230)은 베이스 기판(110)의 전 영역에 증착되며, 질화 알루미늄(Aluminum Nitride : AlN)이나 산화 실리콘(SiO2)과 같은 절연 물질로 이루어진다.
제2 유전층(220)은 제3 메탈부(145)를 부분적으로 노출하도록 일부분이 제거되어 형성된 제2 비아홀(VH2)을 갖는다. 제2 비아홀(VH2)에는 제2 도전부(240)가 형성된다. 제2 도전부(240)는 제3 메탈부(145) 및 제1 전극부(211)를 서로 전기적으로 연결한다.
제1 전극부(211), 제2 및 제3 유전층(230)은 제2 메탈부(143)를 부분적으로 노출하도록 일부분이 제거되어 형성된 제3 비아홀(VH3)을 갖는다. 제3 비아홀(VH3)에는 제3 도전부(250)가 형성된다. 제3 도전부(250)는 제2 메탈부(143) 및 제2 전극부(213)를 서로 전기적으로 연결한다. 여기서, 제1 전극부(211)에 형성된 제3 비아홀(VH3)의 폭은 제3 도전부(250)의 폭보다 넓게 형성된다. 이로써, 제1 전극부(211)는 제3 도전부(250)와 서로 접촉되지 않으며, 이에 따라, 제1 전극부(211) 및 제3 도전부(250)는 서로 절연된다.
캐패시터(210)는 제1 및 제2 전극부(211, 213)의 크기에 대응하여 캐패시턴스 값이 결정되며, 이에 따라, 발룬(200)의 캐패시턴스 값이 결정된다. 즉, 캐패시터(210)는 제1 및 제2 전극부(211, 213)의 크기가 증가할수록 캐패시턴스 값이 증가하고, 이에 따라, 발룬(200)의 캐패시턴스 값이 증가한다.
발룬(200)은 캐패시턴스 값이 증가하면, 공진 주파수가 감소하므로, 전체 크기를 감소시킬 수 있다.
이와 같이, 발룬(200)은 캐패시턴스 값에 대응하여 중심 주파수를 조절할 수 있으므로, 캐패시터(210)의 크기를 조절하여 발룬(200)의 중심 주파수 또는 전체 크기를 조절할 수 있다.
도 12는 본 발명의 제3 실시예에 따른 발룬을 나타낸 사시도이고, 도 13은 도 12의 절단선 Ⅳ-Ⅳ'에 따른 단면도이다.
도 12 및 도 13을 참조하면, 본 발명에 따른 발룬(300)은 캐패시터(310) 및 제4 유전층(320)을 제외하고는 도 3에 도시된 발룬(100)과 동일한 구조를 갖는다. 따라서, 이하, 발룬(300)의 구성 요소에 대한 설명에 있어서, 도 3에 도시된 발룬(100)과 동일한 기능을 하는 구성 요소에 대해서는 참조 번호를 병기하고, 그에 대한 구체적인 설명을 생략한다.
발룬(300)은 베이스 기판(110), 입력라인(120), 출력 라인(130), 접지부(140), 제1 및 제4 유전층(150, 320), 제1 도전부(160) 및 캐패시터(310)를 포함한다.
구체적으로, 베이스 기판(110) 상에는 입력 라인(120) 및 출력 라인(130)이 형성된다. 입력 라인(120)은 외부로부터 입력 신호를 입력받아 출력 라인(130)에 제공하고, 출력 라인(130)은 입력 신호에 대응하여 제1 및 제2 출력 신호를 출력한다.
입력 라인(120) 및 출력 라인(130)이 형성된 베이스 기판(110) 상에는 제1 유전층(150)이 형성되고, 제1 유전층(150)의 상부에는 접지부(140)가 형성된다. 유전층(150)은 부분적으로 제거되어 형성된 제1 비아홀(VH1)을 갖고, 제1 비아홀(VH1)에는 제1 도전부(160)가 형성된다. 제1 도전부(160)는 입력 라인(120)과 접지부(140)와의 사이에 개재되어 입력 라인(120)과 접지부(140)를 전기적으로 연결한다.
이하, 도면을 참조하여서 캐패시터(310)의 구성에 대하여 구체적으로 설명한다.
도 14는 도 12에 도시된 'C'부분을 확대하여 나타낸 사시도이다.
도 13 및 도 14를 참조하면, 접지부(140)의 상부에는 캐패시터(310)가 형성된다. 캐패시터(310)는 접지부(140)의 제3 메탈부(145) 상에 위치하는 제3 전극부(311) 및 제3 전극부(311)와 제2 메탈부(143)를 전기적으로 연결하는 제4 전극부(313)를 포함한다. 제4 전극부(313)는 제3 전극부(311)로부터 연장되어 형성되고, 제2 메탈부(143)와 연결된다.
접지부(140)와 제3 전극부(311)와의 사이에는 제4 유전층(320)이 구비된다. 제4 유전층(320)은 제2 메탈부(143)의 단부를 노출하도록 일부분이 제거되어 형성된 제4 비아홀(VH4)을 갖는다. 제4 전극부(313)는 제4 비아홀(VH4)에 형성되어 제2 메탈부(143)와 전기적으로 연결된다. 이에 따라, 제3 메탈부(145)와 제3 전극부(311)와의 사이에 캐패시턴스가 형성된다. 여기서, 캐패시터(310)의 캐패시턴스 값은 제3 전극부(311)의 크기에 대응하여 결정된다. 즉, 캐패시터(310)는 제3 전극부(311)의 크기가 증가할수록 캐패시턴스 값이 증가하고, 이에 따라, 발룬(300)의 캐패시턴스 값이 증가한다.
발룬(300)은 캐패시턴스 값이 증가하면, 공진 주파수가 감소하므로, 전체 크기를 감소시킬 수 있다.
이와 같이, 발룬(300)은 캐패시턴스 값에 대응하여 중심 주파수를 조절할 수 있으므로, 캐패시터(310)의 크기를 조절하여 발룬(300)의 중심 주파수 또는 전체 크기를 조절할 수 있다.
도 15는 본 발명의 제4 실시예에 따른 발룬을 나타낸 사시도이고, 도 16은 도 15에 도시된 출력 단자들에서 출력된 출력 신호들의 크기를 나타낸 그래프이다.
도 15를 참조하면, 본 발명에 따른 발룬(400)은 접지부(140)의 형상을 제외하고는 도 3에 도시된 발룬(100)과 동일한 구조를 갖는다. 따라서, 이하, 발룬(400)의 구성 요소에 대한 설명에 있어서, 도 3에 도시된 발룬(100)과 동일한 기능을 하는 구성 요소에 대해서는 참조 번호를 병기하고, 그에 대한 구체적인 설명을 생략한다.
발룬(400)은 베이스 기판(110), 입력 라인(120), 출력 라인(130), 접지부(140), 및 제1 유전층(150)을 포함한다.
구체적으로, 베이스 기판(110) 상에는 입력 라인(120) 및 출력 라인(130)이 형성된다. 입력 라인(120)은 외부로부터 입력 신호를 입력받아 출력 라인(130)에 제공하고, 출력 라인(130)은 입력 신호에 대응하여 제1 및 제2 출력 신호를 출력한다.
입력 라인(120) 및 출력 라인(130)이 형성된 베이스 기판(110) 상에는 제1 유전층(150)이 형성되고, 제1 유전층(150)의 상부에는 접지부(140)가 형성된다. 유전층(150)은 부분적으로 제거되어 형성된 제1 비아홀(VH1)을 갖고, 제1 비아홀(VH1)에는 제1 도전부(160)가 형성된다. 제1 도전부(160)는 입력 라인(120)과 접지부(140)와의 사이에 개재되어 입력 라인(120)과 접지부(140)를 전기적으로 연결한다.
접지부(140)는 입력 라인(120)과 전기적으로 연결되는 제1 패턴부, 및 일부분이 제거되어 형성된 제2 패턴부를 갖는다. 접지부(140)의 제1 패턴부는 베이스 기판(110)의 주변 영역에 형성된 제1 메탈부(141), 제1 메탈부(141)로부터 연장된 적어도 하나의 브렌치(branch)들(143a..., 143e)로 구성된 제2 메탈부, 및 제1 메탈부(141)로부터 연장된 적어도 하나의 브렌치(branch)들(145a,..., 145e)로 구성된 제3 메탈부를 포함한다.
제1 메탈부(141)는 폐루프 형상으로 형성된다.
제2 메탈부의 각 브렌치들(143a,..., 143e)는 제1 메탈부(141)로부터 베이스 기판(110)의 중심부측으로 연장되어 형성된다.
제3 메탈부의 각 브렌치들(145a..., 145e)은 제1 메탈부(141)로부터 베이스 기판(110)의 중심부측으로 연장되어 형성되고, 제2 메탈부의 각 브렌치들(143a,..., 143e)과 각각 대향 형성된다.
구체적으로, 제3 메탈부의 브렌치들(145a..., 145e)은 제2 메탈부의 각 브렌치들(143a,..., 143e)과 마주하며, 제2 메탈부의 각 브렌치들(143a..., 143e)로부터 소정의 간격으로 이격되어 위치한다. 예를 들어, 하나의 제3 메탈부의 제1 브렌치(145a)는 제2 메탈부의 제1 브렌치(143a)와 소정 간격 이격되어 대향 형성된다.
또한, 제2 및 제3 메탈부의 소정 브렌치 예를 들어, 제2 및 제3 메탈부의 제3 브렌치들(143c, 145c)은 입력 라인(120)과 제1 출력 라인(131) 및 제2 출력 라인(133)의 상부에 각각 위치하도록 형성된다. 이로써, 제2 메탈부의 각 브렌치들(143a,..., 143e)(143) 및 제3 메탈부의 각 브렌치들(145a,..., 145e) 간의 전위 차가 발생하며, 이에 따라, 제1 출력 포트(P4) 및 제2 출력 포트(P5) 간의 위상차가 발생하여 입력 신호가 제1 및 제2 출력 라인(131, 133)에 각각 절반씩 분리되어 입력된다.
도면에 도시된 "D" 부분은 도 3의 "A" 부분과 실질적으로 동일하게 형성되는 바, 도 3의 "A" 부분을 확대 도시한 도 6과 도 15를 참조하면, 제2 및 제3 메탈부(143, 145)가 이격된 공간을 통해 제2 포트(P2) 및 입력 포트(P3)가 일부분 노출된다. 제3 메탈부(145)의 단부는 제2 포트(P2)와 제1 도전부(160)를 통해 전기적으로 연결되며, 이에 따라, 접지부(140)는 입력 라인(120)과 전기적으로 연결된다. 여기서, 접지부(140)가 입력 라인(120)과 전기적으로 연결되더라도 제2 메탈부(143)와 제3 메탈부(145)가 서로 이격되어 위치하기 때문에, 입력 신호가 모두 접지부(140)로 유도되지 않는다. 여기서, 제2 메탈부(143) 및 제3 메탈부(145) 간의 거리는 발룬(400)의 캐패시턴스(Capacitance) 값을 결정한다.
제2 패턴부(OP)는 제1 내지 제3 메탈부(141, 143, 145)에 의해 정의되며, 제2 패턴부(OP)의 크기는 발룬(100)의 인덕턴스 값을 결정한다.
이 실시예에 있어서, 개구부(OP)는 'I'자 형상이 반복적으로 형성된 형상을 가지나, 각 메탈부(141, 143, 145)의 형상에 의해 덤벨 형상, 나선 형상 등 다양한 형상으로 형성될 수 있다.
또한, 이 실시예에 있어서, 접지부(140)가 도 3에 도시된 발룬의 접지부(140)의 형상이 반복된 형상으로 형성되어 접지부(140)의 제2 패턴부(OP)의 크기를 증가시키게 된다. 이와 같은 제2 패턴부(OP)의 크기의 증가는 발룬(400)의 인덕 턴스 값을 증가시키게 된다.
즉, 이 실시예에 의하면, 발룬(400)은 캐패시턴스 값이 제2 및 제3 메탈부의 브렌치들(143a,..., 143e, 145a,..., 145e) 간의 거리에 따라 캐패시턴스 값을 증가시킬 수 있고, 이에 따라 공진 주파수가 감소하므로, 전체 크기를 감소시킬 수 있다. 또한, 접지부(140)의 제2 패턴부(OP)의 크기를 증가시켜 발룬(400)의 인덕턴스 값이 증가시킴으로써, 도 16에 도시된 바와 같이 사용 주파수 대역(f0)이 1.9 GHz에 이르는 광 대역폭을 가질 수 있다. 따라서, 발룬(140)의 크기를 감소시킴과 동시에 광대역 매칭이 가능하다.
도 17은 본 발명의 제5 실시예에 따른 발룬을 나타낸 사시도이고, 도 18은 도 17의 절단선 Ⅴ-Ⅴ'에 따른 단면도이며, 도 19는 도 16의 절단선 Ⅵ-Ⅵ'에 따른 단면도이다.
도 17 내지 도 19를 참조하면, 본 발명에 따른 발룬(500)은 접지부(140)의 형상을 제외하고는 도 3에 도시된 발룬(100)과 동일한 구조를 갖는다. 따라서, 이하, 발룬(500)의 구성 요소에 대한 설명에 있어서, 도 3에 도시된 발룬(100)과 동일한 기능을 하는 구성 요소에 대해서는 참조 번호를 병기하고, 그에 대한 구체적인 설명을 생략한다.
발룬(500)은 베이스 기판(110), 입력 라인(120), 출력 라인(130), 접지부(140), 및 제1 유전층(150)을 포함한다.
구체적으로, 베이스 기판(110) 상에는 입력 라인(120) 및 출력 라인(130)이 형성된다. 입력 라인(120)은 외부로부터 입력 신호를 입력받아 출력 라인(130)에 제공하고, 출력 라인(130)은 입력 신호에 대응하여 제1 및 제2 출력 신호를 출력한다.
입력 라인(120) 및 출력 라인(130)이 형성된 베이스 기판(110) 상에는 제1 유전층(150)이 형성되고, 제1 유전층(150)의 상부에는 접지부(140)가 형성된다. 유전층(150)은 부분적으로 제거되어 형성된 제1 비아홀(VH1)을 갖고, 제1 비아홀(VH1)에는 제1 도전부(160)가 형성된다. 제1 도전부(160)는 입력 라인(120)과 접지부(140)와의 사이에 개재되어 입력 라인(120)과 접지부(140)를 전기적으로 연결한다.
접지부(140)는 제1 접지부(140a), 제2 접지부(140b) 및 제4 도전부(140c)를 포함한다. 제1 접지부(140a)는 입력 라인(120)과 제1 도전부(160)에 의해 전기적으로 연결된다. 제2 접지부(140b)는 제1 접지부(140a)의 상부에 이격 배치된다. 제4 도전부(140c)는 제1 및 제2 접지부(140a, 140b)를 전기적으로 연결함과 동시에 제1 접지부(140a) 상부에 제2 접지부(140b)가 이격 배치되도록 지지한다.
또한, 제1 및 제2 접지부(140a, 140b)는 도 15에 도시된 접지부(140)와 실질적으로 동일한 형상으로 형성된다. 즉, 제1 내지 제3 메탈부(141, 143, 145)로 구성된 제1 패턴부와 제1 패턴부에 의해 정의되는 제2 패턴부(OP)를 가지고, 제2 및 제3 메탈부(143, 145)는 제1 메탈부(141)로부터 베이스 기판(110)의 중심부측으로 연장되어 형성된 브렌치들(143a,..., 143e, 145a,..., 145e)를 각각 포함한다.
이때, 도 17에 도시된 바와 같이, 제1 접지부(140a)에는 제2 메탈부(143)의 제2 내지 제4 브렌치(143b,,..., 143d)와 제3 메탈부(145)의 제2 내지 제4 브렌치(145b,..., 145d)를 형성하고, 제2 접지부(140b)에는 제2 메탈부(143)의 제1 및 제5 브렌치(143a, 143e)와 제3 메탈부(145)의 제1 및 제5 브렌치(145a, 145e)가 형성할 수 있다.
이와 같이 구조로 접지부(140)를 형성하는 경우, 접지부(140)의 제2 패턴부(OP)는 도 15에 도시된 접지부(140)의 제2 패턴부와 실질적으로 동일한 크기를 가지게 된다. 따라서, 도 3에 도시된 발룬(100)의 접지부(140)의 반복된 형상으로 인하여 접지부(140)의 제2 패턴부(OP)의 크기가 증가되어 발룬(500)의 인덕턴스 값을 증가시키게 된다.
따라서, 이 실시예에 의하면, 발룬(500)은 캐패시턴스 값이 제2 및 제3 메탈부의 브렌치들(143a,..., 143e, 145a,..., 145e) 간의 거리에 따라 캐패시턴스 값을 증가시킬 수 있고, 이에 따라 공진 주파수가 감소하므로, 전체 크기를 감소시킬 수 있다. 또한, 접지부(140)의 제2 패턴부(OP)의 크기를 증가시켜 인덕턴스 값을 증가시킴으로써, 도 16에 도시된 바와 같이 사용 주파수 대역이 1.9 GHz에 이르는 광 대역폭을 가질 수 있다.
특히, 이 실시예에 의하면, 접지부(140)가 도 15에 도시된 발룬(400)의 접지부(140)와 실질적으로 동일한 크기의 제2 패턴부를 갖고, 동일한 인덕턴스 값을 가짐으로써 도 16에 도시된 그래프과 같이 실질적으로 동일한 주파수 범위의 매칭이 가능하나, 접지부(140)가 제1 접지부(140a)와 제2 접지부(140b)로 적층된 구조를 가짐으로써, 접지부(140)의 크기 증가 즉, 제2 패턴부의 크기의 증가로 인한 발 룬(400)의 크기 증가를 방지한다.
또한, 동일한 크기의 발룬에서 인덕턴스를 가변적으로 형성시킬 수 있음으로 동일한 사용 주파수 대역을 갖는 발룬에서 그 크기를 더욱 감소시키게 된다.
상술한 본 발명에 따르면, 발룬은 입력 라인 및 출력 라인을 동일층에 형성하고, 입력 라인 및 출력 라인의 상부층에 개구된 형상의 제2 패턴부를 갖는 접지부를 형성한다. 접지부의 제1 패턴부는 제1 출력 라인의 상부에 위치하는 제2 메탈부, 및 제2 출력 라인의 상부에 위치하는 제3 메탈부를 포함한다. 제3 메탈부는 입력 라인과 전기적으로 연결되고, 제2 메탈부와 전위차가 소정의 간격으로 이격된다. 이에 따라, 제2 및 제3 메탈부간의 전위차가 발생한다. 따라서, 제1 및 제2 출력 라인은 길이가 입력 파장의
Figure 112006042719913-pat00009
보다 작게 형성되더라도, 제1 및 제2 출력 신호의 위상차를 약 180도로 형성할 수 있으므로, 발룬의 전체 크기를 감소시킬 수 있다.
또한, 발룬은 접지부의 상부에 형성된 캐패시터를 이용하여 전체 캐패시턴스 값을 조절할 수 있다. 이에 따라, 발룬은 캐패시터의 크기를 증가시켜 중심 주파수를 감소시킬 수 있으므로, 전체 크기를 감소시킬 수 있다.
또한, 발룬은 접지부의 제2 패턴부의 크기를 조절하여 발룬의 인덕턴스 크기를 증가시켜 매칭되는 주파수 범위를 확장시킬 수 있으며, 접지부를 적층 구조로 형성하여 접지부의 제2 패턴부의 크기 증가에 따른 발룬의 전체 크기 증가를 방지 할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 기판;
    상기 기판 상에 형성되고, 입력 신호를 전송하는 제1 신호 라인;
    상기 기판 상에서 상기 제1 신호 라인과 동일한 층에 구비되고, 상기 제1 신호 라인으로부터 상기 입력 신호를 수신하여 위상이 서로 다른 제1 및 제2 출력 신호를 출력하는 제2 신호 라인;
    상기 기판 상에서 상기 제1 및 제2 신호 라인과 서로 다른 층에 구비되고, 상기 제2 신호 라인의 상기 제1 출력 신호가 전송되는 경로와 상기 제2 신호 라인의 상기 제2 출력 신호가 전송되는 경로 간의 전위차를 형성하도록 일부분이 제거되어 형성된 개구부를 가지며, 상기 제1 신호 라인과 전기적으로 연결된 접지부; 및
    상기 제1 및 제2 신호 라인과 상기 접지부와의 사이에 개재된 제1 유전체를 포함하는 것을 특징으로 하는 발룬.
  2. 제1항에 있어서, 상기 제1 신호 라인은,
    외부로부터 상기 입력 신호를 수신하는 제1 포트; 및
    상기 제1 포트와 대향하여 구비되고, 상기 제1 포트를 통해 수신된 상기 입력 신호를 상기 제2 신호 라인에 출력하는 제2 포트를 포함하는 것을 특징으로 하는 발룬.
  3. 제2항에 있어서,
    상기 제1 포트 및 상기 접지부를 서로 전기적으로 연결하는 제1 도전부를 더 포함하고,
    상기 유전체는 상기 제2 포트와 상기 접지부가 서로 중첩되는 영역에서 일부분이 제거되어 형성된 제1 비아홀을 가지며,
    상기 제1 도전부는 상기 제1 비아홀을 통해 상기 제1 포트 및 상기 접지부와 전기적으로 연결되는 것을 특징으로 하는 발룬.
  4. 제3항에 있어서, 상기 접지부는,
    상기 기판의 주변 영역에 위치하고, 폐루프 형상을 갖는 제1 메탈부;
    상기 제1 메탈부로부터 연장되어 형성되고, 상기 제1 및 제2 신호 라인과 서로 마주하는 제2 메탈부; 및
    상기 제1 메탈부로부터 연장되어 형성되고, 상기 제1 포트 및 상기 입력 포트와 대응하는 영역에서 상기 제2 메탈부와 소정의 거리로 이격되어 위치하고, 상기 제1 신호 라인과 서로 마주하는 제3 메탈부를 포함하는 것을 특징으로 하는 발룬.
  5. 제4항에 있어서, 상기 제2 메탈부는 상기 제1 도전부를 통해 상기 제2 포트와 전기적으로 연결되는 것을 특징으로 하는 발룬.
  6. 제4항에 있어서, 상기 제2 메탈부 및 제3 메탈부는 상기 제1 메탈부로부터 연장되어 형성된 적어도 하나의 브렌치들을 포함하는 것을 특징으로 하는 발룬.
  7. 제3항에 있어서, 상기 접지부는,
    상기 제1 도전부를 통해 상기 제2 포트와 전기적으로 연결되는 제1 접지부;
    상기 제1 접지부 상부에 이격 배치되는 제2 접지부; 및
    상기 제1 및 제2 접지부를 전기적으로 연결하고, 상기 제2 접지부가 상기 제1 접지부 상부에 이격 배치되도록 지지하는 도전 부재를 포함하는 것을 특징으로 하는 발룬.
  8. 제2항에 있어서, 상기 제1 신호 라인은 상기 제1 포트가 형성된 영역의 폭이 제1 포트를 제외한 영역의 폭보다 두꺼운 것을 특징으로 하는 발룬.
  9. 제1항에 있어서, 상기 제2 신호 라인은,
    상기 제2 포트와 서로 인접하여 위치하고, 상기 입력 신호를 수신하는 입력 포트;
    상기 입력 포트로부터 연장되어 형성되고, 상기 제1 신호 라인과 인접하여 위치하며, 상기 제1 출력 신호를 출력하는 제1 출력라인; 및
    상기 입력 포트로부터 상기 제1 출력라인과 서로 다른 방향으로 연장되어 형 성되고, 상기 제2 출력 신호를 출력하는 제2 출력 라인을 포함하는 것을 특징으로 하는 발룬.
  10. 제9항에 있어서, 상기 입력 포트는 상기 제2 신호 라인의 중앙부에 위치하는 것을 특징으로 하는 발룬.
  11. 제9항에 있어서, 상기 제1 신호 라인의 길이는 상기 입력 포트 및 상기 제1 출력 라인을 합한 길이와 동일한 것을 특징으로 하는 발룬.
  12. 제1항에 있어서, 상기 제1 출력 신호와 상기 제2 출력 신호 간의 위상차는 약 180도인 것을 특징으로 하는 발룬.
  13. 제1항에 있어서,
    상기 접지부의 상부에 구비되고, 상기 접지부와 전기적으로 연결된 적어도 하나의 캐패시터를 더 포함하는 것을 특징으로 하는 발룬.
  14. 제13항에 있어서, 상기 캐패시터는,
    상기 접지부의 상부에 구비되고, 상기 제2 영역에서 상기 접지부와 전기적으로 연결된 제1 전극부; 및
    상기 제1 전극부의 상부에 구비되고, 상기 제1 영역에서 상기 접지부와 전기 적으로 연결된 제2 전극부를 포함하는 것을 특징으로 하는 발룬.
  15. 제14항에 있어서,
    상기 접지부와 상기 제1 전극부와의 사이에 개재된 제2 유전체; 및
    상기 제1 전극부와 상기 제2 전극부와의 사이에 개재된 제3 유전체를 더 포함하는 것을 특징으로 하는 발룬.
  16. 제15항에 있어서,
    상기 제2 유전체는 상기 제2 영역에서 상기 접지부를 부분적으로 노출하도록 일부분이 제거되어 형성된 제2 비아홀을 갖고,
    상기 제3 유전체는 상기 제1 영역에서 상기 접지부를 부분적으로 노출하도록 일부분이 제거되어 형성된 제3 비아홀을 가지며,
    상기 제1 전극부는 상기 제2 비아홀을 통해 상기 접지부와 전기적으로 연결되고, 상기 제2 전극부는 상기 제3 비아홀을 통해 상기 접지부와 전기적으로 연결되는 것을 특징으로 하는 발룬.
  17. 제16항에 있어서,
    상기 제2 비아홀에 구비되어 상기 제1 전극부 및 상기 접지부를 전기적으로 연결하는 제2 도전부; 및
    상기 제3 비아홀에 구비되어 상기 제2 전극부 및 상기 접지부를 전기적으로 연결하는 제3 도전부를 더 포함하는 것을 특징으로 하는 발룬.
  18. 제17항에 있어서,
    상기 제1 전극부는 상기 제3 도전부와 대응하는 영역이 제거되며, 상기 제3 도전부와 절연되어 위치하는 것을 특징으로 하는 발룬.
  19. 제13항에 있어서, 상기 캐패시터는
    상기 접지부의 상부에서 상기 제1 및 제2 영역에 걸쳐 형성된 제3 전극부; 및
    상기 제3 전극부로부터 상기 제3 전극부와 직교하는 방향으로 연장되어 형성되고, 상기 제1 영역에 위치하며, 상기 접지부와 연결되어 상기 접지부 및 상기 제3 전극부를 전기적으로 연결하는 제4 전극부를 포함하는 것을 특징으로 하는 발룬.
  20. 제19항에 있어서, 상기 제4 전극부는 상기 제3 전극부와 일체로 형성된 것을특징으로 하는 발룬.
  21. 제20항에 있어서,
    상기 제3 전극부와 상기 접지부와의 사이에 개재된 제4 유전체를 더 포함하는 것을 특징으로 하는 발룬.
  22. 기판;
    제1 단부에 형성되어 입력 신호를 수신하는 제1 포트 및 상기 제1 단부와 대향하는 제2 단부에 형성되어 상기 제1 포트로부터 수신된 상기 입력 신호를 출력하는 제2 포트를 갖고, 상기 기판상에 형성되어 상기 입력 신호를 전송하는 제1 신호 라인;
    상기 제1 상기 기판상에서 상기 제1 신호 라인과 인접하여 위치하고, 상기 기판의 중앙부를 가로지르며, 상기 제2 포트와 인접한 영역에 형성되어 상기 제2 포트로부터 상기 입력 신호를 수신하는 입력 포트를 갖고, 양단부는 상기 입력 신호에 대응하여 위상이 서로 다른 제1 및 제2 출력 신호를 각각 출력하는 제2 신호 라인;
    상기 기판의 주변 영역에 위치하고, 폐루프 형상을 갖는 제1 메탈부, 상기 제1 메탈부로부터 상기 기판의 중심부측으로 연장되어 형성되고, 상기 제1 및 제2 신호 라인과 서로 마주하는 제2 메탈부, 및 상기 제1 메탈부로부터 상기 기판의 중심부측으로 연장되어 형성되고, 상기 제2 신호 라인과 서로 마주하며, 상기 입력 단자 및 상기 제2 포트가 구비된 영역에서 제2 메탈부와 소정의 거리로 이격되며, 상기 제2 포트와 전기적으로 연결된 제3 메탈부를 포함하는 접지부; 및
    상기 제1 및 제2 신호 라인과 상기 접지부와의 사이에 개재된 유전체를 포함하는 것을 특징으로 하는 발룬.
  23. 기판;
    제1 단부에 형성되어 입력 신호를 수신하는 제1 포트 및 상기 제1 단부와 대향하는 제2 단부에 형성되어 상기 제1 포트로부터 수신된 상기 입력 신호를 출력하는 제2 포트를 갖고, 상기 기판상에 형성되어 상기 입력 신호를 전송하는 제1 신호 라인;
    상기 제1 상기 기판상에서 상기 제1 신호 라인과 인접하여 위치하고, 상기 기판의 중앙부를 가로지르며, 상기 제2 포트와 인접한 영역에 형성되어 상기 제2 포트로부터 상기 입력 신호를 수신하는 입력 포트를 갖고, 양단부는 상기 입력 신호에 대응하여 위상이 서로 다른 제1 및 제2 출력 신호를 각각 출력하는 제2 신호 라인;
    상기 기판의 주변 영역에 위치하고, 폐루프 형상을 갖는 제1 메탈부, 상기 제1 메탈부로부터 상기 기판의 중심부측으로 연장되어 형성되고, 상기 제1 및 제2 신호 라인과 서로 마주하는 제2 메탈부, 및 상기 제1 메탈부로부터 상기 기판의 중심부측으로 연장되어 형성되고, 상기 제2 신호 라인과 서로 마주하며, 상기 입력 단자 및 상기 제2 포트가 구비된 영역에서 제2 메탈부와 소정의 거리로 이격되며, 상기 제2 포트와 전기적으로 연결된 제3 메탈부를 포함하는 접지부;
    상기 제1 및 제2 신호 라인과 상기 접지부와의 사이에 개재된 유전체; 및
    상기 접지부의 상부에 구비되고, 상기 제3 메탈부와 전기적으로 연결된 제1 전극부, 및 상기 제1 전극부의 상부에서 상기 제1 전극부로부터 소정의 거리로 이격되어 위치하고, 상기 제2 메탈부와 전기적으로 연결된 제2 전극부를 갖는 캐패시터를 포함하는 것을 특징으로 하는 발룬.
  24. 기판;
    제1 단부에 형성되어 입력 신호를 수신하는 제1 포트 및 상기 제1 단부와 대향하는 제2 단부에 형성되어 상기 제1 포트로부터 수신된 상기 입력 신호를 출력하는 제2 포트를 갖고, 상기 기판상에 형성되어 상기 입력 신호를 전송하는 제1 신호 라인;
    상기 제1 상기 기판상에서 상기 제1 신호 라인과 인접하여 위치하고, 상기 기판의 중앙부를 가로지르며, 상기 제2 포트와 인접한 영역에 형성되어 상기 제2 포트로부터 상기 입력 신호를 수신하는 입력 포트를 갖고, 양단부는 상기 입력 신호에 대응하여 위상이 서로 다른 제1 및 제2 출력 신호를 각각 출력하는 제2 신호 라인;
    상기 기판의 주변 영역에 위치하고, 폐루프 형상을 갖는 제1 메탈부, 상기 제1 메탈부로부터 상기 기판의 중심부측으로 연장되어 형성되고, 상기 제1 및 제2 신호 라인과 서로 마주하는 제2 메탈부, 및 상기 제1 메탈부로부터 상기 기판의 중심부측으로 연장되어 형성되고, 상기 제2 신호 라인과 서로 마주하며, 상기 입력 단자 및 상기 제2 포트가 구비된 영역에서 제2 메탈부와 소정의 거리로 이격되고, 상기 제2 포트와 전기적으로 연결된 제3 메탈부를 포함하는 접지부;
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    상기 접지부의 상부에 구비되고, 상기 제3 메탈부로부터 소정의 거리로 이격되어 위치하는 제3 전극부, 및 상기 제3 전극부로부터 연장되어 형성되고, 상기 제 2 메탈과 연결되어 상기 제2 메탈부 및 상기 제3 전극부를 전기적으로 연결하는 제4 전극부를 갖는 캐패시터를 포함하는 것을 특징으로 하는 발룬.
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