JP4316577B2 - 容量性素子 - Google Patents

Description

本発明は、レーダ装置あるいは通信装置等のマイクロ波回路、ミリ波回路等の高周波回路に用いられ、この高周波回路を伝搬する高周波信号に対して容量性の性質を示す容量性素子に関するものである。

マイクロ波回路、ミリ波回路等の高周波回路を伝搬する高周波信号に対して容量性（キャパシタンス）の性質を示す容量性素子は、高周波回路における重要な素子の一つとして、例えばフィルタ回路やインピーダンス整合回路等に広く使用されている。ここで、代表的な容量性素子としては、薄膜で形成された容量性素子（薄膜容量）、チップタイプの容量性素子（チップ形容量）、インタディジタル形の容量性素子（インタディジタル形容量）等を挙げることができるが、それらの中でも、インタディジタル形容量は、マイクロ波回路、ミリ波回路等の高周波回路において、比較的大きな容量値と高い容量精度とが得られる容量として、その利用価値が増大している。

なお、マイクロ波帯における方向性結合器において、インバーテッドマイクロストリップ線路とマイクロ波回路基板本体間での結合容量を改善する方法を開示した文献として、下記特許文献１などが存在する。

この特許文献１では、マイクロ波回路基板本体の一方側表面に共振器パターンとして形成される複数のインバーテッドマイクロストリップ線路を配置して構成される方向性結合器に対し、この方向性結合器のマイクロ波回路基板本体の一方側表面に一方の接地導体を配置すると共に、複数のインバーテッドマイクロストリップ線路側に低誘電率の絶縁層を介して他方の接地導体を配置するようになされ、複数のインバーテッドマイクロストリップ線路間のほぼ中間位置にフローティング導体を配置することにより、インバーテッドマイクロストリップ線路とマイクロ波回路基板本体との間における結合容量を増大化させる方法を開示している。

特開２００３−２３３０９号公報

ところで、上述のように、比較的大きな容量値と高い容量精度とが得られる容量として、その利用価値が増大しているインタディジタル形容量では、インタディジタル形容量を構成するインタディジタル線路導体間の結合が大きければ大きいほどその容量成分は大きくなり、また、インタディジタル線路導体間の結合は、インタディジタル線路導体間の間隙が狭ければ狭いほど大きくなるといった特徴がある。しかしながら、線路導体の製造に伴う微細加工技術の限界により、線路導体間の間隙を狭くするにはある一定の制限があった。また、微細加工技術などの製造技術に依存する手法では、さらなる高周波化が進む昨今の状況下において、容量値の大きな容量を得るための有効な手法とは成り得なかった。

本発明は、上記に鑑みてなされたものであって、微細加工技術に依存することなく、比較的容易な加工技術によって、従来よりも容量値の大きな容量を具備する容量性素子を提供することを目的とする。

上述した課題を解決し、目的を達成するため、本発明にかかる容量性素子は、誘電体基板と、前記誘電体基板の下面に設けられた地導体と、前記誘電体基板の上面に設けられ、略平行に配設された一対の線路導体の隣接する重なり部分の長さが実効波長の１／４程度の長さを有するインタディジタル線路導体と、前記インタディジタル線路導体を構成する一対の線路導体の前記重なり部分を有さない部位の一端部にそれぞれ接続される入出力マイクロストリップ線路導体と、前記インタディジタル線路導体を下方向に投影した前記誘電体基板の内部位置で、長手方向に該インタディジタル線路導体の前記各重なり部分と同程度の長さを有し、短手方向に該インタディジタル線路導体の各導体幅の和よりも幅広の長さを有する矩形状の導体部の対角上にクランク形状の各導体部が延在配設されて一体的に構成され、かつ、その線路長が実効波長の１／２程度の長さを有する内層線路導体部と、前記内層線路導体部の各端部と前記地導体との間をそれぞれ接続するビアと、を備えたことを特徴とする。

本発明にかかる容量性素子によれば、実効波長の１／４程度の長さを有するインタディジタル線路導体を有するインタディジタル形容量を誘電体基板上に備えるとともに、端部がビアで短絡された実効波長の１／２程度の長さを有する内層線路導体部を誘電体基板内部に備えた構成としているので、微細加工技術などの製造技術に依存することなく、比較的容易な加工技術によって、従来よりも容量値の大きな容量を実現することができる。

以下に、本発明にかかる容量性素子の実施の形態を図面に基づいて詳細に説明する。なお、以下の実施の形態により本発明が限定されるものではない。

実施の形態１．
図１−１は、本発明の実施の形態１にかかる容量性素子の構成を示す上面図であり、図１−２は、その側面図である。これらの各図において、本発明の実施の形態１にかかる容量性素子は、つぎのように構成されている。

まず、誘電体基板１の上部では、略平行に配設された一対の線路導体の隣接する各重なり部分の長さが線路導体を伝搬する信号波の波長（以下「実効波長」という）の１／４程度の長さを有するインタディジタル形容量２が形成されている。インタディジタル形容量２を構成する一対のインタディジタル線路導体２ａ，２ｂは、インタディジタル線路導体２ａ，２ｂよりも幅広の導体部を有する入出力マイクロストリップ線路導体３ａ，３ｂにそれぞれ接続される。このとき、この入出力マイクロストリップ線路導体３ａ，３ｂが容量性素子の各端子を構成する。

また、インタディジタル線路導体２ａ，２ｂを下方向に投影した誘電体基板１の内部位置において、長手方向にインタディジタル線路導体２ａ，２ｂの各重なり部分と同程度の長さを有し、短手方向にインタディジタル線路導体２ａ，２ｂの各導体幅の和よりも幅広の長さを有する矩形状の導体部の対角上にクランク形状の各導体部が対称形をなすように延在配設されて一体的に構成された内層線路導体部５が形成される。さらに、この内層線路導体部５の各端部（両端部）にはビア６ａ，６ｂが配設され、これらのビア６ａ，６ｂは、内層線路導体部５の各端部と誘電体基板１の下部に形成された地導体４との間を導電的に接続する。

なお、図１−１において、入出力マイクロストリップ線路導体３ａ，３ｂの導体幅がインタディジタル線路導体２ａ，２ｂの各導体幅よりも幅広に図示されているが、必ずしも幅広にする必要はなく、インタディジタル線路導体２ａ，２ｂのそれぞれが入出力マイクロストリップ線路導体３ａ，３ｂと導電的に接続されていればよい。

図２は、図１−１および図１−２のように構成された容量性素子の等価回路を示す図である。上述の構成により、図２の等価回路に示されるような容量値が実現される。図２において、Ｃ１はインタディジタル線路導体２ａ，２ｂ間の結合による容量成分であり、Ｃ２はインタディジタル線路導体２ａと内層線路導体部５との間の結合による容量成分であり、Ｃ３はインタディジタル線路導体２ｂと内層線路導体部５との間の結合による容量成分であり、Ｃ４，Ｃ５は、内層線路導体部５と地導体４との間の結合による容量成分である。また、Ｌは内層線路導体部５の長さを示しており、この長さＬは、実効波長の１／２程度の長さに設定される。

また、図２の等価回路では、内層線路導体部５にかかるインピーダンスを、容量Ｃ２，Ｃ４の接続点Ａから地導体４側（例えばビア６ｂ側）を見た第１のインピーダンスＺ１と、容量Ｃ３，Ｃ５の接続点Ｂから地導体４側（例えばビア６ａ側）を見た第２のインピーダンスＺ２と、接続点Ａと接続点Ｂとの間の線路インピーダンスＺ３との３つに区分して示しているが、これらの３つの区分は便宜上のものである。なお、これらの接続点Ａ，Ｂは、図１−１および図１−２の構成図における仮想的な点として示されるものであり、例えば、接続点Ａは、インタディジタル線路導体２ａと内層線路導体部５との間の結合が最も強く表れるインタディジタル線路導体２ａの下方部もしくは下方部近傍に存在し、接続点Ｂは、インタディジタル線路導体２ｂと内層線路導体部５との間の結合が最も強く表れるインタディジタル線路導体２ｂの下方部もしくは下方部近傍に存在するものとして捉えることができる（したがって接続点Ａ，Ｂの位置は近接し、両接続点間の伝送路長は短い）。ただし、これらの接続点Ａ，Ｂの位置を明確に示すことが本発明の本旨ではなく、これらの接続点Ａ，Ｂに相当する部分が内層線路導体部５に存在するということが重要なポイントである。

つぎに、従来よりも大きな容量値を実現する原理（作用）について図１〜図４の各図面を参照して説明する。なお、図３−１は、本発明の実施の形態１にかかる容量性素子を示す図１−１から内層線路導体部５を省いた構成を示す上面図であり、図３−２は、その側面図である。また、図４は、図３−１および図３−２のように構成された容量性素子の等価回路を示す図である。

図３−１，図３−２の構成では、図４の等価回路の左方から容量Ｃ１側を見た場合に、容量Ｃ１と容量Ｃ７とが直列に接続される構成となり、かつ、容量Ｃ７はインタディジタル線路導体２ｂと地導体４との間に生じる容量成分であり容量Ｃ１に比較してその値が小さい。図４の等価回路の右方から容量Ｃ１側を見た場合も同様である。したがって、図３−１，図３−２のように構成された容量性素子の容量値は非常に小さい。

一方、図１−１、図１−２の構成では、例えば接続点Ａから地導体４側を見ると、内層線路導体部５がビア６ｂで短絡されており、また、接続点Ａが地導体４の短絡点から１／４波長程度離れた構成となるため、内層線路導体部５によるインピーダンス変換作用によって、接続点Ａから地導体４側を見たインピーダンス（Ｚ１およびＣ４による見かけ上のインピーダンス）が非常に大きくなり、接続点Ａを略オープンと見なすことができる。また、このことは接続点Ｂにおいても同様であり、接続点Ｂから地導体４側を見たインピーダンス（Ｚ２およびＣ５による見かけ上のインピーダンス）も非常に大きくなり、接続点Ｂを略オープンと見なすことができる。

その結果、図２の等価回路では、容量Ｃ２と容量Ｃ３とが直列に接続され（インピーダンスＺ３を生じさせる部分の伝送路長は非常に短いので、Ｚ３は非常に小さい）、これらの直列接続容量Ｃ２’（＝Ｃ２・Ｃ３／（Ｃ２＋Ｃ３））と容量Ｃ１との並列接続容量Ｃ１’（＝Ｃ１＋Ｃ２’）が、容量性素子全体の容量値として得られ、従来よりも容量値の大きな容量を実現することができる。

なお、図２の等価回路からも明らかなように、容量Ｃ２，Ｃ３の直列接続容量は、容量Ｃ２と容量Ｃ３とが等しいときに最も大きくなるので、容量性素子全体の容量値も容量Ｃ２と容量Ｃ３とが等しいときに最も大きくなる。ここで、図１−１および図１−２の構成に目を向けると、この実施の形態の容量性素子は、各構成部が誘電体基板１の略中央部を中心として対称形（点対称）に配設されおり、容量Ｃ２，Ｃ３の各容量値が等しくなるような好ましい配置で構成されていることになる。

図５−１は、図１に示した容量性素子の通過損失にかかる計算結果を示す図であり、図５−２は、当該容量性素子の反射損失にかかる計算結果を示す図である。なお、その比較例として、図１に示す構成から内部導体線路を省いて構成された容量性素子の通過損失および反射損失にかかる計算結果をそれぞれ図６−１および図６−２に示す。

これらの図において、特に、図５−１と図６−１とを比較すると、つぎのことが明らかとなる。周知のことではあるが、回路に直列に挿入された容量は、インダクタ成分との共振により、通過損失が最小となる周波数が（２π√(ＬＣ)）^-1で定まる。これより、一般に容量が大きいほど通過損失が最小となる周波数は低くなる。ここで、図５−１および図６−１を比較すると、通過損失が最小となる周波数は明らかに図５−１の方が低い。よって、図１に示した容量性素子は、従来よりも容量値の大きな容量を実現できることが明らかとなる。

以上説明したように、この実施の形態の容量性素子では、実効波長の１／４程度の長さを有するインタディジタル線路導体を有するインタディジタル形容量を誘電体基板上に備えるとともに、端部がビアで短絡された実効波長の１／２程度の長さを有する内層線路導体部を誘電体基板内部に備えた構成としているので、微細加工技術などの製造技術に依存することなく、比較的容易な加工技術によって、従来よりも容量値の大きな容量を実現することができる。

なお、この実施の形態の容量性素子では、容量性素子の各端子を成す入出力マイクロストリップ線路導体３ａ，３ｂをインタディジタル形容量２を挟んで対向する位置に配設する構成を一例として示したが、この構成に限定されるものではなく、インタディジタル形容量２のインタディジタル線路導体２ａ，２ｂに導電的に接続される任意の位置に配設することが可能である。

実施の形態２．
図７−１は、本発明の実施の形態２にかかる容量性素子の構成を示す上面図であり、図７−２は、その側面図である。これらの各図において、本発明の実施の形態２にかかる容量性素子は、つぎのように構成されている。

まず、誘電体基板１の上部では、実施の形態１と同様にインタディジタル形容量１２が形成されているが、このインタディジタル形容量１２は、実施の形態１のものとは異なり、インタディジタル構造の一対の線路導体の各一端部が向きを反転する形でクランク形状に折り曲げられて延在配設された一対のインタディジタル線路導体１２ａ，１２ｂを具備するように構成されている。また、実施の形態１では、略平行に配設された線路導体の隣接部分の長さが実効波長の１／４程度に設定されていたが、この実施の形態では、平行して配設された線路導体の隣接部分の長さは実効波長の１／４よりも短くなるように設定されている。一方、実施の形態１と同様に、インタディジタル線路導体１２ａ，１２ｂの各他端部は、インタディジタル線路導体１２ａ，１２ｂよりも幅広の導体部を有する入出力マイクロストリップ線路導体３ａ，３ｂにそれぞれ接続されている。

誘電体基板１の内部では、実施の形態１と同様に、内層線路導体部５が形成されている。ただし、実施の形態１とは若干の構成の差異がある。具体的には、上記のようにインタディジタル線路導体１２ａ，１２ｂの各重なり部分の長さが実施の形態１に比べて短くなった関係上、内層線路導体部５を構成する矩形状の導体部の長手方向の長さも短くなり、その分の長さが内層線路導体部５のクランク形状導体部に反映され、クランク形状導体部の先端部が実施の形態１に比べて延在されて配設されている。ただし、内層線路導体部５全体の長さは、実施の形態１と同一または同程度であり、実効波長の１／２程度に設定される。また、実施の形態１と同様に、内層線路導体部５の各端部（両端部）にはビア６ａ，６ｂが配設され、これらのビア６ａ，６ｂは、内層線路導体部５の各端部と誘電体基板１の下部に形成された地導体４との間を導電的に接続している。

なお、図７−１において、内層線路導体部５を構成する矩形状の導体部およびインタディジタル線路導体１２ａ，１２ｂを構成する矩形状の導体部において、双方の一部の外縁部または一部の内縁部が基板積層方向の上下間において略一致するように図示しているが、必ずしも略一致させる必要はなく、基板積層方向の上下間において、双方が重なり部分を有するように配設されていればよい。

また、図７−１において、入出力マイクロストリップ線路導体３ａ，３ｂの導体幅がインタディジタル線路導体１２ａ，１２ｂの各導体幅よりも幅広に図示されているが、必ずしも幅広にする必要はなく、インタディジタル線路導体１２ａ，１２ｂのそれぞれが入出力マイクロストリップ線路導体３ａ，３ｂと導電的に接続されていればよい。

上述の実施の形態２にかかる容量性素子では、インタディジタル線路導体１２ａ，１２ｂの一部が平行して配設された線路導体の隣接部分の長さが実効波長の１／４よりも短く、インタディジタル線路導体間の結合は小さくなるが、インタディジタル線路導体１２ａ，１２ｂと内層線路導体部５との間の結合は大きくなる。図２の等価回路でいえば、容量Ｃ１の容量値は小さくなるものの、容量Ｃ２，Ｃ３の各容量値が大きくなることに相当する。特に、この実施の形態の構成では、インタディジタル線路導体１２ａ，１２ｂと誘電体基板１の内部に配設された内層線路導体部５との間の結合が支配的となり、これらの間の容量値を大きくとることができるので、従来よりも容量値の大きな容量を実現することができる。

なお、この実施の形態の容量性素子においても、図７−１、図７−２に示されるように、各構成部を誘電体基板１の略中央部を中心として対称形（点対称）に配設しているので、容量性素子全体の容量値の増加を効果的に行うことができる。

なお、この実施の形態の容量性素子では、容量性素子の各端子を成す入出力マイクロストリップ線路導体３ａ，３ｂをインタディジタル形容量１２を挟んで対向する位置に配設する構成を一例として示したが、この構成に限定されるものではなく、インタディジタル形容量１２のインタディジタル線路導体１２ａ，１２ｂに導電的に接続される任意の位置に配設することが可能である。

以上のように、本発明は、マイクロ波回路やミリ波回路などの高周波回路において、比較的大きな容量値と高い容量精度とが得られるインタディジタル形容量に対する容量値増加技術として有用である。

本発明の実施の形態１にかかる容量性素子の構成を示す上面図である。 本発明の実施の形態１にかかる容量性素子の構成を示す側面図である。 図１−１および図１−２のように構成された容量性素子の等価回路を示す図である。 本発明の実施の形態１にかかる容量性素子を示す図１−１から内層線路導体部を省いた構成を示す上面図である。 本発明の実施の形態１にかかる容量性素子を示す図１−１から内層線路導体部を省いた構成を示す側面図である。 図３−１および図３−２のように構成された容量性素子の等価回路を示す図である。 図１に示した容量性素子の通過損失にかかる計算結果を示す図である。 図１に示した容量性素子の反射損失にかかる計算結果を示す図である。 図１に示す構成から内部導体線路を省いて構成された容量性素子の通過損失にかかる計算結果を示す図である。 図１に示す構成から内部導体線路を省いて構成された容量性素子の通過損失にかかる計算結果を示す図である。 本発明の実施の形態２にかかる容量性素子の構成を示す上面図である。 本発明の実施の形態２にかかる容量性素子の構成を示す側面図である。

符号の説明

１ 誘電体基板
２，１２ インタディジタル形容量
２ａ，２ｂ，１２ａ，１２ｂ インタディジタル線路導体
３ａ，３ｂ 入出力マイクロストリップ線路導体
４ 地導体
５ 内層線路導体部
６ａ，６ｂ ビア

Claims (3)

1. 誘電体基板と、
   前記誘電体基板の下面に設けられた地導体と、
   前記誘電体基板の上面に設けられ、略平行に配設された一対の線路導体の隣接する重なり部分の長さが実効波長の１／４程度の長さを有するインタディジタル線路導体と、
   前記インタディジタル線路導体を構成する一対の線路導体の前記重なり部分を有さない部位の一端部にそれぞれ接続される入出力マイクロストリップ線路導体と、
   前記インタディジタル線路導体を下方向に投影した前記誘電体基板の内部位置で、長手方向に該インタディジタル線路導体の前記各重なり部分と同程度の長さを有し、短手方向に該インタディジタル線路導体の各導体幅の和よりも幅広の長さを有する矩形状の導体部の対角上にクランク形状の各導体部が延在配設されて一体的に構成され、かつ、その線路長が実効波長の１／２程度の長さを有する内層線路導体部と、
   前記内層線路導体部の各端部と前記地導体との間をそれぞれ接続するビアと、
   を備えたことを特徴とする容量性素子。
2. 誘電体基板と、
   前記誘電体基板の下面に設けられた地導体と、
   前記誘電体基板の上面に設けられ、インタディジタル構造の一対の線路導体の各一端部が向きを反転する形でクランク形状に折り曲げられて延在配設され、該一対の線路導体のうち、略平行に隣接して配設された部分の各重なり部分の長さが実効波長の１／４未満の長さを有するインタディジタル線路導体と、
   前記インタディジタル線路導体を構成する一対の線路導体の各他端部にそれぞれ接続される入出力マイクロストリップ線路導体と、
   前記インタディジタル線路導体を下方向に投影した前記誘電体基板の内部位置で、長手方向に該インタディジタル線路導体の前記各重なり部分と同程度の長さを有し、短手方向に該インタディジタル線路導体の各導体幅の和よりも幅広の長さを有する矩形状の導体部の対角上にクランク形状の各導体部が配設されて一体的に構成された内層線路導体部と、
   前記内層線路導体部の各端部と前記地導体との間をそれぞれ接続するビアと、
   を備えたことを特徴とする容量性素子。
3. 前記インタディジタル線路導体および前記内層線路導体部のそれぞれが対称形に配設されていることを特徴とする請求項１または２に記載の容量性素子。

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