KR100715193B1

KR100715193B1 - 디지털 방식의 복소 변조 장치 및 복소 변조 방법

Info

Publication number: KR100715193B1
Application number: KR1020050040656A
Authority: KR
Inventors: 김승유; 김경엽; 방기홍
Original assignee: 주식회사 케이티프리텔; (주)엑스톤
Priority date: 2005-05-16
Filing date: 2005-05-16
Publication date: 2007-05-07
Also published as: KR20060118151A

Abstract

본 발명은 디지털 방식의 복소 변조 장치 및 복소 변조 방법에 관한 것으로, 특히 복소 변조 장치에서 DDS(Direct Digital Synthesizer)는 기준 클록에 기초하여 사인 파형 및 코사인 파형을 디지털 회로에 의해 생성하여 출력하고, FIR(Finite Impulse Response) 필터는 I 및 Q 입력 신호의 일정한 값들을 가지고 각각 필터링을 수행한다. 대칭 양자화기는 FIR 필터에서 I 및 Q 신호에 대해 필터링되어 출력되는 값에 대해 양수와 음수간의 오프셋이 없도록 대칭 양자화를 수행하고, 곱셈기는 대칭 양자화기에 의해 I 및 Q 신호에 대해 대칭 양자화되어 출력되는 값에 DDS에서 출력되는 사인 파형 및 코사인 파형을 각각 곱하여 출력한다. 덧셈기는 곱셈기에서 I 및 Q 신호에 대해 사인 파형 및 코사인 파형이 곱해진 결과 값을 더하여 출력하고, DAC(Digital to Analog Converter)는 덧셈기에서 출력되는 값을 대응되는 아날로그 신호로 변환하여 출력한다. 따라서, 디지털 복소 변조시에 수행되는 필터링 과정에서 양수와 음수의 비대칭적인 양자화를 억제함으로써 복소 변조에서의 캐리어 누설을 최소화할 수 있다. 따라서, 캐리어 누설에 따른 출력 스펙트럼의 중심 주파수에 싱글 톤(single tone) 성분이 나타나지 않게 된다.

디지털 방식의 복소 변조 장치, 대칭 양자화기, 절대값 산출, 트렁케이션

Description

디지털 방식의 복소 변조 장치 및 복소 변조 방법 {DIGITAL COMPLEX MODULATION APPARATUS AND METHOD THEREOF}

도 1은 일반적인 디지털 방식의 복소 변조 장치의 블록도이다.

도 2는 본 발명의 실시예에 따른 디지털 방식의 복소 변조 장치의 블록도이다.

도 3은 본 발명의 제1 실시예에 따른 대칭 양자화기의 상세 블록도이다.

도 4는 본 발명의 제2 실시예에 따른 대칭 양자화기의 상세 블록도이다.

도 5는 본 발명의 제3 실시예에 따른 대칭 양자화기의 상세 블록도이다.

본 발명은 디지털 방식의 복소 변조에 관한 것으로, 보다 구체적으로는 필터링시에 수행되는 양자화 과정에서 대칭 양자화를 수행하여 복소 변조를 수행하는 디지털 방식의 복조 변조 장치 및 복소 변조 방법에 관한 것이다.

일반적으로 아날로그 방식의 복소 변조에서는 I(Inphase) 및 Q(Quadrature) 신호의 바이어스(bias) 값을 세밀하게 조정하지 않으면 바이어스 불일치에 따른 내부 캐리어의 누설에 의하여 변조 후 출력 스펙트럼의 중심에 싱글 톤(single tone) 이 발생하는 현상이 있다. 따라서, 아날로그 방식의 복소 변조시에는 I 및 Q 신호의 바이어스 값의 조정에 특별히 세밀한 노력이 필요해진다.

그러나, 디지털 방식의 복소 변조에서는 이러한 바이어스 조정이 필요없으므로 아날로그 방식에서와 같은 현상이 발생하지 않지만, 디지털 방식의 복소 변조 과정에서 베이스밴드 필터링(baseband filtering)이 사용될 때 필연적으로 발생하는 양자화 과정에서 비대칭적인 양자화 방식에 따라 양수와 음수 사이에 오프셋(offset)이 발생한다.

이러한 양수와 음수 사이의 오프셋은 아날로그 방식의 복소 변조에서 I 및 Q 신호의 바이어스 불일치와 같은 원리로 캐리어 누설과 같은 현상이 발생하게 되는 문제점이 있다.

따라서, 본 발명에서는 디지털 복소 변조 처리시 필터링을 사용할 때 양자화 과정에서 양수와 음수의 비대칭성을 억제함으로써 캐리어의 누설을 최소화하는 디지털 방식의 복소 변조 장치 및 복소 변조 방법을 제공하는 것을 그 목적으로 하고 있다.

상기한 목적을 달성하기 위한 본 발명의 하나의 특징에 따른 디지털 방식의 복소 변조 장치는,

기준 클록에 기초하여 사인 파형 및 코사인 파형을 디지털 회로에 의해 생성하여 출력하는 DDS(Direct Digital Synthesizer); I 및 Q 입력 신호의 일정한 값들 을 가지고 각각 필터링을 수행하는 FIR(Finite Impulse Response) 필터; 상기 FIR 필터에서 I 및 Q 신호에 대해 필터링되어 출력되는 값에 대해 양수와 음수간의 오프셋이 없도록 대칭 양자화를 수행하는 대칭 양자화기; 상기 대칭 양자화기에 의해 I 및 Q 신호에 대해 대칭 양자화되어 출력되는 값에 상기 DDS에서 출력되는 사인 파형 및 코사인 파형을 각각 곱하여 출력하는 곱셈기; 상기 곱셈기에서 I 및 Q 신호에 대해 사인 파형 및 코사인 파형이 곱해진 결과 값을 더하여 출력하는 덧셈기; 및 상기 덧셈기에서 출력되는 값을 대응되는 아날로그 신호로 변환하여 출력하는 DAC(Digital to Analog Converter)를 포함한다.

여기서, 상기 대칭 양자화기는 상기 FIR 필터에서 I 및 Q 신호에 대해 필터링되어 출력되는 값의 절대값을 산출하여 대칭 양자화를 수행하는 것을 특징으로 한다.

여기서, 상기 대칭 양자화기는, 상기 FIR 필터에서 필터링되어 출력되는 값의 절대값을 산출하는 절대값 산출부; 상기 절대값 산출부에서 산출된 절대값의 일부를 제거하는 트렁케이션(truncation)을 수행하는 트렁케이션부; 상기 FIR 필터에서 필터링되어 출력되는 값의 부호를 추출하여 대응되는 부호값으로 출력하는 부호 추출부; 상기 부호 추출부에서 출력되는 부호값을 특정 시간 지연시켜 출력하는 지연부; 및 상기 트렁케이션부에서 출력되는 값에 상기 지연부에서 지연되어 출력되는 부호값을 적용하여 상기 곱셈기로 출력하는 부호 곱셈부를 포함한다.

또한, 상기 대칭 양자화기는, 상기 FIR 필터에서 필터링되어 출력되는 값의 절대값을 산출하는 절대값 산출부; 상기 절대값 산출부에서 산출된 절대값에 대해 반올림을 수행하여 출력하는 반올림부; 상기 반올림부에 의해 반올림된 값의 일부를 제거하는 트렁케이션(truncation)을 수행하는 트렁케이션부; 상기 FIR 필터에서 필터링되어 출력되는 값의 부호를 추출하여 대응되는 부호값으로 출력하는 부호 추출부; 상기 부호 추출부에서 출력되는 부호값을 특정 시간 지연시켜 출력하는 지연부; 및 상기 트렁케이션부에서 출력되는 값에 상기 지연부에서 지연되어 출력되는 부호값을 적용하여 상기 곱셈기로 출력하는 부호 곱셈부를 포함한다.

또한, 상기 대칭 양자화기는, 상기 FIR 필터에서 필터링되어 출력되는 값의 부호값을 인버팅시켜서 출력하는 인버터; 상기 FIR 필터에서 필터링되어 출력되는 값에 상기 인버터에서 출력되는 값을 더하여 출력하는 부호 덧셈부; 및 상기 부호 덧셈부에서 출력되는 값의 일부를 제거하는 트렁케이션(truncation)을 수행하여 곱셈기로 출력하는 트렁케이션부를 포함한다.

본 발명의 다른 특징에 따른 디지털 방식의 복소 변조 방법은,

a) I 및 Q 입력 신호에 대해 각각 FIR(Finite Impulse Response) 필터링을 수행하는 단계; b) 상기 I 및 Q 신호에 대해 각각 FIR 필터링된 값에 대해 양수와 음수간의 오프셋이 없도록 대칭 양자화를 각각 수행하는 단계; c) 상기 I 및 Q 신호에 대해 각각 대칭 양자화가 수행된 값에 특정 사인값과 코사인값을 각각 곱하는 단계; 및 d) 상기 I 및 Q 신호에 대해 각각 사인값과 코사인값이 곱해진 결과값을 더하여 대응되는 아날로그 신호로 변환하여 출력하는 단계를 포함한다.

아래에서는 첨부한 도면을 참고로 하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도로 본 발명의 실시 예를 상세히 설 명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 첨부된 도면은 본 발명을 명확하게 설명하기 위해 본 발명의 설명과 관계없는 부분은 생략하였으며, 동일 또는 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.

도 1에 도시된 바와 같이, 일반적인 디지털 방식의 복조 변조 장치에서는 2개의 FIR(Finite Impulse Response) 필터(10, 20)를 통과하여 입력되는 I신호와 Q신호에 직접 주파수 합성 방식의 하나로 사인(sine) 파형 및 코사인(cosine) 파형을 디지털 회로에 의해 직접 생성하는 DDS(Direct Digital Synthesizer, 30)에서 출력되는 신호(cos(wt), sin(wt))를 각각 곱셈기(40, 50)를 통해서 곱한 후, 덧셈기(60)에서 각 곱셈기(40, 50)의 출력 신호를 더하여 출력하고, DAC(Digital to Analog Converter, 70)에서는 덧셈기(60)의 출력신호를 복소 변조된 아날로그 신호(Y(t))로 출력한다.

도 1을 참조하여, 입력 신호 I(t) 및 Q(t)가 복소 변조 장치로 입력되었을 때 그 출력 신호(Y(t))는 다음의 [수학식 1]과 같이 표현할 수 있다.

Y(t) = I(t)cos(wt) + Q(t)sin(wt)

여기서 입력 신호 I(t)와 Q(t)에 어떤 이유로 DC(Direct Current) 성분이 포함되어 있다고 한다면 입력 신호 I(t)와 Q(t)는 각각 다음의 [수학식 2]와 같이 표시할 수 있다.

I(t) = Is(t) + DCi

Q(t) = Qs(t) + DCq

[수학식 2]와 같이 표시되는 입력 신호가 복소 변조 장치에 입력될 때의 출력 신호는 [수학식 2]를 [수학식 1]에 대입하여 다음의 [수학식 3]과 같이 나타낼 수 있다.

Y(t) = Is(t)cos(wt) + Qs(t)sin(wt) + DCi*cos(wt) + DCq*sin(wt)

= Is(t)cos(wt) + Qs(t)sin(wt) + DC*cos(wt+Φ)

상기 [수학식 3]에서 알 수 있는 바와 같이, 결과적으로 복소 변조 장치의 입력 신호에 포함된 DC 성분에 의해서 출력 스펙트럼의 중심 주파수에 싱글 톤(single tone) 성분이 나타나게 된다.

이하, 필터링 시 양수와 음수의 오프셋으로 인한 비대칭적인 양자화에 대해 설명한다.

[표 1]은 일반적인 2의 보수(complement) 체계에 따라 4비트의 수를 나타낸 것이다.

십진수	2의 보수(4비트)
+3	0011
+2	0010
+1	0001
0	0000
-1	1111
-2	1110
-3	1101
-4	1100

[표 1]에 나타낸 바와 같이, 십진수 +3은 '0011'이고, +2는 '0010'이며, +1은 '0001'이고, 0은 '0000'이며, -1은 '1111'이고, -2는 '1110'이며, -3은 '1101'이고, -4는 '1100'이다.

[표 2]는 도 1에 도시된 FIR 필터(10, 20)에서 양자화를 위한 트렁케이션(truncation) 결과를 나타낸 도면이다.

십진수	원수	잘린 수	오차
+3	0011	001(1)	-1
+2	0010	001(0)	0
+1	0001	000(1)	-1
0	0000	000(0)	0
-1	1111	111(1)	-1
-2	1110	111(0)	0
-3	1101	110(1)	-1
-4	1100	110(0)	0

[표 2]를 참조하면, 양자화를 위한 트렁케이션 과정에서는 [표 2]에 나타낸 4비트의 수에서 하위 1비트를 잘라내어 4비트의 수에서 3비트의 수로 만든다. 이 경우, 십진수에서 대칭되는 수인 +3은 '001(1)'이 되고, -3은 '110(1)'이 되어 두 경우 모두 -1의 오차가 발생하지만, 그 크기는 +3이 1이 되고, -3이 -2가 되어 FIR 필터(10, 20)에 ±3인 구형파가 입력될 경우 하위 1비트를 잘라내고 나머지 비트로 표현하면 1과 -2로 표시되는 구형파가 되어 크기의 평균값이 0이 아닌 -0.5가 되어 직류 바이어스 성분이 있는 신호가 된다.

따라서, 본 발명의 실시예에서는 이러한 문제점, 즉 양자화 과중 중에 양수와 음수간의 트렁케이션 오프셋이 발생하여 결과적으로 직류 바이어스 성분이 발생하는 것을 억제하기 위해서 원래 수, 즉 2의 보수 체계에 따른 4비트의 수에 절대값을 취한 다음 하위 1비트를 제거한 후 그에 원래 수의 부호를 곱하여 양자화를 수행하는 방식과 원래 수의 절대값을 취한 다음 반올림에 의한 수정을 하고, 하위 1비트를 제거한 후 원래 수의 부호를 곱하는 방식을 사용한다.

이하, 도 2 및 도 3을 참조하여 본 발명의 제1 실시예에 따른 디지털 방식의 복소 변조 장치에 대해 설명한다.

[표 3]은 본 발명의 제1 실시예에 따른 디지털 방식의 복소 변조 장치에서의 대칭 양자화 방식을 나타낸 것이다.

십진수	원수	절대값	잘린 수	부호곱	오차	차이
+3	0011	0011	001(1)	001(0)	-1	0
+2	0010	0010	001(0)	001(0)	0	0
+1	0001	0001	000(1)	000(0)	-1	0
0	0000	0000	000(0)	000(0)	0	0
-1	1111	0001	000(1)	000(0)	+1	2
-2	1110	0010	001(0)	111(0)	0	0
-3	1101	0011	001(1)	111(0)	+1	2
-4	1100	0100	010(0)	110(0)	0	0

[표 3]에 나타낸 바와 같이, 본 발명의 제1 실시예에서는 먼저 원래 수에 먼저 절대값을 취한다. 이 경우, 양수인 원래 수는 변화가 없으나 음수인 -1 내지 -4에 대해서는 그 부호가 바뀌므로 모두 양수로 바뀐다. 예를 들어 -1이 '0001'로, -2가 '0010'으로, -3이 '0011'로 -4가 '0100'으로 바뀐다.

다음, 절대값을 취한 수에서 하위 1비트를 제거하고 남은 잘린 수에 대해 원래 수의 부호를 곱하면 양수와 음수의 부호에 따른 대칭 양자화가 수행되어 양자화 오차의 비대칭성이 제거된다. 예를 들어, +3이 '001'인 +1이 되고, -3이 '111'인 -1이 되기 때문에 결과적으로 ±3에 대해 평균값이 0이 되어 직류 바이어스 성분이 없어진다.

[표 3]의 경우에는 [표 2]에서와 달리 '차이' 란이 있는데, 이 란은 본 발명의 제1 실시예에 따른 방식에 의해 양자화된 후의 오차가 종래의 방식에 따라 양자화된 경우의 [표 2]에 나타난 경우의 오차와 비교하기 위하여 그 차이값을 기재한 것이다. [표 3]의 경우에는 십진수 -1과 -3에서 종래의 방식에 비해 그 오차의 차이가 2만큼 있으므로 양수와 음수 사이의 대칭적인 양자화가 수행될 수 있는 것이다.

도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 디지털 방식의 복소 변조 장치는 2개의 FIR 필터(100, 300), 2개의 대칭 양자화기(200, 400), DDS(500), 2개의 곱셈기(600, 700), 덧셈기(800) 및 DAC(900)를 포함한다.

FIR 필터(100, 300)는 디지털 필터의 한 종류로 입력 신호의 일정한 값들만을 가지고 필터링을 수행한다. 즉, 입력되는 I 신호와 Q 신호 각각에 대해 유한한 값을 가지고 필터링을 수행하여 그 결과 신호를 출력한다.

대칭 양자화기(200, 400)는 FIR 필터(100, 300)에서 각각 출력되는 신호를 받아서 양수와 음수의 오프셋이 발생하지 않도록 대칭 양자화가 수행된 결과 신호를 각각 출력한다.

DDS(500)는 기준 클록을 받아서 직접 주파수 합성 방식의 하나로 사인 파형 및 코사인 파형을 디지털 회로에 의해 직접 생성하여 출력한다.

곱셈기(600, 700)는 대칭 양자화기(200, 400)에서 각각 출력되는 신호에 DDS(500)에서 출력되는 사인 파형 및 코사인 파형을 각각 곱하여 출력한다.

덧셈기(800)는 곱셈기(600, 700)에서 각각 출력되는 신호를 더하여 출력한다.

DAC(900)는 덧셈기(800)에서 출력되는 신호를 아날로그 신호로 변환하여 복소 변조된 신호로서 출력한다.

상기한 구성 중에서 대칭 양자화기(200, 400)를 제외하고는 도 1을 참조하여 설명한 일반적인 복소 변조 장치에서의 구성과 유사하므로 여기에서는 대칭 양자화기(200, 400)에 대해서만 설명한다.

도 3은 본 발명의 제1 실시예에 따른 대칭 양자화기(200, 400)의 상세 블록도이다.

여기서, 대칭 양자화기(200, 400)의 구조는 동일하므로, 하나의 대칭 양자화기(200)에 대해서만 설명하는 것으로 한다.

도 3에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 대칭 양자화기(200)는 절대값 산출부(210), 트렁케이션부(220), 부호 추출부(230), 지연부(240) 및 곱셈부(250)를 포함한다.

절대값 산출부(210)는 FIR 필터(100)에서 출력되는 신호를 입력받아서 해당하는 절대값을 산출하여 출력한다. 즉, 입력 신호가 양수인 경우에는 그대로 출력되지만, 음수인 경우에는 양수로 변환되어 출력된다. [표 3]을 참조하면 절대값 부분이 절대값 산출부(210)가 원래 수를 입력 신호로 받아서 대응되는 절대값을 산출하여 출력한 값이 된다. 예를 들면, 십진수 -3에 해당하는 '1101'이 입력되어 '0011'이 절대값으로 산출되어 출력된다.

트렁케이션부(220)는 절대값 산출부(210)에서 출력되는 값을 받아서 하위 1비트를 잘라내고 남은 수를 출력한다. 즉, 절대값 산출부(210)에서 출력되는 4비트의 값 중에서 하위 1비트를 잘라내고 남는 3비트 값을 출력한다. 상기 십진수 -3의 예를 들면, 절대값 산출부(210)에서 '0011'이 출력되므로, 이 중에서 하위 1비트인 '1'을 제거하고 남은 '001'을 출력한다. [표 3]을 참조하면 잘린 수가 트렁케이션부(220)에서 출력되는 값이 된다.

부호 추출부(230)는 FIR 필터(100)에서 출력되는 신호에서 부호만을 추출하여 출력한다. 즉, 입력 신호가 양수인 경우에는 '0' 또는 양수임을 나타내는 값을 출력하고, 음수인 경우에는 '1' 또는 음수임을 나타내는 값을 출력하며, 양수도 아니고 음수도 아닌 '0'인 경우에도 그 부호 비트는 '0'이므로 양수와 같이 처리할 수 있다.

지연부(240)는 부호 추출부(230)에서 출력되는 부호값을 특정 시간만큼 지연시켜 출력한다. 이 때, 지연부(240)에서 지연되는 시간은 FIR 필터(100)의 출력 신호가 절대값 산출부(210) 및 트렁케이션부(220)를 통해서 출력되어 곱셈부(250)에 입력되는 시간만큼이면 된다. 즉, 곱셈부(250)에 트렁케이션부(220)의 출력값과 지연부(240)에 의해 지연된 출력값이 동시에 입력될 수 있도록 하기 위해 시간을 지연하는 것이다.

곱셈부(250)는 지연부(240)에서 출력되는 부호값에 따라 트렁케이션부(220)에서 출력되는 값을 변환하여 곱셈기(600)로 출력한다. 즉, 지연부(240)에서 출력되는 부호값이 양수이거나 '0'을 나타내는 값이면 트렁케이션부(220)에서 출력되는 값을 그대로 출력하지만, 만약 부호값이 음수이면 트렁케이션부(220)에서 출력되는 값을 음수로 변환하여 출력한다. [표 3]을 참조하여 예를 들면, 십진수 +3의 경우에는 그 부호가 양수이므로 지연부(240)에서 양수를 나타내는 부호값으로 출력되고, 따라서 곱셉부(250)는 트렁케이션부(220)에서 출력되는 '001'을 그대로 출력하지만, 십진수 -3의 경우에 그 부호가 음수이어서 지연부(240)에서 음수를 나타내는 부호값으로 출력될 것이고, 따라서 곱셈부(250)는 트렁케이션부(220)에서 출력되는 '001'을 -1에 해당하는 값, 즉 '111'로 변환하여 출력한다. 따라서, 상기 예에서 알 수 있듯이, ±3에 해당하는 양자화된 값이 ±1로 각각 출력되어 대칭적인 양자화가 수행된다.

이와 같이, 본 발명의 제1 실시예에서는 FIR 필터(100)에서 출력되는 원래 수의 절대값에 대해 하위 1비트를 제거하고 원래 수의 부호를 곱함으로써 양수와 음수에 대한 대칭적인 양자화가 수행되어 결과적으로 직류 바이어스 성분이 발생되지 않아 출력 스펙트럼의 중심 주파수에 싱글 톤(single tone) 성분이 나타나지 않게 된다.

한편, 상기에서는 트렁케이션부(220)를 별도로 두었지만, 본 발명의 기술적 범위는 여기에 한정되지 않고, 절대값 산출부(210)가 FIR 필터(100)의 출력 신호에 대한 절대값을 산출하면서 연속하여 하위 1비트를 제거하여 트렁케이션 기능을 동시에 수행하는 것으로 할 수도 있다.

이하, 도 2 및 도 4를 참조하여 본 발명의 제2 실시예에 따른 디지털 방식의 복소 변조 장치에 대해 설명한다.

[표 4]는 본 발명의 제2 실시예에 따른 디지털 방식의 복소 변조 장치에서의 대칭 양자화 방식을 나타낸 것이다.

십진수	원수	절대값	반올림	잘린 수	부호곱	오차	차이
+3	0011	0011	0100	010(0)	010(0)	+1	2
+2	0010	0010	0011	001(1)	001(0)	0	0
+1	0001	0001	0010	001(0)	001(0)	+1	2
0	0000	0000	0001	000(1)	000(0)	0	0
-1	1111	0001	0010	001(0)	111(0)	-1	0
-2	1110	0010	0011	001(1)	111(0)	0	0
-3	1101	0011	0100	010(0)	110(0)	-1	0
-4	1100	0100	0101	010(1)	110(0)	0	0

[표 4]에 나타낸 바와 같이, 본 발명의 제2 실시예에서는 먼저 원래 수에 절대값을 취한다. 이 경우, 양수인 원래 수는 변화가 없으나 음수인 -1 내지 -4에 대해서는 그 부호가 바뀌므로 모두 양수로 바뀐다. 예를 들어 -1이 '0001'로, -2가 '0010'으로, -3이 '0011'로 -4가 '0100'으로 바뀐다.

다음, 절대값을 취한 수를 각각 반올림한다. 따라서, +3은 '0100'이 되고, +2는 '0011'이 되며, +1은 '0010'이 되고, 0은 '0001'이 되며, -1은 '0010'이 되고, -2는 '0011'이 되며, -3은 '0100'이 되고, -4는 '0101'이 된다.

계속해서, 반올림을 한 수에서 하위 1비트를 제거하고 남은 잘린 수에 대해 원래 수의 부호를 곱하면 양수와 음수의 부호에 따른 대칭 양자화가 수행되어 양자화 오차의 비대칭성이 제거된다. 예를 들어, +3이 '010'인 +2가 되고, -3이 '110'인 -2가 되기 때문에 결과적으로 ±3에 대해 평균값이 0이 되어 직류 바이어스 성분이 없어진다.

[표 4]의 경우에는 [표 3]에서와 달리 [표 2]에 나타난 경우의 오차와 비교하여 양수 쪽, 즉 십진수 +1과 +3쪽에서만 그 오차가 2만큼 차이를 보이고, 이로인해 양수와 음수 사이의 대칭적인 양자화가 수행될 수 있는 것이다.

도 4는 본 발명의 제2 실시예에 따른 대칭 양자화기(200, 400)의 상세 블록도이다.

여기서, 대칭 양자화기(200, 400)의 구조는 동일하므로, 하나의 대칭 양자화기(400)에 대해서만 설명하는 것으로 한다.

도 4에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 대칭 양자화기(400)는 절대값 산출부(410), 반올림부(420), 트렁케이션부(430), 부호 추출부(440), 지연부(450) 및 곱셈부(460)를 포함한다.

먼저, 절대값 산출부(410)는 FIR 필터(300)에서 출력되는 신호를 입력받아서 해당하는 절대값을 산출하여 출력한다. 이 절대값 산출부(410)는 상기에서 설명한 제1 실시예에서의 절대값 산출부(210)과 그 기능이 동일하므로 여기에서는 상세한 설명을 생략한다.

반올림부(420)는 절대값 산출부(410)에서 출력되는 값을 받아서 반올림을 수행하여 결과값을 출력한다. 즉, 반올림부(260)는 절대값 산출부(210)에서 출력되는 값에 각각 '0001'을 더하여 출력한다. 예를 들어 [표 4]를 참조하는 경우, 십진수 +3의 경우에는 절대값 '0011'이 반올림되어 '0100'으로 출력되고, 십진수 -3의 경우에도 절대값 '0011'이 반올림되어 '0100'으로 출력된다.

트렁케이션부(430)는 반올림부(420)에서 출력되는 값을 받아서 하위 1비트를 잘라내고 남은 수를 출력한다. 즉, 반올림부(420)에서 출력되는 4비트의 값 중에서 하위 1비트를 잘라내고 남는 3비트 값을 출력한다. 상기 십진수 -3의 예를 들면, 반올림부(420)에서 '0100'이 출력되므로, 이 중에서 하위 1비트인 '0'을 제거하고 남은 '010'을 출력한다. [표 4]를 참조하면 잘린 수가 트렁케이션부(420)에서 출력되는 값이 된다.

부호 추출부(440)는 FIR 필터(300)에서 출력되는 신호에서 부호만을 추출하여 출력한다. 즉, 입력 신호가 양수인 경우에는 '0' 또는 양수임을 나타내는 값을 출력하고, 음수인 경우에는 '1' 또는 음수임을 나타내는 값을 출력하며, 양수도 아니고 음수도 아닌 '0'인 경우에도 그 부호 비트는 '0'이므로 양수와 같이 처리할 수 있다. 이 부호 추출부(440)도 제1 실시예에서 설명한 부호 추출부(230)에서와 그 기능이 동일하므로 상세한 설명을 생략한다.

지연부(450)는 부호 추출부(440)에서 출력되는 부호값을 특정 시간만큼 지연시켜 출력한다. 이 때, 지연부(450)에서 지연되는 시간은 FIR 필터(300)의 출력 신호가 절대값 산출부(410), 반올림부(420) 및 트렁케이션부(430)를 통해서 출력되어 곱셈부(460)에 입력되는 시간만큼이면 된다. 즉, 곱셈부(460)에 트렁케이션부(430)의 출력값과 지연부(450)에 의해 지연된 출력값이 동시에 입력될 수 있도록 하기 위해 시간을 지연하는 것이다.

곱셈부(460)는 지연부(450)에서 출력되는 부호값에 따라 트렁케이션부(430)에서 출력되는 값을 변환하여 곱셈기(700)로 출력한다. 즉, 지연부(450)에서 출력되는 부호값이 양수이거나 '0'을 나타내는 값이면 트렁케이션부(430)에서 출력되는 값을 그대로 출력하지만, 만약 부호값이 음수이면 트렁케이션부(430)에서 출력되는 값을 음수로 변환하여 출력한다. [표 4]을 참조하여 예를 들면, 십진수 +3의 경우에는 그 부호가 양수이므로 지연부(450)에서 양수를 나타내는 부호값으로 출력되고, 따라서 곱셉부(460)는 트렁케이션부(430)에서 출력되는 '010'을 그대로 출력하지만, 십진수 -3의 경우에 그 부호가 음수이어서 지연부(450)에서 음수를 나타내는 부호값으로 출력될 것이고, 따라서 곱셈부(460)는 트렁케이션부(430)에서 출력되는 '010'을 -2에 해당하는 값, 즉 '110'으로 변환하여 출력한다. 따라서, 상기 예에서 알 수 있듯이, ±3에 해당하는 양자화된 값이 ±2로 각각 출력되어 대칭적인 양자화가 수행된다.

이와 같이, 본 발명의 제2 실시예에서는 FIR 필터(300)에서 출력되는 원래 수의 절대값에 대해 반올림을 수행한 후에 하위 1비트를 제거하고 원래 수의 부호를 곱함으로써 양수와 음수에 대한 대칭적인 양자화가 수행되어 결과적으로 직류 바이어스 성분이 발생되지 않아 출력 스펙트럼의 중심 주파수에 싱글 톤(single tone) 성분이 나타나지 않게 된다.

한편, 상기에서는 트렁케이션부(430)를 별도로 두었지만, 본 발명의 기술적 범위는 여기에 한정되지 않고, 반올림부(420)가 절대값 산출부(410)의 출력값을 반올림하면서 연속하여 하위 1비트를 제거하여 트렁케이션 기능을 동시에 수행하는 것으로 할 수도 있다.

이하, 도 2 및 도 5를 참조하여 본 발명의 제3 실시예에 따른 디지털 방식의 복소 변조 장치에 대해 설명한다.

[표 5]는 본 발명의 제3 실시예에 따른 디지털 방식의 복소 변조 장치에서의 대칭 양자화 방식을 나타낸 것이다.

십진수	원수	부호	역부호	부호합	잘린수	오차	차이
+3	0011	0	1	0100	010(0)	+1	2
+2	0010	0	1	0011	001(1)	0	0
+1	0001	0	1	0010	001(0)	+1	2
0	0000	0	1	0001	000(1)	0	0
-1	1111	1	0	1111	111(1)	-1	0
-2	1110	1	0	1110	111(0)	0	0
-3	1101	1	0	1101	110(1)	-1	0
-4	1100	1	0	1100	110(0)	0	0

[표 5]에 나타낸 바와 같이, 본 발명의 제3 실시예에서는 먼저 원래 수의 부호를 추출한 후, 그 추출된 부호의 반대값(역부호)을 원래 수에 합한다. 이 경우, 원래 수가 양수일 때에는 각각 1이 더해지고, 음수일 때에는 원래 수가 그대로 유지된다.

다음, 합한 결과 값에서 하위 1비트를 제거하고 남은 잘린 수를 구하면 양수와 음수의 부호에 따른 대칭 양자화가 수행되어 양자화 오차의 비대칭성이 제거된다. 이 경우의 결과 값은 상기한 본 발명의 제2 실시예에서의 [표 4]의 양자화 결과값과 같아진다. 예를 들어, +3이 '010'인 +2가 되고, -3이 '110'인 -2가 되기 때문에 결과적으로 ±3에 대해 평균값이 0이 되어 직류 바이어스 성분이 없어진다.

[표 5]의 경우에도 [표 4]와 마찬가지로 [표 2]에 나타난 경우의 오차와 비교하여 양수 쪽, 즉 십진수 +1과 +3쪽에서만 그 오차가 2만큼 차이를 보이고, 이로인해 양수와 음수 사이의 대칭적인 양자화가 수행될 수 있는 것이다.

도 5는 본 발명의 제3 실시예에 따른 대칭 양자화기(200, 400)의 상세 블록도이다.

도 5에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 대칭 양자화기(200)는 인버터(260), 덧셈부(270) 및 트렁케이션부(280)를 포함한다.

인버터(260)는 FIR 필터(100)에서 출력되는 신호에서 부호만을 추출하여 출력한다. 즉, 입력 신호가 양수인 경우에는 부호 '0'의 인버팅값인 '1'을 출력하고, 음수인 경우에는 부호 '1'의 인버팅값인 '0'을 출력하며, 양수도 아니고 음수도 아닌 '0'인 경우에도 그 부호 비트는 '0'이므로 양수와 같이 처리하여 '0'의 인버팅값인 '1'을 출력한다.

덧셈부(270)는 FIR 필터(100)에서 출력되는 입력을 받아서 인버터(260)에서 출력되는 부호의 인버팅값을 더하여 부호합으로 출력한다. 즉, 부호합은 양수인 경우에는 '1'이 더해진 수가 출력되고, 음수인 경우에는 원래의 수가 그대로 출력된다. [표 5]를 참조하여 예를 들면, 십진수 +3의 경우에는 그 부호가 양수이므로 부호의 인버팅값인 '1'이 더해져서 '0100'이 부호합으로 출력되지만, 십진수 -3의 경우에 그 부호가 음수이어서 부호의 인버팅값인 '0'이 더해지므로 결과적으로 원래의 수인 '1101'이 부호합으로 출력된다.

트렁케이션부(280)는 덧셈부(270)에서 출력되는 부호합을 받아서 하위 1비트를 잘라내고 남은 수를 출력한다. 즉, 덧셈부(270)에서 출력되는 4비트의 값 중에서 하위 1비트를 잘라내고 남는 3비트 값을 출력한다. [표 5]를 참조하여 예를 들면, 십진수 +3의 경우에는 덧셈부(270)에서 '0100'이 출력되므로 이 중에서 하위 1비트인 '0'을 제거하고 남은 '010'을 출력하고, 십진수 -3의 예를 들면, 덧셈부(270)에서 '1101'이 출력되므로, 이 중에서 하위 1비트인 '1'을 제거하고 남은 '110'을 출력한다. 따라서, 상기 예에서 알 수 있듯이, ±3에 해당하는 양자화된 값이 ±2로 각각 출력되어 대칭적인 양자화가 수행된다.

이와 같이, 본 발명의 제3 실시예에서는 FIR 필터(100)에서 출력되는 원래 수의 부호의 인버팅값을 원래 수에 더한 후에 하위 1비트를 제거함으로써 양수와 음수에 대한 대칭적인 양자화가 수행되어 결과적으로 직류 바이어스 성분이 발생되지 않아 출력 스펙트럼의 중심 주파수에 싱글 톤(single tone) 성분이 나타나지 않게 된다.

비록, 본 발명이 가장 실제적이며 바람직한 실시 예를 참조하여 설명되었지만, 본 발명은 상기 개시된 실시 예에 한정되지 않으며, 후술되는 특허 청구범위 내에 속하는 다양한 변형 및 등가물들도 포함한다.

본 발명에 따르면, 디지털 복소 변조시에 수행되는 필터링 과정에서 양수와 음수의 비대칭적인 양자화를 억제함으로써 복소 변조에서의 캐리어 누설을 최소화할 수 있다.

따라서, 캐리어 누설에 따른 출력 스펙트럼의 중심 주파수에 싱글 톤(single tone) 성분이 나타나지 않게 된다.

Claims

삭제
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기준 클록에 기초하여 사인 파형 및 코사인 파형을 디지털 회로에 의해 생성하여 출력하는 DDS(Direct Digital Synthesizer);

I 및 Q 입력 신호의 일정한 값들을 가지고 각각 필터링을 수행하는 FIR(Finite Impulse Response) 필터;

상기 FIR 필터에서 I 및 Q 신호에 대해 필터링되어 출력되는 값에 대해 양수와 음수간의 오프셋이 없도록 대칭 양자화를 수행하는 대칭 양자화기;

상기 대칭 양자화기에 의해 I 및 Q 신호에 대해 대칭 양자화되어 출력되는 값에 상기 DDS에서 출력되는 사인 파형 및 코사인 파형을 각각 곱하여 출력하는 곱셈기;

상기 곱셈기에서 I 및 Q 신호에 대해 사인 파형 및 코사인 파형이 곱해진 결과 값을 더하여 출력하는 덧셈기; 및

상기 덧셈기에서 출력되는 값을 대응되는 아날로그 신호로 변환하여 출력하는 DAC(Digital to Analog Converter)를 포함하고,

상기 대칭 양자화기가,

상기 FIR 필터에서 필터링되어 출력되는 값의 절대값을 산출하는 절대값 산출부;

상기 절대값 산출부에서 산출된 절대값의 일부를 제거하는 트렁케이션(truncation)을 수행하는 트렁케이션부;

상기 FIR 필터에서 필터링되어 출력되는 값의 부호를 추출하여 대응되는 부호값으로 출력하는 부호 추출부;

상기 부호 추출부에서 출력되는 부호값을 특정 시간 지연시켜 출력하는 지연부; 및

상기 트렁케이션부에서 출력되는 값에 상기 지연부에서 지연되어 출력되는 부호값을 적용하여 상기 곱셈기로 출력하는 부호 곱셈부

를 포함하는 디지털 방식의 복소 변조 장치.
제3항에 있어서,

상기 지연부는 상기 FIR 필터에서 출력된 값이 상기 트렁케이션부를 거쳐 상기 부호 곱셈부로 입력될 때 상기 부호 추출부에서 출력되는 부호값이 상기 부호 곱셈부로 동시에 입력될 수 있는 시간만큼 지연시키는 것을 특징으로 하는 디지털 방식의 복소 변조 장치.
기준 클록에 기초하여 사인 파형 및 코사인 파형을 디지털 회로에 의해 생성하여 출력하는 DDS(Direct Digital Synthesizer);

I 및 Q 입력 신호의 일정한 값들을 가지고 각각 필터링을 수행하는 FIR(Finite Impulse Response) 필터;

상기 FIR 필터에서 I 및 Q 신호에 대해 필터링되어 출력되는 값에 대해 양수와 음수간의 오프셋이 없도록 대칭 양자화를 수행하는 대칭 양자화기;

상기 대칭 양자화기에 의해 I 및 Q 신호에 대해 대칭 양자화되어 출력되는 값에 상기 DDS에서 출력되는 사인 파형 및 코사인 파형을 각각 곱하여 출력하는 곱셈기;

상기 곱셈기에서 I 및 Q 신호에 대해 사인 파형 및 코사인 파형이 곱해진 결과 값을 더하여 출력하는 덧셈기; 및

상기 덧셈기에서 출력되는 값을 대응되는 아날로그 신호로 변환하여 출력하는 DAC(Digital to Analog Converter)를 포함하고,

상기 대칭 양자화기가,

상기 FIR 필터에서 필터링되어 출력되는 값의 절대값을 산출하는 절대값 산출부;

상기 절대값 산출부에서 산출된 절대값에 대해 반올림을 수행하여 출력하는 반올림부;

상기 반올림부에 의해 반올림된 값의 일부를 제거하는 트렁케이션(truncation)을 수행하는 트렁케이션부;

상기 FIR 필터에서 필터링되어 출력되는 값의 부호를 추출하여 대응되는 부호값으로 출력하는 부호 추출부;

상기 부호 추출부에서 출력되는 부호값을 특정 시간 지연시켜 출력하는 지연부; 및

상기 트렁케이션부에서 출력되는 값에 상기 지연부에서 지연되어 출력되는 부호값을 적용하여 상기 곱셈기로 출력하는 부호 곱셈부

를 포함하는 디지털 방식의 복소 변조 장치.
제5항에 있어서,

상기 지연부는 상기 FIR 필터에서 출력된 값이 상기 반올림부 및 상기 트렁 케이션부를 거쳐 상기 부호 곱셈부로 입력될 때 상기 부호 추출부에서 출력되는 부호값이 상기 부호 곱셈부로 동시에 입력될 수 있는 시간만큼 지연시키는 것을 특징으로 하는 디지털 방식의 복소 변조 장치.
제5항에 있어서,

상기 반올림부는 상기 절대값 산출부에서 산출된 절대값에 대해 1을 더하여 반올림을 수행하는 것을 특징으로 하는 디지털 방식의 복소 변조 장치.
기준 클록에 기초하여 사인 파형 및 코사인 파형을 디지털 회로에 의해 생성하여 출력하는 DDS(Direct Digital Synthesizer);

I 및 Q 입력 신호의 일정한 값들을 가지고 각각 필터링을 수행하는 FIR(Finite Impulse Response) 필터;

상기 FIR 필터에서 I 및 Q 신호에 대해 필터링되어 출력되는 값에 대해 양수와 음수간의 오프셋이 없도록 대칭 양자화를 수행하는 대칭 양자화기;

상기 대칭 양자화기에 의해 I 및 Q 신호에 대해 대칭 양자화되어 출력되는 값에 상기 DDS에서 출력되는 사인 파형 및 코사인 파형을 각각 곱하여 출력하는 곱셈기;

상기 곱셈기에서 I 및 Q 신호에 대해 사인 파형 및 코사인 파형이 곱해진 결과 값을 더하여 출력하는 덧셈기; 및

상기 덧셈기에서 출력되는 값을 대응되는 아날로그 신호로 변환하여 출력하는 DAC(Digital to Analog Converter)를 포함하고,

상기 대칭 양자화기가,

상기 FIR 필터에서 필터링되어 출력되는 값의 부호값을 인버팅시켜서 출력하는 인버터;

상기 FIR 필터에서 필터링되어 출력되는 값에 상기 인버터에서 출력되는 값을 더하여 출력하는 부호 덧셈부; 및

상기 부호 덧셈부에서 출력되는 값의 일부를 제거하는 트렁케이션(truncation)을 수행하여 곱셈기로 출력하는 트렁케이션부

를 포함하는 디지털 방식의 복소 변조 장치.
제3항, 제5항 또는 제8항 중 어느 한 항에 있어서,

상기 트렁케이션부는 입력되는 값에서 하위 1비트를 제거하여 트렁케이션을 수행하고 남은 비트의 값을 출력하는 것을 특징으로 하는 디지털 방식의 복소 변조 장치.
삭제
a) I 및 Q 입력 신호에 대해 각각 FIR(Finite Impulse Response) 필터링을 수행하는 단계;

b) 상기 I 및 Q 신호에 대해 각각 FIR 필터링된 값에 대해 양수와 음수간의 오프셋이 없도록 대칭 양자화를 각각 수행하는 단계;

c) 상기 I 및 Q 신호에 대해 각각 대칭 양자화가 수행된 값에 특정 사인값과 코사인값을 각각 곱하는 단계; 및

d) 상기 I 및 Q 신호에 대해 각각 사인값과 코사인값이 곱해진 결과값을 더하여 대응되는 아날로그 신호로 변환하여 출력하는 단계를 포함하고,

상기 b) 단계가,

i) 상기 I 및 Q 신호에 대해 FIR 필터링된 값의 절대값을 산출하는 단계;

ii) 상기 산출된 절대값의 일부를 제거하여 트렁케이션을 수행하는 단계; 및

iii) 상기 트렁케이션이 수행된 값에 상기 FIR 필터링된 값의 부호를 적용하는 단계

를 포함하는 디지털 방식의 복소 변조 방법.
제11항에 있어서,

상기 iii) 단계에서 상기 FIR 필터링된 값의 부호는 상기 FIR 필터링된 값이 상기 트렁케이션이 수행되어 출력될 때까지 특정 시간동안 지연되는 것을 특징으로 하는 디지털 방식의 복소 변조 방법.
a) I 및 Q 입력 신호에 대해 각각 FIR(Finite Impulse Response) 필터링을 수행하는 단계;

b) 상기 I 및 Q 신호에 대해 각각 FIR 필터링된 값에 대해 양수와 음수간의 오프셋이 없도록 대칭 양자화를 각각 수행하는 단계;

c) 상기 I 및 Q 신호에 대해 각각 대칭 양자화가 수행된 값에 특정 사인값과 코사인값을 각각 곱하는 단계; 및

d) 상기 I 및 Q 신호에 대해 각각 사인값과 코사인값이 곱해진 결과값을 더하여 대응되는 아날로그 신호로 변환하여 출력하는 단계를 포함하고,

상기 b) 단계가,

i) 상기 I 및 Q 신호에 대해 FIR 필터링된 값의 절대값을 산출하는 단계;

ii) 상기 산출된 절대값에 대해 반올림을 수행하는 단계;

iii) 상기 반올림이 수행된 값의 일부를 제거하여 트렁케이션을 수행하는 단계; 및

iv) 상기 트렁케이션이 수행된 값에 상기 FIR 필터링된 값의 부호를 적용하는 단계

를 포함하는 디지털 방식의 복소 변조 방법.
제13항에 있어서,

상기 iv) 단계에서 상기 FIR 필터링된 값의 부호는 상기 FIR 필터링된 값이 상기 반올림 및 상기 트렁케이션이 수행되어 출력될 때까지 특정 시간동안 지연되는 것을 특징으로 하는 디지털 방식의 복소 변조 방법.
a) I 및 Q 입력 신호에 대해 각각 FIR(Finite Impulse Response) 필터링을 수행하는 단계;

b) 상기 I 및 Q 신호에 대해 각각 FIR 필터링된 값에 대해 양수와 음수간의 오프셋이 없도록 대칭 양자화를 각각 수행하는 단계;

c) 상기 I 및 Q 신호에 대해 각각 대칭 양자화가 수행된 값에 특정 사인값과 코사인값을 각각 곱하는 단계; 및

d) 상기 I 및 Q 신호에 대해 각각 사인값과 코사인값이 곱해진 결과값을 더하여 대응되는 아날로그 신호로 변환하여 출력하는 단계를 포함하고,

상기 b) 단계가,

i) 상기 I 및 Q 신호에 대해 FIR 필터링된 값에 상기 FIR 필터링된 값의 부호의 인버팅된 값을 더하는 단계; 및

ii) 상기 i) 단계에서 더한 결과값의 일부를 제거하여 트렁케이션을 수행하여 결과값을 출력하는 단계

를 포함하는 디지털 방식의 복소 변조 방법.
제11항, 제13항 또는 제15항 중 어느 한 항에 있어서,

상기 트렁케이션은 입력되는 값에서 하위 1비트를 제거하고 남은 비트의 값을 출력하여 수행되는 것을 특징으로 하는 디지털 방식의 복소 변조 방법.