KR100713981B1 - 메모리 셀의 정보 독출 방법 - Google Patents

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Abstract

본 발명은 플로팅 게이트, 콘트롤 게이트, 소오스 및 드레인으로 이루어진 플래쉬 메모리 셀의 소오스에 캐패시터가 접속되어 2 비트의 정보가 저장될 수 있도록 구성된 메모리 셀의 정보 독출 방법에 관한 것으로, 드레인에 전원전압보다 낮은 전압을 인가하고, 소오스 및 기판은 접지시킨 상태에서 콘트롤 게이트에 제 1 전압을 인가하는 제 1 단계와, 드레인의 전압 변화량을 검출하여 전압의 변화량에 따라 정보가 독출되도록 하는 제 2 단계와, 드레인 전압의 변화가 없는 경우 콘트롤 게이트에 제 2 전압을 인가하는 제 3 단계와, 드레인의 전압 변화량을 검출하여 전압의 변화량에 따라 정보가 독출되도록 하는 제 4 단계를 포함하여 이루어진다.
메모리 셀, 캐패시터, 문턱전압, 드레인 전압, 독출

Description

메모리 셀의 정보 독출 방법 {Method for reading out data of a memory cell}
도 1은 본 발명이 적용되는 강유전체 메모리 셀의 구조도.
도 2는 본 발명에 따른 메모리 셀의 정보 독출 방법을 설명하기 위한 흐름도.
도 3a 내지 도 3d는 본 발명에 따른 독출 방법을 설명하기 위한 메모리 셀의 회로도.
본 발명은 메모리 셀의 정보 독출 방법에 관한 것으로, 특히, 2 비트(Bit)의 정보가 저장될 수 있도록 구성된 강유전체 메모리 셀의 정보 독출 방법에 관한 것이다.
일반적으로 반도체 메모리 소자의 집적도가 증가됨에 따라 칩(Chip)에서 단위 메모리 셀이 차지하는 면적은 더욱 감소된다. 따라서 초고집적 메모리 소자의 설계에 있어 메모리 셀의 크기 감소는 이제 그 한계점에 이르고 있는데, 이에 따라 여러 상태 즉, 다 비트의 정보를 저장할 수 있는 메모리 셀의 개발이 요구된다.
이러한 요구에 의해 최근에는 도 1에 도시된 바와 같이 2 비트의 정보를 저장할 수 있는 메모리 셀이 개발되었다. 2 비트의 정보를 저장할 수 있는 메모리 셀은 플로팅 게이트, 콘트롤 게이트, 소오스 및 드레인으로 이루어진 일반적인 플래쉬 이이피롬(EEPROM) 셀의 소오스에 강유전체(Ferro Dielectric)를 사용한 캐패시터(Capacitor)가 접속된다. 그리고 플로팅 게이트의 대전 상태와 캐패시터의 충전 여부에 따라 단위 셀당 2 비트의 정보가 저장된다. 즉, 상기 메모리 셀은 플로팅 게이트가 음전하(
Figure 112000021212608-pat00001
)로 대전(Charge)되거나 캐패시터가 충전됨에 따라 프로그램되며, 플로팅 게이트에 양전하(
Figure 112000021212608-pat00002
)가 대전되거나 캐패시터가 방전됨에 따라 소거된다. 따라서 상기 메모리 셀에는 하기의 표 1과 같이 네가지의 정보가 저장될 수 있다.
플로팅 게이트의 대전 상태 캐패시터 정 보
음전하(
Figure 112000021212608-pat00003
)		 충전 0 0 0
방전 1 0 1
양전하(
Figure 112000021212608-pat00004
)		 충전 0 1 0
방전 1 1 1

상기와 같이 구성된 메모리 셀에는 상기 표 1과 같이 2 비트의 정보 즉, 4가지의 정보가 저장될 수 있다. 그러므로 상기 메모리 셀을 이용하면 초고집적 메모리 소자의 설계가 가능해지는데, 현재 상기 메모리 셀에 저장된 정보를 효과적으로 독출할 수 있는 방법이 명확하게 제시되고 있지 않은 실정이다.
따라서 본 발명은 메모리 셀의 콘트롤 게이트에 문턱전압보다 낮은 전압을 인가하거나 문턱전압보다 높은 전압을 인가하고, 드레인에는 전원전압의 1/2 전압, 소오스 및 기판에는 접지전압을 인가한 상태에서 드레인 전압의 변화를 감지하여 저장된 정보의 상태를 판별하는 메모리 셀의 정보 독출 방법을 제공한다.
본 발명은 플로팅 게이트, 콘트롤 게이트, 소오스 및 드레인으로 이루어진 플래쉬 메모리 셀의 소오스에 캐패시터가 접속되어 2 비트의 정보가 저장될 수 있도록 구성된 메모리 셀의 정보 독출 방법에 관한 것으로, 드레인에 전원전압보다 낮은 전압을 인가하고, 소오스 및 기판은 접지시킨 상태에서 콘트롤 게이트에 제 1 전압을 인가하는 제 1 단계와, 드레인의 전압 변화량을 검출하여 전압의 변화량에 따라 정보가 독출되도록 하는 제 2 단계와, 드레인 전압의 변화가 없는 경우 콘트롤 게이트에 제 2 전압을 인가하는 제 3 단계와, 드레인의 전압 변화량을 검출하여 전압의 변화량에 따라 정보가 독출되도록 하는 제 4 단계를 포함하여 이루어진다.
상기 제 1 전압은 메모리 셀의 문턱전압보다 낮은 전압이며, 상기 제 2 전압은 메모리 셀의 문턱전압보다 높은 전압이다.
또한, 상기 제 2 단계에서 드레인 전압이 감소된 경우 정보[1 1]이 독출되 며, 드레인 전압이 증가된 경우 정보[1 0]이 독출되고, 상기 제 4 단계에서 드레인 전압이 감소된 경우 정보[0 1]이 독출되며, 드레인 전압이 증가된 경우 정보[0 0]이 독출된다.
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
본 발명은 도 1에 도시된 바와 같이 2 비트의 정보 저장이 가능한 메모리 셀에 저장된 정보를 효과적으로 독출하기 위한 방법을 제시한다. 이를 위해 본 발명은 메모리 셀의 드레인에 전원전압(Vcc)의 1/2 전압(Vcc/2)을 인가하고, 소오스 및 기판은 접지시킨 상태에서 도 2에 도시된 바와 같이 먼저, 메모리 셀의 콘트롤 게이트에 문턱전압(Vth)보다 낮은 제 1 전압, 예를들어 메모리 셀의 문턱전압(Vth)이 5V인 경우 4V를 인가한다(단계 10).
그리고 상기와 같이 바이어스 전압이 인가된 상태에서 메모리 셀의 드레인 즉, 비트라인의 전압 변화량을 검출한다(단계 20).
이때, 상기 플로팅 게이트가 도 3a 및 도 3b와 같이 양전하(
Figure 112006093619873-pat00005
)로 대전된 상태이면 상기 메모리 셀의 문턱전압이 낮게 유지되기 때문에 전류의 흐름이 발생되는데, 이 경우 상기 도 3a와 같이 캐패시터가 충전되지 않은 상태이면 드레인 전압의 감소(-△VD)가 발생되고, 도 3b와 같이 상기 캐패시터가 충전된 경우이면 드레인 전압의 증가(+△VD)가 발생된다. 이는 캐패시터의 충전 또는 방전에 따른 드레인 전압의 변화를 의미하는데, 드레인 전압이 감소되면 정보[1 1]이 독출되고(단계 30), 드레인 전압이 증가되면 정보[1 0]이 독출된다(단계 40).
한편, 상기 단계 20에서 상기 플로팅 게이트가 음전하(
Figure 112000021212608-pat00006
)로 대전된 상태이면 상기 메모리 셀의 문턱전압이 높게 유지되기 때문에 전류의 흐름이 발생되지 않고, 따라서 드레인 전압의 변화가 발생되지 않는다(△VD=0V). 따라서 드레인 전압의 변화가 없는 경우 상기 콘트롤 게이트에 상기 메모리 셀의 문턱전압(Vth)보다 높은 제 2 전압, 예를들어 메모리 셀의 문턱전압(Vth)이 5V인 경우 6V를 인가한다(단계 50).
그리고 상기 콘트롤 게이트에 제 2 전압이 인가된 상태에서 드레인의 전압 변화량을 검출한다(단계 60).
이때, 상기 플로팅 게이트가 도 3c 및 도 3d와 같이 음전하(
Figure 112000021212608-pat00007
)로 대전된 상태에서 콘트롤 게이트에 문턱전압(Vth)보다 높은 전압이 인가되기 때문에 상기 메모리 셀을 통한 전류의 흐름이 발생되는데, 이 경우 상기 도 3c와 같이 캐패시터가 충전되지 않은 상태이면 드레인 전압의 감소(-△VD)가 발생되고, 도 3d와 같이 상기 캐패시터가 충전된 경우이면 드레인 전압의 증가(+△VD)가 발생된다. 이는 캐패시터의 충전 또는 방전에 따른 드레인 전압의 변화를 의미하는데, 드레인 전압이 감소되면 정보[0 1]이 독출되고(단계 70), 드레인 전압이 증가되면 정보[0 0]이 독출된다(단계 80).
이러한 드레인 전압의 검출에 따른 정보의 독출은 센스 앰프(Sense Amp.)에 의해 이루어지는데, 본 발명에서는 콘트롤 게이트에 제 1 전압이 인가될 때 정보를 독출할 수 있는 센스 앰프와, 제 2 전압이 인가될 때 정보를 독출할 수 있는 센스 앰프의 사용이 요구된다.
또한, 드레인 전압 즉, 비트라인 전압의 변화량(△VD)은 비트라인과 캐패시터의 정전용량 비를 이용하여 조절할 수 있다.
상술한 바와 같이 본 발명은 메모리 셀의 콘트롤 게이트에 문턱전압보다 낮은 전압을 인가하거나 문턱전압보다 높은 전압을 인가하고, 드레인에는 전원전압의 1/2 전압, 소오스 및 기판에는 접지전압을 인가한 상태에서 드레인 전압의 변화를 감지하여 저장된 정보의 상태를 판별한다. 따라서 2 비트의 정보 저장이 가능한 메모리 셀을 이용한 고집적 소자의 사용이 가능해진다.

Claims (5)

  1. 플로팅 게이트, 콘트롤 게이트, 소오스 및 드레인으로 이루어진 플래쉬 메모리 셀의 소오스에 캐패시터가 접속되어 2 비트의 정보가 저장될 수 있도록 구성된 메모리 셀의 정보 독출 방법에 있어서,
    상기 드레인에 전원전압보다 낮은 전압을 인가하고, 상기 소오스 및 기판은 접지시킨 상태에서 상기 콘트롤 게이트에 제 1 전압을 인가하는 제 1 단계와,
    상기 제 1 단계로부터 상기 드레인의 전압 변화량을 검출하여 전압의 변화량에 따라 정보가 독출되도록 하는 제 2 단계와,
    상기 제 2 단계로부터 드레인 전압의 변화가 없는 경우 상기 콘트롤 게이트에 제 2 전압을 인가하는 제 3 단계와,
    상기 제 3 단계로부터 상기 드레인의 전압 변화량을 검출하여 전압의 변화량에 따라 정보가 독출되도록 하는 제 4 단계를 포함하여 이루어지는 것을 특징으로 하는 메모리 셀의 정보 독출 방법.
  2. 제 1 항에 있어서,
    상기 드레인에는 전원전압의 1/2 전압이 인가되는 것을 특징으로 하는 메모리 셀의 정보 독출 방법.
  3. 제 1 항에 있어서,
    상기 제 1 전압은 상기 메모리 셀의 문턱전압보다 낮은 전압이며, 상기 제 2 전압은 상기 메모리 셀의 문턱전압보다 높은 전압인 것을 특징으로 하는 메모리 셀의 정보 독출 방법.
  4. 제 1 항에 있어서,
    상기 제 2 단계에서 상기 드레인 전압이 감소된 경우 정보[1 1]이 독출되며, 드레인 전압이 증가된 경우 정보[1 0]이 독출되는 것을 특징으로 하는 메모리 셀의 정보 독출 방법.
  5. 제 1 항에 있어서,
    상기 제 4 단계에서 상기 드레인 전압이 감소된 경우 정보[0 1]이 독출되며, 드레인 전압이 증가된 경우 정보[0 0]이 독출되는 것을 특징으로 하는 메모리 셀의 정보 독출 방법.
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* Cited by examiner, † Cited by third party
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KR920020491A (ko) * 1991-04-02 1992-11-21 오가 노리오 반도체기억장치의 독출회로

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