KR100707778B1 - 박막 트랜지스터의 제조 방법, 전기 광학 장치 및 전자기기 - Google Patents

박막 트랜지스터의 제조 방법, 전기 광학 장치 및 전자기기 Download PDF

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다카시 마스다
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명은 박막 트랜지스터에 사용되는 게이트 전극이나 반도체막을 간단하고 저렴한 공정에 의해서 서브 마이크론 오더(sub―micron order)의 정밀도로 형성하는 기술을 제공하는 것을 목적으로 한다.
본 발명은 기판 위에, 반도체 재료를 포함하는 액적(液滴)(14)을 배치하는 공정과, 액적을 건조시키고, 상기 액적의 적어도 가장자리부에 반도체 재료를 석출시킴으로써 반도체막(16)을 형성하는 공정을 포함하는 반도체 박막의 형성 방법 및/또는 도전성 재료를 포함하는 액적을 배치하는 공정과, 액적을 건조시켜서, 상기 액적의 적어도 가장자리부에 도전성 재료를 석출시킴으로써 게이트 전극을 형성하는 공정을 포함하는 게이트 전극의 형성 방법을 포함하는 박막 트랜지스터의 제조 방법을 제공한다.
박막 트랜지스터, 게이트 전극, 반도체막, 액적, 도전성 재료

Description

박막 트랜지스터의 제조 방법, 전기 광학 장치 및 전자 기기{METHOD FOR MANUFACTURING THIN FILM TRANSISTOR, ELECTRO-OPTICAL DEVICE AND ELECTRONIC APPARATUS}
도 1은 제 1 실시예에 따른 반도체 장치의 설명도.
도 2는 제 1 실시예에 따른 반도체 장치의 설명도.
도 3은 잉크젯식 토출 장치의 사시도.
도 4는 잉크젯 헤드의 측면 단면도.
도 5는 제 2 실시예에 따른 반도체 장치의 설명도.
도 6은 제 2 실시예에 따른 반도체 장치의 설명도.
도 7은 제 3 실시예에 따른 반도체 장치의 설명도.
도 8은 제 3 실시예에 따른 반도체 장치의 설명도.
도 9는 제 4 실시예에 따른 반도체 장치의 설명도.
도 10은 제 4 실시예에 따른 반도체 장치의 설명도.
도 11은 제 4 실시예에 따른 반도체 장치의 설명도.
도 12는 제 5 실시예에 따른 반도체 장치의 설명도.
도 13은 제 5 실시예에 따른 반도체 장치의 설명도.
도 14는 제 6 실시예에 따른 반도체 장치의 설명도.
도 15는 제 6 실시예에 따른 반도체 장치의 설명도.
도 16은 제 7 실시예에 따른 반도체 장치의 설명도.
도 17은 제 7 실시예에 따른 반도체 장치의 설명도.
도 18은 제 8 실시예에 따른 반도체 장치의 설명도.
도 19는 제 8 실시예에 따른 반도체 장치의 설명도.
도 20은 제 9 실시예의 반도체 장치의 제조 방법의 설명도.
도 21은 제 9 실시예의 반도체 장치의 제조 방법의 설명도.
도 22는 제 9 실시예의 반도체 장치의 제조 방법의 설명도.
도 23은 제 10 실시예에 따른 반도체 장치의 설명도.
도 24는 제 11 실시예에 따른 반도체 장치의 설명도.
도 25는 제 11 실시예에 따른 반도체 장치의 설명도.
도 26은 제 11 실시예에 따른 반도체 장치의 등가 회로를 나타내는 도면.
도 27은 제 11 실시예에 따른 게이트 전극의 형성 방법을 설명하기 위한 도면.
도 28은 제 12 실시예에 따른 반도체 장치의 설명도.
도 29는 제 12 실시예에 따른 반도체 장치의 등가 회로를 나타내는 도면.
도 30은 제 13 실시예에 따른 반도체 장치의 설명도.
도 31은 제 13 실시예에 따른 게이트 전극의 형성 방법을 설명하기 위한 도면.
도 32는 제 14 실시예에 따른 반도체 장치의 설명도.
도 33은 제 14 실시예에 따른 게이트 전극의 형성 방법을 설명하기 위한 도면.
도 34는 전기 광학 장치의 접속 상태의 일례를 나타내는 도면.
도 35는 전기 광학 장치를 적용해서 구성되는 다양한 전자 기기의 설명도.
도 36은 전기 광학 장치를 적용해서 구성되는 다양한 전자 기기의 설명도.
*도면의 주요 부분에 대한 부호의 설명*
10, 50 : 기판
12, 52, 72 : 절연막
14, 54 : 액적
16, 56, 74, 88 : 반도체막
18, 58, 76 : 게이트 절연막
20, 62 : 게이트 전극
22, 78 : 소스/드레인 영역
25, 80 : 소스/드레인 전극
30 : 잉크젯식 토출 장치
31 : 잉크젯식 토출 헤드
100 : 전기 광학 장치
본 발명은 반도체막의 제조 방법 및 이 반도체막을 사용한 박막 트랜지스터 장치의 제조 방법에 관한 것이다.
종래, 박막 트랜지스터의 제조 공정에서의 반도체막의 형성 방법으로서, 반도체 재료를 사용하여 필요로 하는 것 보다도 큰 면적을 갖는 박막을 형성하고, 이것을 패터닝하여 불필요한 부분을 제거함으로써 성형하는 방법이 널리 사용되고 있다. 또한, 게이트 전극도, 탄탈, 알루미늄 등의 도전성 박막을 형성하고, 이것을 패터닝해서 제작되는 경우가 많다.
패터닝 방법의 일례로서, 포토리소그래피법을 들 수 있다. 포토리소그래피법은 넓게 형성한 박막 위에, 포토마스크를 사용하여 원하는 레지스트 패턴을 형성하고, 레지스트 패턴에 덮여 있지 않은 부분을 에칭 처리함으로써, 원하는 형상으로 상기 박막을 성형하는 방법이다. 최근, 반도체 소자의 고집적화를 위해서, 1㎛ 미만의 소위 서브 마이크론 오더에서의 성형 기술이 필요해지게 되어, 에칭시, 보다 미세한 마스크 패턴을 형성하거나, 파장이 짧은 X선이나 전자선을 이용하여 노광하거나 하는 해상도가 높은 방법이 사용되고 있다.
또한, 미세한 형상의 박막은 잉크젯법에 의해서도 형성된다. 예를 들면, 유기 반도체 재료 등의 반도체 재료를 포함하는 용액을 잉크젯식 토출 장치에 의해서 기판 위에 토출하여 반도체막을 형성하는 방법이 제안되어 있다. 잉크젯법에 의해서 토출할 경우, 기판 표면의 흡습성에 따라서는 토출된 액적이 습윤 확산되고, 미세한 패턴을 정확하게 묘사하는 것이 곤란한 경우도 있다. 그래서, 토출된 액적이 원하는 패턴에 따라 배치되도록, 기판 표면에 미리 뱅크를 형성하여 액적의 배치를 제어하는 방법이 제안되어 있다(예를 들면, 특허문헌 1 또는, 특허문헌 2를 참조).
[특허문헌 1] 일본국 특개소59-75205호 공보
[특허문헌 2] 일본국 특개2000-353594호 공보
그러나, 포토리소그래피법에 있어서, 미세한 마스크 패턴의 형성이나, X선이나 전자선을 사용한 노광에 사용되는 장치는 고가이며, 처리량(throughput)도 낮다. 또한, 잉크젯법에서는, 액적의 직경이 수 ㎛ 이상이기 때문에, 서브 마이크론 오더의 박막 성형은 곤란하다. 뱅크를 사용하는 방법에서는, 뱅크의 형성을 위해서 상술한 포토리소그래피법 및 에칭법을 사용해야 하고, 비용이나 효율의 문제가 발생한다.
그래서, 본 발명의 제 1 과제는 간단하고 저렴한 공정에 의해서, 박막 트랜지스터에 사용되는 반도체막을 서브 마이크론 오더의 정밀도로 형성할 수 있는 박막 트랜지스터의 제조 방법을 제공하는 것으로 한다.
또한, 본 발명의 제 2 과제는 간단하고 저렴한 공정에 의해서, 박막 트랜지스터에 사용되는 게이트 전극을 서브 마이크론 오더의 정밀도로 형성할 수 있는 박막 트랜지스터의 제조 방법을 제공하는 것으로 한다.
또한, 본 발명의 제 3 과제는 간단하고 저렴한 공정에 의해서, 서브 마이크론 오더의 정밀도로 복수의 박막 트랜지스터에 대응한 게이트 전극을 복수 형성할 수 있는 박막 트랜지스터의 제조 방법 등을 제공하는 것을 목적으로 한다.
상기 제 1 과제를 해결하기 위해서, 본 발명에 따른 박막 트랜지스터의 제조 방법의 제 1 형태는, 반도체막과, 반도체막에 설치된 채널 영역과, 채널 영역을 사이에 끼워서 설치된 소스 영역 및 드레인 영역과, 채널 영역에 게이트 절연막을 통해서 대향하는 게이트 전극을 구비한 박막 트랜지스터의 제조 방법으로서, 기판 위에, 반도체 재료를 포함하는 액적을 배치하는 공정과, 액적을 건조시켜서, 상기 액적의 적어도 가장자리부에 반도체 재료를 석출시킴으로써 반도체막을 형성하는 공정을 포함하는 것을 특징으로 한다.
일반적으로, 기판 위에 배치된 액적은 가장자리부(엣지)에서 건조의 진행이 빠르다. 따라서, 액적이 용질(溶質) 또는 분산질(이하 모두 「용질 등」이라고 한다.)을 포함하는 경우, 이 액적의 건조 과정에서는 액적의 가장자리부에서 용질 등의 농도가 먼저 포화 농도에 달하고, 석출하기 시작한다. 한편, 액적 내부에는 액적 가장자리부에서 증발에 의해 손실된 액체를 보급하도록, 액적 중앙부로부터 가장자리부를 향하는 액체의 흐름이 발생하고, 액적 중앙부의 용질 등은 그 흐름을 따라 가장자리부로 운반되어, 액적의 건조에 따라서 가장자리부에서 석출을 시작한다. 이렇게 하여, 액적에 포함되어 있던 용질 등이 기판 위에 배치된 액적의 형상의 외주를 따라 고리 형상으로 석출되는 현상을 「피닝(pinning)」이라고 부른다.
본 발명에 따른 박막 트랜지스터의 제조 방법의 제 1 형태는, 반도체 재료를 포함하는 액적을 기판 위에 배치하고, 이 액적을 건조시킴으로써, 반도체 재료를 피닝 현상에 의해 액적 가장자리부에 석출시키는 것을 특징으로 한다. 피닝 현상에 의하면, 서브 마이크론 오더의 미세한 반도체막을 간단한 공정으로 형성할 수 있다. 또한, 반도체막의 형상은 건조 속도의 조정이나, 액적을 배치하는 기판 표면의 흡습성의 조정에 의해서 제어할 수 있고, 고리 형상으로 형성하거나, 중앙부에도 박막이 형성된 원 형상이나 타원 형상으로 형성하거나 하는 것이 가능하다. 어떤 형상의 경우에도, 피닝이 일어남으로써, 건조 도중에 가장자리부가 수축하여 박막이 작아지거나 파손되는 것이 방지된다. 또한, 액적의 중앙부에도 박막이 형성되는 경우에는 후술하는 바와 같이 그 일부를 제거함으로써, 미세한 형상으로 가공할 수 있다.
또한, 본 명세서에서 사용되는 용어 「박막 트랜지스터」는 반도체막에 설치된 채널 영역과, 채널 영역에 대응하는 소스 영역 및 드레인 영역과, 채널 영역에 게이트 절연막을 통해서 대향하는 게이트 전극을 구비하고 있는 한, 그 구성은 한정되지 않고, 절연 기판 위에 반도체막, 게이트 절연막, 게이트 전극의 순서로 적층되는 소위 톱 게이트형이어도 좋고, 절연 기판 위에 게이트 전극, 게이트 절연막, 반도체막의 순서로 적층되는 보텀 게이트형이어도 좋다.
본 발명에 따른 박막 트랜지스터의 제조 방법의 제 1 형태에서는, 액적을 배치하는 공정에서, 2개 이상의 액적을 배치하고, 이들 액적이 융합했을 때에 얻어지는 액적 형상에서 가장자리부에, 반도체 재료를 석출시키는 것도 바람직하다.
2개 이상의 액적을 충분히 근접시키거나, 또는 일부를 겹쳐서 배치하면, 각 액적이 습윤 확산됨으로써 2개 이상의 액적이 융합된다. 이에 따라, 액적의 형상을 다양하게 변화시킬 수 있으므로, 얻어지는 반도체 박막의 형상의 자유도도 높아진다. 예를 들면, 복수의 액적을 직선 형상으로 배열하여 융합시킴으로써, 라인 형상의 액적을 얻을 수 있다. 라인 형상의 액적에서 피닝이 일어나는 경우에, 그 가장자리부에 반도체 재료가 석출되면, 서브 마이크론 오더 폭의 직선 형상의 반도체막을 얻을 수 있다. 또한, 모든 액적을 융합하여 하나의 큰 액적을 형성하는 것 이외에, 2개 이상의 액적을 융합시켜서 그 가장자리부에 반도체막을 석출시키는 것을 반복함으로써 직선 형상의 반도체막을 얻어도 좋다.
또한, 본 발명에 따른 박막 트랜지스터의 제조 방법의 제 1 형태에서는, 액적을 배치하는 공정 후에, 액적 중에서의 액적 가장자리부의 반도체 재료의 농도를 높이는 공정을 더 포함하는 것도 바람직하다.
액적 중에서의 액적 가장자리부의 반도체 재료의 농도를 높이는 공정으로서는 예를 들면, 액적을 배치하는 기판 위에 온도 구배(勾配)를 부여해서 액적 내에 대류를 발생시키는 공정이나, 기판 위에 배치된 액적 위에 용매(또는, 분산매)를 겹쳐서 토출하는 공정 등을 들 수 있다. 이러한 공정에 의해, 반도체 재료는 액적 가장자리부에 모이게 되어, 가장자리부에서의 석출이 촉진된다. 상술한 바와 같이, 본 공정이 없어도, 액적 중앙부와 가장자리부의 용질 등의 농도차에 의해서, 액적 중앙부로부터 가장자리부를 향하는 액체의 흐름이 발생하지만, 본 공정에 의해 적극적으로 반도체 재료를 액적 가장자리부로 운반하는 흐름을 발생시킴으로써 액적 중앙부에 반도체 재료가 남는 것을 보다 효과적으로 방지할 수 있다.
본 발명에 따른 박막 트랜지스터의 제조 방법의 제 1 형태는 또한, 반도체막을 형성하는 공정 후에, 반도체막을 분할하도록 반도체막의 일부를 제거하는 공정과, 분할된 반도체막의 각각에 대응하도록 게이트 전극을 형성하는 공정을 포함하 는 것도 바람직하다.
반도체막을 제거하는 공정으로서는 예를 들면, 유기 용매를 부여하고, 반도체 재료를 용출(溶出)시켜서 용매마다 제거하는 방법이나, 에칭법 등을 들 수 있다. 제거 공정에서는 서브 마이크론 오더의 정밀도는 필요하지 않기 때문에, 에칭법도 비교적 저렴하게 행할 수 있다. 이렇게 해서 반도체막을 분할하고, 각 반도체막에 대응하도록 게이트 전극을 형성함으로써, 복수의 미세한 박막 트랜지스터를 고밀도로 효율적으로 형성할 수 있다. 또한, 액적이 건조할 때에, 액적 가장자리부 이외에, 예를 들면 액적 중앙부에 반도체 재료가 석출된 경우에도, 마찬가지 방법으로 중앙부의 반도체막을 제거함으로써, 가장자리부의 미세한 반도체막만을 얻을 수 있다.
또한, 본 발명에 따른 박막 트랜지스터의 제조 방법의 제 1 형태는 액적을 배치하는 공정에 앞서, 기판 표면을 평탄화하는 공정을 포함하는 것도 바람직하다.
평탄화하는 공정은 예를 들면, 화학적 기계적 연마(CMP)나, 에칭 등에 의해 행해진다. 또한, 스핀 코팅법으로 SOG(spin on glass)막을 형성하는 방법은 비용면에서 평탄면을 얻는데 바람직한 방법이다. 기판 표면이 평탄하면, 액적이 균일하게 습윤 확산되기 때문에, 반도체막의 패터닝을 높은 정밀도로 행할 수 있다.
본 발명에 따른 박막 트랜지스터의 제조 방법의 제 1 형태에서는 피닝에 의해 얻어진 반도체막에 열 또는 광(光) 에너지를 조사(照射)하는 것도 바람직하다. 열 또는 광 에너지의 조사로서는 예를 들면, Rapid Thermal Process(RTP)에 의한 처리나, 레이저의 조사를 들 수 있다. 이것에 의해, 반도체막의 결정성을 향상시 킬 수 있다.
또한, 본 발명에 따른 박막 트랜지스터의 제조 방법의 제 1 형태에서는 반도체막을 형성하는 공정 후, 반도체막에 불순물을 주입함으로써 소스 영역 및 드레인 영역을 형성하는 공정을 더 구비해도 좋다. 이러한 공정에 의해, 상기 반도체막을 박막 트랜지스터에 사용할 수 있게 된다.
또한, 상기 제 2 과제를 해결하기 위해서, 본 발명의 박막 트랜지스터의 제조 방법의 제 2 형태는 반도체막에 설치된 채널 영역과, 채널 영역에 대응하는 소스 영역 및 드레인 영역과, 채널 영역에 게이트 절연막을 통해서 대향하는 게이트 전극을 구비한 박막 트랜지스터의 제조 방법으로서, 도전성 재료를 포함하는 액적의 가장자리부가 채널 영역에 대향하도록 액적을 배치하는 액적 배치 공정과, 액적을 건조시키고, 액적의 적어도 가장자리부에 도전성 재료를 석출시킴으로써 게이트 전극을 형성하는 석출 공정을 포함한다.
즉, 본 발명에 따른 박막 트랜지스터의 제조 방법의 제 2 형태는 상술한 「피닝 현상」을 이용하고, 도전성 재료를 포함하는 액적의 가장자리부가 채널 영역에 대향하도록 액적을 배치함으로써, 석출한 도전성막을 게이트 전극으로서 사용하는 것을 특징으로 하는 것이다. 피닝 현상에 의하면, 서브 마이크론 오더의 미세한 도전성막을 간단한 공정에 의해 형성할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터의 제조 방법의 제 2 형태에서는, 액적 배치 공정에서, 상기 게이트 절연막의 표면의 흡습성을 제어함으로써, 상기 액적의 가장자리부가 상기 채널 영역에 대향하도록 배치하는 것이 바람직하다.
흡습성을 제어함으로써 상기 액적의 가장자리부가 상기 채널 영역에 대향하도록 배치하는 방법으로서는 예를 들면, 채널 영역에 대향하는 위치를 제외하고, 도전성 재료에 대하여 낮은 친화성을 갖는 표면 수식막(修飾膜)(예를 들면, 자기 조직화 단분자막(SAMs: Self-Assembled Monolayer))을 형성하고, 이러한 표면 수식막 형성 후에 도전성 재료를 포함하는 액적을 배치하는 방법을 들 수 있다. 이러한 방법에 의하면, 도전성 재료는 친화성이 낮은 표면 수식막이 형성된 영역을 피해서, 채널 영역에 대향하는 위치에 석출하기 쉬워진다.
본 발명에 따른 박막 트랜지스터의 제조 방법의 제 2 형태에서는, 또한 석출 공정에서, 액적의 중앙부에 석출한 도전성 재료를 제거하는 제거 공정을 포함하는 것이 바람직하다.
석출한 도전성 재료를 제거하는 방법으로서는, 유기 용매나 산성 용액을 부여하고, 도전성 재료를 용출시켜서 용매마다 제거하는 방법이나, 에칭법 등을 들 수 있다. 제거 공정에서는 서브 마이크론 오더의 정밀도는 필요하지 않기 때문에, 에칭법도 비교적 저렴하게 행할 수 있다. 중앙부의 도전성 박막을 제거함으로써, 가장자리부의 미세한 도전성 박막만을 얻을 수 있다.
본 발명에 따른 박막 트랜지스터의 제조 방법의 제 2 형태에서는, 채널 영역이 1개의 박막 트랜지스터의 반도체막에 복수 설치되어 있는 경우, 액적 배치 공정에서, 그 복수의 채널 영역에 액적의 가장자리부가 대향하도록 하나 또는, 복수의 액적을 배치하고, 석출 공정에서, 그 복수의 채널 영역에 각각 대향하는 복수의 게이트 전극을 형성하는 것이 바람직하다.
1개의 박막 트랜지스터의 반도체막에 채널 영역이 복수 설치되어 있는 것과 같은 고집적화된 구조의 경우에도, 본 발명에 따른 제조 방법에 의하면, 간단하게 게이트 전극을 형성할 수 있다. 액적 배치의 제어는 상술한 바와 같이 흡습성의 제어에 의해 행할 수도 있고, 건조를 조절해서 제어할 수도 있다. 건조를 조정함으로써, 액적 중앙부에도 도전성 재료를 석출시키고, 원 형상이나 타원 형상의 도전성 박막을 형성하는 것도 가능하며, 이러한 박막을 형성하고나서, 중앙부의 박막을 제거하여 게이트 전극을 형성할 수도 있다.
본 발명에 따른 박막 트랜지스터의 제조 방법의 제 2 형태에서는, 석출 공정이 상기 액적의 가장자리부에 석출된 도전성 재료의 일부를 제거하는 제거 공정을 포함하고, 상기 제거 공정에서, 상기 복수의 채널 영역에 각각 대향하는 복수의 게이트 전극이 형성되도록, 도전성 재료를 분단하는 것도 바람직하다.
예를 들면, 고리 형상으로 형성된 도전성 재료의 일부를 제거·분단함으로써, 원호 형상의 복수의 게이트 전극이 형성된다. 이러한 구성으로 함으로써, 복수의 게이트 전극을 간단한 공정으로 형성하는 것이 가능해지고, 보다 고밀도로, 게이트 길이가 짧은 고성능의 박막 트랜지스터를 형성할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터의 제조 방법의 제 2 형태에서는, 액적 배치 공정에서, 2개 이상의 액적을 배치하고, 석출 공정에서, 상기 2개 이상의 액적이 융합했을 때에 얻어지는 액적 형상에서 적어도 가장자리부에 도전성 재료를 석출시키는 것이 바람직하다.
상술한 바와 같이, 2개 이상의 액적을 융합시킴으로써, 액적의 형상을 다양 하게 바꿀 수 있으므로, 얻어지는 도전성 박막의 형상 자유도도 높아진다. 예를 들면, 복수의 액적을 직선 형상으로 배열하여 융합시킴으로써, 라인 형상의 액적을 얻을 수 있다. 라인 형상의 액적에서 피닝이 일어나면, 그 가장자리부에 도전성 재료가 석출되면, 서브 마이크론 오더 폭의 직선 형상의 게이트 전극 패턴을 얻을 수 있다. 또한, 모든 액적을 융합하여 하나의 큰 액적을 형성하는 것이 아니라, 2개 이상의 액적을 융합시켜서 그 가장자리부에 도전성 박막을 석출시키는 것을 반복함으로써 직선 형상의 도전성 박막을 얻어도 좋다.
또한, 본 발명에 따른 박막 트랜지스터의 제조 방법의 제 2 형태에서는, 액적을 배치하는 공정 후에, 액적 중의 액적 가장자리부에서의 도전성 재료의 농도를 높이는 공정을 포함하는 것도 바람직하다.
액적 중에서의 액적 가장자리부의 도전성 재료의 농도를 높이는 공정으로서는 예를 들면, 액적을 배치하는 기판 위에 온도 구배를 부여하여 액적 내에 대류를 발생시키는 공정이나, 기판 위에 배치된 액적 위에 용매(또는, 분산매)를 겹쳐서 토출하는 공정 등을 들 수 있다. 이러한 공정에 의해, 도전성 재료는 액적 가장자리부에 모이게 되어, 가장자리부에서의 석출이 촉진된다. 상술한 바와 같이, 본 공정이 없어도, 액적 중앙부와 가장자리부의 용질 등의 농도 차이에 의해서, 액적 중앙부로부터 가장자리부를 향하는 액체의 흐름이 발생하지만, 본 공정에 의해 적극적으로 도전성 재료를 액적 가장자리부에 운반하는 흐름을 생기게 함으로써, 액적 중앙부에 도전성 재료가 남는 것을 보다 효과적으로 방지할 수 있다.
또한, 본 발명은 2개의 채널 영역을 구비한 1개의 반도체막과, 상기 채널 영 역에 대응하는 소스 영역 및 드레인 영역과, 상기 2개의 채널 영역에 게이트 절연막을 통해서 대향하는 게이트 전극을 구비하고, 상기 게이트 전극을 이루는 도전 막이 1개의 고리 형상의 도전막인 박막 트랜지스터도 제공한다.
이러한 박막 트랜지스터는 예를 들면, 톱 게이트형의 경우, 게이트 절연막 위에 2개의 채널 영역의 거리를 직경으로 하는 크기의 도전성 재료를 포함하는 액적을 배치하고, 이것을 건조시켜서 피닝 현상을 일으킴으로써 제조할 수 있다. 이러한 박막 트랜지스터는 게이트 길이가 서브 마이크론 오더로 매우 짧은 게이트 전극이 미소한 간격을 두고 고밀도로 형성되므로, 고집적화가 가능하다.
또한, 상기 2개의 채널 영역을 구비한 박막 트랜지스터의 경우, 2개의 채널 영역을 사이에 끼우는 1조의 소스 영역 및 드레인 영역이 형성되어 있어도 좋고, 2개의 채널 영역 각각에 대응하여 2개의 박막 트랜지스터가 형성되어 있어도 좋다. 전자의 응용으로서, 1조의 소스 영역 및 드레인 영역에 대응하는 게이트 전극이 3개 이상 형성된 소위 멀티 게이트형의 박막 트랜지스터도 본 발명에 포함된다. 게이트 전극이 증가한 만큼 공급되는 전류도 많아지고, 그 만큼 성능이 향상된다. 또한, 전류량이 동일한 경우, 게이트 전극 1개당의 전류가 적어지기 때문에, 전류의 손실과 발열도 억제할 수 있어서 바람직하다. 또한, 후자의 경우, 즉, 2개의 채널 영역의 각각에 대응해서 2개의 박막 트랜지스터가 형성되어 있는 경우에는, 2개의 박막 트랜지스터 중, 한 쪽이 N채널형 MOS 트랜지스터에 대응하고, 다른 쪽이 P채널형 MOS 트랜지스터에 대응하는 상보형 MOS 트랜지스터로 할 수 있다.
또한, 상기 제 3 과제를 달성하기 위해서, 본 발명에 따른 박막 트랜지스터 의 제조 방법의 제 3 형태는 채널 영역을 구비한 반도체막과, 상기 채널 영역을 사이에 끼워서 대향하는 소스 영역 및 드레인 영역과, 상기 채널 영역에 게이트 절연막을 통해서 대향하는 게이트 전극을 구비한 박막 트랜지스터를 2개 이상 제조하는 방법으로서, 도전 재료를 포함하는 액적을, 상기 액적의 가장자리부의 적어도 일부가 1개 이상의 상기 채널 영역에 대향하도록 배치하는 배치 공정과, 상기 액적의 가장자리부에, 상기 도전 재료를 석출시킴으로써 상기 게이트 전극을 형성하는 석출 공정을 구비하고, 형성된 상기 게이트 전극 각각이 적어도 1개의 다른 게이트 전극과 접속되는 것을 특징으로 한다.
즉, 본 발명에 따른 박막 트랜지스터의 제조 방법의 제 3 형태에서는, 상술한 「피닝 현상」을 이용함으로써, 도전 재료를 포함하는 액적을 적하(滴下)하여 도전성 박막을 형성하고, 이것을 게이트 전극으로서 사용하므로, 서브 마이크론 오더 폭의 고리 형상의 게이트 전극을 저렴하고 용이하게 얻을 수 있고, 또한, 복수의 박막 트랜지스터에 대응하는 복수의 게이트 전극을 용이하게 형성할 수 있다.
또한, 도전성 박막은 고리 형상으로 석출시킬 수도 있고, 도전 재료를 포함하는 액적의 건조 속도, 도전 재료의 입경, 접촉각, 농도를 제어하거나, 한번 배치한 액적 위에 겹쳐서 다른 액적을 배치하는 등의 방법에 의해서, 고리 형상 이외의 형상으로 석출시킬 수도 있고, 어떤 형상 또는 제어 방법을 채용할지는 설계 사항이다.
본 발명에 따른 박막 트랜지스터의 제조 방법의 제 3 형태는 제조된 박막 트랜지스터에서 형성된 각 게이트 전극이 적어도 1개의 다른 게이트 전극과 전기적으 로 접속되어 있는 것을 특징으로 한다. 이러한 구성은 배치하는 액적이 하나뿐인 경우에도, 상기 액적의 가장자리부가 복수의 채널 영역에 대향하도록 액적을 배치하면 얻을 수 있다.
배치하는 액적이 2개 이상인 경우에는, 각 액적의 가장자리부의 적어도 일부가 1개 이상의 상기 채널 영역에 대향하도록, 또한 각 액적의 가장자리부의 적어도 일부가 적어도 1개의 다른 액적의 가장자리부와 겹치도록 배치함으로써, 각 게이트 전극이 적어도 1개의 다른 게이트 전극과 전기적으로 접속되는 구성으로 할 수 있다.
이러한 구성에 의해, 복수의 박막 트랜지스터가 병렬로 접속된 멀티 채널형 트랜지스터를 얻을 수 있고, 하나의 게이트 신호로 복수의 트랜지스터를 구동하는 것이 가능해진다.
또한, 본 발명은 상기 제 3 과제를 해결하기 위해서, 채널 영역을 구비한 반도체막과, 상기 채널 영역을 사이에 끼워서 대향하는 소스 영역 및 드레인 영역과, 상기 채널 영역에 게이트 절연막을 통해서 대향하는 게이트 전극을 구비한 박막 트랜지스터를 2개 이상 제조하는 방법으로서, 도전 재료를 포함하는 액적을, 각 액적의 가장자리부의 적어도 일부가 1개 이상의 상기 채널 영역에 대향하도록 배치하는 배치 공정과, 상기 액적의 가장자리부에 상기 도전 재료를 석출시킴으로써 상기 게이트 전극을 형성하는 석출 공정과, 상기 채널 영역 각각에 대향하는 각 게이트 전극을 다른 채널 영역에 대향하는 게이트 전극으로부터 분리된 섬 형상으로 형성하는 분리 공정을 포함하는 박막 트랜지스터의 제조 방법도 제공한다.
이 방법에서는 피닝 현상에 의해서 형성한 도전성 박막을 분리해서 게이트 전극을 형성함으로써, 복수의 박막 트랜지스터 각각에 대응하는 복수의 게이트 전극을 용이하게 형성할 수 있는 동시에, 미세한 게이트 전극을 고밀도로 얻을 수 있다.
상기 분리 공정은 예를 들면, 석출된 게이트 전극의 일부를 제거함으로써 행하는 것이 바람직하다. 도전성 박막의 제거는 예를 들면, 알칼리성 용매를 공급해서 박막을 용출시키고, 용매마다 도전 재료를 제거하는 방법이나, 에칭법에 의해 행할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터 제조 방법에서는 제조된 박막 트랜지스터가 각각 1개의 게이트 전극을 갖고, 각각의 게이트 전극에 대하여 1조의 소스 영역 및 드레인 영역이 형성되어 있는 것이 바람직하다. 이러한 구성으로 함으로써, 다련(多漣)의 트랜지스터를 고밀도로 형성할 수 있다. 또한, 소스 영역 및/또는 드레인 영역을 인접하는 다른 박막 트랜지스터와 공유하는 구성도 본 발명에 포함된다.
또한, 상기 액적 배치 공정에서, 먼저 배치한 액적의 가장자리부에 석출한 도전 재료의 일부에 겹치도록 다음의 액적을 배치하고, 도전 재료의 일부를 재분산시키는 것도 바람직하다. 이러한 구성을 채용함으로써, 석출시키는 도전성 박막의 형상에 의해 자유도를 갖게 할 수 있다.
또한, 액적 배치 공정에서, 2개 이상의 액적을 배치하고, 석출 공정에서는 2개 이상의 액적이 융합했을 때에 얻어지는 액적 형상에서 적어도 가장자리부에 도 전 재료를 석출시키는 것도 바람직하다. 이에 따라, 예를 들면 보다 큰 고리 형상의 도전성 박막이나, 직선 형상의 도전성 박막 등을 얻는 것이 가능해진다.
본 발명에 따른 박막 트랜지스터의 제조 방법에서는, 제조된 각 박막 트랜지스터의 반도체막을 다른 박막 트랜지스터의 반도체막으로부터 분리된 섬 형상으로 형성하는 것도 바람직하다.
또한, 본 발명에 따른 박막 트랜지스터의 제조 방법은 액적 배치 공정에 앞서, 각각의 채널 영역 위에, 표면이 평탄한 게이트 절연막을 형성하는 공정을 포함하는 것이 바람직하다. 절연막의 표면이 평탄하면, 액적을 배치했을 때에 균일하게 습윤 확산되므로, 액적의 형상을 제어하기 쉽다.
또한, 본 발명에 따른 박막 트랜지스터의 제조 방법의 제 2 및 제 3 형태는 상기 액적 배치 공정에 앞서, 상기 각각의 채널 영역 위에, 표면이 평탄한 상기 게이트 절연막을 형성하는 공정을 더 포함하고, 상기 액적 배치 공정에서는 상기 게이트 절연막 위에 액적을 배치하는 것이 바람직하다.
평탄한 게이트 절연막은 예를 들면, 도포형 절연막으로 할 수 있다. 예를 들면, 반도체 패턴이 형성된 기판에, 스핀 코팅법으로 SOG막을 형성하면, 반도체 패턴이 있는 영역에서는 얇고, 반도체 패턴이 없는 영역에서는 두껍게 절연막이 형성되며, 표면이 평탄한 절연막을 얻을 수 있다. SOG막은 1층이라도 상관 없고, 상기 CMP 등의 대신에 SOG막을 평탄화 수단으로서 사용해도 좋다. 한편, 반도체막 위에 절연막을 스퍼터링법에 의해서 형성하면, 반도체막에 적층된 부분과, 반도체막이 없는 영역에 형성된 부분으로 절연막에 단차가 발생하는 경우가 있지만, 이러 한 경우에는 화학적 기계적 연마(CMP)나, 에칭 등에 의해 형성할 수 있다.
게이트 절연막의 표면이 평탄하면, 게이트 절연막 위에 액적을 배치했을 때에 균일하게 습윤 확산되기 때문에, 액적을 원하는 형상으로 배치하기 쉬워지고, 게이트 전극의 패터닝을 정밀도가 양호하게 행할 수 있다.
또한, 본 발명은 상술한 본 발명에 따른 박막 트랜지스터의 제조 방법에 의해서 제조된 박막 트랜지스터를 구비하는 전기 광학 장치 및 상기 박막 트랜지스터를 구비하는 전자 기기도 포함한다.
여기서, 전기 광학 장치란 본 발명에 따른 박막 트랜지스터를 구비한 전기적작용에 의해서 발광하는 또는 외부로부터의 광(光)의 상태를 변화시키는 전기 광학 소자를 구비한 장치 일반을 말하고, 스스로 발광하는 것과 외부로부터의 광의 통과를 제어하는 것 모두를 포함한다. 예를 들면, 전기 광학 소자로서, 액정 소자, 전기 영동 입자가 분산된 분산 매체를 갖는 전기 영동 소자, EL(일렉트로루미네선스) 소자, 전계의 인가에 의해 발생한 전자를 발광판에 맞춰서 발광시키는 전자 방출 소자를 구비한 액티브 매트릭스형의 표시 장치 등을 말한다.
또한, 전자 기기란 본 발명에 따른 박막 트랜지스터를 구비한 일정한 기능을 갖는 기기 일반을 말하고, 예를 들면, 전기 광학 장치나 메모리를 구비하여 구성된다. 그 구성에 특별하게 한정은 없지만, 예를 들면, IC 카드, 휴대 전화, 비디오 카메라, 퍼스널 컴퓨터, 헤드마운트 디스플레이, 리어형 또는 프론트형 프로젝터, 또한 표시 기능 부착 팩시밀리 장치, 디지털 카메라의 파인더, 휴대형 TV, DSP 장치, PDA, 전자수첩, 전광 게시판, 선전 광고용 디스플레이 등이 포함된다.
또한, 본 발명은 기판 위에 형성한 반도체막을 이용하여 반도체 소자를 형성하는 반도체 장치의 제조 방법으로서, 기판 위에 반도체 재료를 포함하는 액적을 배치하는 공정과, 액적을 건조시켜서, 액적의 적어도 가장자리부에 반도체 재료를 석출시킴으로써 반도체막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법도 제공한다. 이러한 제조 방법에서는 미세한 반도체막을 간단한 공정에 의해 고밀도로 형성할 수 있다.
이하, 본 발명의 실시예에 대해서 도면을 참조해서 설명한다.
<제 1 실시예>
도 1 및 도 2는 본 발명에 따른 박막 트랜지스터의 제조 방법의 제 1 형태에 따른 반도체막의 제조 방법을 나타내는 설명도이다. 본 실시예에서는 절연 기판 위에 반도체 재료를 포함하는 액적을 배치, 건조시키고, 피닝 현상을 이용하여 반도체막을 형성하는 것을 특징으로 한다.
(절연막 형성 공정)
도 1의 (a)는 절연막(12)을 형성한 기판의 평면도이다. 상기 도면의 2A-2A 선에서의 단면도를 도 2의 (a)에 나타낸다. 절연막(12)은 도 2의 (a)에 나타낸 바와 같이, 유리 등의 절연 재료로 이루어지는 기판(10) 위에 형성된다. 본 실시예에서는 절연막(12)으로서 산화실리콘막을 형성한다. 산화실리콘막은 예를 들면, 플라즈마 화학 기상 퇴적법(PECVD법), 감압 화학 기상 퇴적법(LPCVD법), 스퍼터링법 등의 물리 기상 체적법 등에 의해서 성막할 수 있다. 또한, 도포법에 의해 SOG막을 형성할 수도 있다. 성막 후, 표면이 충분히 평탄하지 않은 경우에는 불산을 사용한 습식 에칭이나, CMP법을 이용하여 표면을 평탄화한다. 스핀 코팅법에 의해 성막된 SOG막은 평탄화 효과를 가지므로 상기 평탄화 공정은 불필요하다. 이에 따라, 절연막(12) 표면의 요철이 없어지고, 액적이 균일하게 습윤 확산되므로, 원하는 형상의 액적을 배치하기 쉬워진다.
(액적 배치 공정)
이어서, 도 1의 (b)에 나타낸 바와 같이, 절연막(12) 위에 반도체 재료를 포함하는 액적(14)을 배치한다. 상기 도면의 2B-2B 선에서의 단면도를 도 2의 (b)에 나타낸다.
반도체 재료로서는 예를 들면, 유기 반도체 재료가 사용된다. 유기 반도체 재료는 크실렌, 톨루엔, 트리메틸벤젠 등의 비극성 유기 용매에 가용(可溶)이므로, 액적으로서 절연막(12) 위에 배치할 수 있다. 유기 반도체 재료로서는 나프탈렌, 안트라센, 테트라센, 펜타센, 헥사센 등의 저분자 화합물이나, 옥시디아졸 유도체(PBD), 옥시디아졸다이머(OXD-8), 베릴륨-벤조퀴놀리놀 착체(Bebq), 트리페닐아민 유도체(MTDATA) 및 트리 아릴아민 유도체, 트리아졸 유도체, 폴리페닐렌, 폴리알킬플루오렌, 폴리알킬티오펜(P3HT), 폴리비닐필렌, 폴리비닐안트라센, F8T2(poly(9,9-dioctylfluorene-co-bithiophene)) 등의 고분자 화합물을 들 수 있지만 이것에 한정되지 않는다. 유기 반도체는 실온에서의 가공이 가능하므로 대규모 제조 장치를 필요로 하지 않고, 저렴하게 제조할 수 있어서 바람직하다. 또한, 반도체막 재료를 포함하는 액적으로서, 시클로펜타실란 및 시릴시클로펜타실란으로 이루어지는 그룹으로부터 선택되는 적어도 1종의 실리콘 화합물을 톨루엔 등의 유기 용매에 녹인 액체를 사용할 수도 있으며, 이들 재료에 따라서, 무기 반도체막을 형성할 수 있다.
액적(14)을 절연막(12) 위에 배치하는 방법으로서는, 마이크로피펫, 마이크로 디스펜서, 잉크젯법 등을 사용하는 방법을 들 수 있지만, 특히 정확한 패터닝을 할 수 있는 잉크젯법이 적합하다. 잉크젯법은 후술하는 잉크젯식 토출 장치를 이용하여 행해진다.
(반도체 재료 석출 공정)
도 1의 (b) 및 도 2의 (b)에 나타낸 바와 같이, 절연막(12) 위에 배치된 액적(14)은 가장자리부(15) 쪽이 중앙부보다 건조 속도가 빠르고, 가장자리부(15)에서 반도체 재료가 먼저 포화 농도에 도달하여 석출이 시작된다. 석출한 반도체 재료에 의해서 액적의 가장자리부가 핀 고정된 것 같은 상태가 되고, 그 이후의 건조에 따른 액적의 수축(외경의 수축)이 억제되는 「피닝 현상」이 일어난다. 가장자리부(15)에서의 건조 속도가 빠르기 때문에, 액적 중앙부에서 가장자리부(15)를 향하는 액체의 흐름이 발생하고, 반도체 재료가 가장자리부(15)에 운반되는 결과, 액적의 외형에 따른 고리 형상의 반도체막(16)이 형성된다.
도 1의 (c)에, 액적이 완전히 건조하여, 반도체 재료가 액적 가장자리부의 형상에 따라 석출되고, 반도체막(16)이 형성된 상태를 나타낸다. 상기 도면의 2C-2C 선에 따른 단면도를 도 2의 (c)에 나타낸다. 반도체막(16)은 폭 1㎛ 이하의 고리 형상으로 형성되어 있다.
액적(14)이 건조할 때, 액적 중에서의 액적 가장자리부의 반도체 재료의 농도를 높이도록 제어할 수도 있다. 예를 들면, 기판의 온도를 조절하거나, 일단 건조한 반도체막 위에 다시 액적을 토출하거나 함으로써, 액적의 기화 상태나 점도를 제어하고, 액적 중에 대류를 발생시켜서 반도체 재료를 효율적으로 가장자리부(15)에 이동시키는 것이 가능해진다. 이렇게 함으로써, 반도체 재료가 액적 가장자리부에 모이게 되어, 반도체막(16)의 중앙부(17)에 반도체 재료가 남는 것을 보다 효과적으로 방지하며, 폭이 좁은 고리 형상의 반도체막을 석출시킬 수 있으므로, 패터닝을 필요로 하지 않고 그대로 반도체 소자의 형성에 사용할 수 있다.
얻어진 반도체막(16)에 열 또는 광 에너지를 조사함으로써 결정성을 향상시켜도 좋다. 예를 들면, Rapid Thermal Process(RTP)에 의한 열처리나, 광 에너지로서 X선, 자외선, 가시광선, 적외선(열선), 레이저광, 밀리미터파, 마이크로파, 전자선, 방사선(α선, β선, γ선) 등을 들 수 있고, 특히 고출력의 조사가 가능한 레이저광이 바람직하다. 레이저광으로서는 각종 기체 레이저, 고체 레이저(반도체 레이저) 등을 들 수 있지만, 엑시머 레이저, Nd-YAG 레이저, Ar 레이저, CO2 레이저, He-Ne 레이저 등이 적합하다. 이 중 반도체막의 표면에서 조사 에너지가 흡수되는 350nm 이하의 파장을 갖는 엑시머 레이저가 특히 적합하다.
(소자 형성 공정)
이어서, 박막 트랜지스터를 예로 해서, 상술한 제조 방법에 의해 제조되는 반도체막을 사용하여, 반도체 소자를 형성하는 공정을 설명한다.
도 1의 (d) 및 도 2의 (d)에 게이트 절연막(18) 및 게이트 전극(20)을 형성한 형상을 나타낸다. 도 2의 (d)는 도 1의 (d)의 2D-2D 선에 따른 단면도이다.
도 2의 (d)에 나타낸 바와 같이, 반도체막(16) 위에 게이트 절연막(18) 및 게이트 전극(20)을 형성한다. 게이트 절연막(18)은 예를 들면, 산화실리콘막으로 할 수 있고, 산화실리콘막은 예를 들면, 전자 사이클로트론 공명 PECVD법(ECR-PECVD법) 등의 성막법이나 SOG막에 의해 형성할 수 있다. 게이트 전극(20)은 스퍼터링법 등의 성막법에 의해서 탄탈, 알루미늄 등의 도전체 박막을 형성한 후에 패터닝을 행함으로써 형성할 수 있다.
도 1의 (d)에서는 반도체막(16)과 게이트 전극(20)의 위치 관계를 나타내기 위해서, 게이트 절연막(18)이 생략되어 있다. 게이트 전극(20)은 고리 형상의 반도체막(16)을 횡방향으로 통과하도록 배치된다.
이어서, 게이트 전극(20)을 마스크로 하여 도너 또는 억셉터가 되는 불순물원소를 주입한다, 소위 자기 정합 이온 주입을 행함으로써, 반도체막(16)에 소스/드레인 영역(22) 및 채널 영역(23)을 형성한다. 예를 들면, 불순물 원소로서 인(P)을 주입하고, 그 후에 XeCl 엑시머 레이저를 400mJ/㎠ 정도의 에너지 밀도로 조정하여 조사해서 불순물 원소를 활성화함으로써 N형의 소스/드레인 영역을 형성한다. 또한, 레이저 조사 대신에 250℃~400℃ 정도의 열처리를 행함으로써 불순물 원소의 활성화를 행해도 좋다.
이어서, 도 1의 (e) 및 도 2의 (e)에, 층간 절연막 및 소스/드레인 전극의 형성 공정을 나타낸다. 도 2의 (e)는 도 1의 (e)의 2E-2E 선에 따른 단면도이다. 도 2의 (e)에 나타낸 바와 같이, 게이트 절연막(18) 및 게이트 전극(20)을 덮도록 산화실리콘 등으로 이루어지는 층간 절연막(24)을 형성한다. 산화실리콘막은 예를 들면, PECVD법이나 SOG 등의 성막법에 의해서 500nm 정도로 형성한다. 이어서, 게이트 절연막(18) 및 층간 절연막(24)을 관통시켜서 소스/드레인 영역(22)에 이르는 컨택트홀을 형성하고, 이들 컨택트홀 내에 스퍼터링법 등의 성막법에 의해서 알루미늄, 텅스텐 등의 도전체를 매립해서 패터닝함으로써, 소스/드레인 전극(25)을 형성한다. 이렇게 해서 박막 트랜지스터가 형성된다.
도 1의 (e)에서는 소스/드레인 영역(22), 게이트 전극(20), 소스/드레인 전극(25) 등의 위치 관계가 명확해지도록, 게이트 절연막 및 층간 절연막은 생략되어 있다. 고리 형상으로 형성된 반도체막 중, 게이트 전극이 적층되어 있지 않은 부분이 소스/드레인 영역(22)이며, 게이트 전극이 적층되어 있는 부분(26)이 채널 영역이 되어, 박막 트랜지스터가 형성된다. 소스/드레인 전극은 소스/드레인 영역의 중앙에 형성된다.
이와 같이, 본 실시예에서는 반도체 재료를 포함하는 액체의 배치 및 그 건조라는 간단한 공정에 의해 소정 형상의 반도체막을 형성할 수 있고, 반도체막을 패터닝하지 않고 계속해서 절연막 형성 공정 등을 행할 수 있다.
(액적 토출 장치)
상술한 각 액적은 잉크젯식 토출 장치로부터 액상체를 토출함으로써 형성한다. 그래서, 잉크젯식 토출 장치에 대해서 도 3을 사용하여 설명한다. 도 3은 잉크젯식 토출 장치(30)의 사시도이다. 잉크젯식 토출 장치(30)는 베이스(32), 제 1 이동 수단(34), 제 2 이동 수단(36), 중량 측정 수단인 전자 천칭(도시 생략), 헤드(31), 캡핑 유닛(33) 및 클리닝 유닛(35)을 주로 해서 구성되어 있다. 제 1 이동 수단(34) 및 제 2 이동 수단(36)을 포함하는 잉크젯식 토출 장치(30)의 동작은 제어 장치에 의해 제어되게 되어 있다. 또한, 도 3에서, X방향은 베이스(32)의 좌우 방향이고, Y방향은 전후 방향이며, Z방향은 상하 방향이다.
제 1 이동 수단(34)은 2개의 가이드 레일(38)을 Y축 방향에 일치시켜서 베이스(32)의 상면에 직접 설치되어 있다. 이 제 1 이동 수단(34)은 2개의 가이드 레일(38)을 따라 이동 가능한 슬라이더(39)를 갖고 있다. 이 슬라이더(39)의 구동 수단으로서, 예를 들면, 리니어 모터를 채용할 수 있다. 이에 따라 슬라이더(39)가 Y축 방향을 따라서 이동 가능하게 되며, 또한 임의의 위치에서 위치 결정 가능하게 되어 있다.
슬라이더(39)의 상면에는 모터(37)가 고정되고, 모터(37)의 로터에는 테이블(46)이 고정되어 있다. 이 테이블(46)은 기판(10)을 유지하면서 위치 결정하는 것이다. 즉, 도시되지 않은 흡착 유지 수단을 작동시킴으로써, 테이블(46)의 구멍(46A)을 통해서 기판(10)이 흡착되고, 기판(10)을 테이블(46) 위에 유지할 수 있다. 또한, 모터(37)는 예를 들면, 다이렉트 드라이브 모터이다. 이 모터(37)에 통전(通電)함으로써, 로터와 함께 테이블(46)이 θz방향으로 회전하고, 테이블(46)에는 헤드(31)가 액상체를 희생 토출 또는 시험 토출(예비 토출)하기 위한 예비 토출 에어리어가 설치되어 있다.
한편, 베이스(32)의 후방에는 2개의 지주(36A)가 세워서 설치되고, 그 지주 (36A)의 상단부에 칼럼(36B)이 가설되어 있다. 그리고, 칼럼(36B)의 전면에 제 2이동 수단(36)이 설치되어 있다. 이 제 2 이동 수단(36)은 X축 방향을 따라서 배치된 2개의 가이드 레일(84A)을 갖고, 가이드 레일(84A)을 따라 이동 가능한 슬라이더(82)를 갖고 있다. 이 슬라이더(82)의 구동 수단으로서, 예를 들면 리니어 모터를 채용할 수 있다. 이에 따라, 슬라이더(82)가 X축 방향을 따라 이동 가능해지고, 또한 임의의 위치에서 위치 결정 가능하게 되어 있다.
슬라이더(82)에는 헤드(31)가 설치되어 있다. 헤드(31)는 요동 위치 결정 수단으로서의 모터(84, 85, 86, 87)에 접속되어 있다. 모터(84)는 헤드(31)를 Z축 방향으로 이동 가능하게 하고, 또한 임의의 위치에서 위치 결정 가능하게 하는 것이다. 모터(85)는 헤드(31)를 Y축 주위의 β방향으로 요동 가능하게 하고, 또한 임의의 위치에서 위치 결정 가능하게 하는 것이다. 모터(86)는 헤드(31)를 X축 주위의 γ방향으로 요동 가능하게 하고, 또한 임의의 위치에서 위치 결정 가능하게 하는 것이다. 모터(87)는 헤드(31)를 Z축 주위의 α방향으로 요동 가능하게 하고, 또한 임의의 위치에서 위치 결정 가능하게 하는 것이다.
이상과 같이, 기판(10)은 Y방향으로 이동 및 위치 결정 가능하게 되고, θz방향으로 요동 및 위치 결정 가능하게 되어 있다. 또한, 헤드(31)는 X, Z방향으로 이동 및 위치 결정 가능하게 되고, α, β, γ방향으로 요동 및 위치 결정 가능하게 되어 있다. 따라서, 본 실시예의 잉크젯식 토출 장치(30)는 헤드(31)의 잉크 토출면(31P)과 테이블 위의 기판(10)과의 상대적인 위치 및 자세를 정확하게 컨트롤할 수 있게 되어 있다.
(잉크젯 헤드)
여기서, 헤드(31)의 구조에 대해서, 도 4를 참조해서 설명한다. 도 4는 잉크젯 헤드의 측면 단면도이다. 헤드(31)는 액적 토출 방식에 의해 액상체(L)를 노즐(41)로부터 토출하는 것이다. 액적 토출 방식으로서, 압전체 소자로서의 피에조 소자를 이용하여 액상체를 토출시키는 피에조 방식이나, 액상체를 가열하여 발생한 거품(bubble)에 의해 액상체를 토출시키는 방식 등, 공지의 다양한 기술을 적용할 수 있다. 이 중 피에조 방식은 액상체에 열을 가하지 않기 때문에, 재료의 조성 등에 영향을 주지 않는다는 이점을 갖는다. 도 4의 헤드(31)에는 피에조 방식이 채용되어 있다.
헤드(31)의 헤드 본체(40)에는 리저버(reservoir)(45) 및 리저버(45)로부터 분기된 복수의 잉크 챔버(43)가 형성되어 있다. 리저버(45)는 각 잉크 챔버(43)에 액상체(L)를 공급하기 위한 유로로 되어 있다. 또한, 헤드 본체(40)의 하단면에는 잉크 토출면을 구성하는 노즐 플레이트가 장착되어 있다. 그 노즐 플레이트에는 액상체(L)를 토출하는 복수의 노즐(41)이 각 잉크 챔버(43)에 대응해서 개구되어 있다. 그리고, 각 잉크 챔버(43)로부터 대응하는 노즐(41)을 향하여 잉크 유로가 형성되어 있다. 한편, 헤드 본체(40)의 상단면에는 진동판(44)이 장착되어 있다. 또한, 진동판(44)은 각 잉크 챔버(43)의 벽면을 형성하고 있다. 그 진동판(44)의 외측에는 각 잉크 챔버(43)에 대응하여 피에조 소자(42)가 설치되어 있다. 피에조 소자(42)는 수정 등의 압전 재료를 한 쌍의 전극(도시 생략) 사이에 끼운 것이다. 그 한 쌍의 전극은 구동 회로(49)에 접속되어 있다.
그리고, 구동 회로(49)로부터 피에조 소자(42)에 전압을 인가하면, 피에조 소자(42)가 팽창 변형 또는 수축 변형한다. 피에조 소자(42)가 수축 변형하면, 잉크 챔버(43)의 압력이 저하되어 리저버(45)로부터 잉크 챔버(43)에 액상체(L)가 유입된다. 또한, 피에조 소자(42)의 압력이 저하되어 리저버(45)로부터 잉크 챔버(43)에 액상체(L)가 유입된다. 또한, 피에조 소자(42)가 팽창 변형되면, 잉크 챔버(43)의 압력이 증가하여 노즐(41)로부터 액상체(L)가 토출된다. 또한, 인가전압의 주파수를 변화시킴으로써, 피에조 소자(42)의 변형 속도를 제어할 수 있다. 즉, 피에조 소자(42)로의 인가 전압을 제어함으로써, 액상체(L)의 토출 조건을 제어할 수 있게 되어 있다.
한편, 도 3에 나타내는 잉크젯식 토출 장치는 캡핑 유닛(33) 및 클리닝 유닛(35)을 구비하고 있다. 캡핑 유닛(33)은 헤드(31)에서의 잉크 토출면(31P)의 건조를 방지하기 위해서, 잉크젯식 토출 장치(30)의 대기시에 잉크 토출면(31P)을 캡핑하는 것이다. 또한, 클리닝 유닛(35)은 헤드(31)에서의 노즐의 막힘을 제거하기 위해서 노즐의 내부를 흡인하는 것이다. 또한, 클리닝 유닛(35)은 헤드(31)에서의 잉크 토출면(31P)의 오염을 제거하기 위해서 잉크 토출면(31P)에의 와이핑을 행하는 것도 가능하다.
<제 2 실시예>
도 5 및 도 6에, 본 발명의 제 2 실시예에 따른 반도체막의 제조 방법을 나타낸다. 본 실시예에서도 박막 트랜지스터를 예로 하여 설명한다. 본 실시예에서는 반도체막에 추가하여 게이트 전극도, 전도성 재료를 포함하는 액체를 배치하여 건조시킴으로써 형성하는 것을 특징으로 한다.
(반도체막 형성 공정)
우선, 도 5의 (a) 및 (b)에 나타낸 바와 같이, 절연막(52)에 반도체 재료를 포함하는 액적(54)을 배치하고, 이것을 건조시켜서 반도체막(56)을 얻는다. 양 도면 중의 6A-6A 선 및 6B-6B 선에서의 단면도를 도 6의 (a) 및 (b)에 나타낸다. 절연막(52)은 유리 기판 등의 기판(50)에 적층되어 있다. 절연막 형성 공정, 액적 배치 공정, 반도체 재료의 석출 공정은 제 1 실시예와 동일한 방법에 의해 행할 수 있으므로 설명을 생략한다.
(게이트 전극 형성 공정)
이어서, 도 5의 (c), (d) 및 도 6의 (b') 내지 (d)를 이용하여, 상술한 제조 방법에 의해 제조되는 반도체막을 사용하는 반도체 소자를 위한 게이트 전극을 형성하는 공정을 설명한다. 도 5에서의 6C-6C 선 및 6D-6D 선에서의 단면도가 각각 도 6의 (c) 및 도 6의 (d)이다. 도 5에서는 반도체막과 게이트 전극의 위치 관계를 나타내기 위해서, 게이트 절연막(58)은 생략되어 있다.
우선, 도 6의 (b')를 이용하여, 반도체막(56) 위에 게이트 절연막(58)을 형성하는 공정을 나타낸다. 게이트 절연막(58)은 예를 들면, 산화실리콘막으로 할 수 있고, 산화실리콘막은 예를 들면, 전자 사이클로트론 공명 PECVD법(ECP-PECVD법) 등의 성막법에 의해서 형성할 수 있다. 이러한 방법으로 형성된 게이트 절연막(58)에는 도 6의 (b')에 나타낸 바와 같이, 반도체막(56)에 적층된 영역과 다른 영역에서 단차가 발생하는 경우가 있다. 게이트 절연막(58)에 요철이 있는 경우에 는 표면을 평탄화한다. 평탄화 방법으로서는 예를 들면, CMP법이나 에치백법을 사용할 수 있다. 이렇게 함으로써, 도전성 재료를 포함하는 액적이 게이트 절연막(58) 위에 균일하게 습윤 확산되고, 액적의 형상을 제어하기 쉬워진다. 또한, 게이트 절연막에 SOG막을 사용하면, SOG막이 반도체막(56)의 단차를 자동적으로 흡수해서 평탄한 게이트 절연막 표면을 얻을 수 있다.
이어서, 도 5의 (c) 및 도 6의 (c)에 나타낸 바와 같이, 게이트 절연막(58) 위에 게이트 전극 재료를 포함하는 액적(60)을 배치한다. 게이트 전극 재료로서는 도전성 미립자가 바람직하고, 예를 들면, Ag, Au, Cu 등의 직경 수nm 정도의 미립자를 사용할 수 있다. 이들 미립자를 물 또는 테트라데칸 등의 유기 분산매에 분산시키고, 잉크젯법 등을 사용하여, 액적으로서 게이트 절연막(58) 위에 배치한다.
도 5의 (d) 및 도 6의 (d)에 나타낸 바와 같이, 액적(60)이 건조되면, 게이트 전극 재료가 액적의 가장자리부로부터 석출되기 시작하고, 액적의 외형에 따른 고리 형상의 게이트 전극(62)을 얻을 수 있다. 게이트 전극(62)의 일부가, 반도체막(56)을 횡단하도록 배치되어 있다. 액적 중앙부에 도전성 재료가 남지 않도록, 게이트 전극 재료가 액적의 가장자리부에 모이도록 적극적으로 제어해도 좋다. 제어 방법에 대해서는 상술한 반도체막과 동일한 방법을 사용할 수 있고, 여기에서는 설명을 생략한다.
(소자 형성 공정)
계속해서, 게이트 전극(62)을 마스크로 하여, 도너 또는 억셉터가 되는 불순물 원소를 주입하고, 반도체막(56)에 소스/드레인 영역을 형성한다. 이어서, 게이 트 전극(62) 및 게이트 절연막(58)을 덮도록 층간 절연막을 형성하고, 층간 절연막 및 게이트 절연막을 관통시키도록 컨택트홀을 형성하며, 상기 컨택트홀 내에 도전체를 매립해서 소스/드레인 전극을 형성한다. 이들 공정은 상기 제 1 실시예에서의 공정과 마찬가지로 행할 수 있으므로 설명을 생략한다.
본 실시예의 방법에 의하면, 반도체막 뿐만 아니라, 게이트 전극도 액적의 배치 및 건조라는 간단한 공정에 의해서 단시간에 형성할 수 있다. 게이트 전극을 1㎛ 이하의 폭으로 형성할 수 있고, 이것을 마스크로 하여 불순물을 주입하고 소스/드레인 영역을 형성함으로써, 게이트 길이가 1㎛ 이하인 박막 트랜지스터를 얻을 수 있다. 게이트 길이를 짧게 함으로써, 게이트 용량을 작게 할 수 있으므로, 고성능의 박막 트랜지스터를 형성할 수 있다.
<제 3 실시예>
도 7에 제 3 실시예에 따른 반도체막의 제조 방법의 개략을 나타낸다. 본 실시예에서는 액적의 배치 및 건조에 의해 얻어진 1개의 반도체막으로부터 2개의 박막 트랜지스터를 제조한다.
우선, 도 7의 (a)에 나타낸 바와 같이, 제 1 및 제 2 실시예와 동일한 방법으로, 절연막(72) 위에 반도체막(74)을 형성한다. 계속해서, 상기 도면의 (b)에 나타낸 바와 같이, 이 반도체막의 일부를 제거하고, 반도체막(74a 및 74b)을 얻는다. 반도체막(74)의 일부를 제거하기 위해서는, 예를 들면, 제거하고자 하는 장소에, 상기 액적의 용매를 부여하고, 반도체 재료를 용출시켜서 용매마다 제거하는 방법이나, 에칭법을 들 수 있다. 제거하는 영역은 비교적 면적이 넓고 서브 마이 크론 오더의 정밀도는 필요로 하지 않으므로, 에칭 방법도 특별히 높은 정밀도의 방법이 아니라 저렴한 일반적인 방법을 사용할 수 있다.
이어서, 반도체막(74)을 덮도록 게이트 절연막(도시 생략)을 형성한 후, 반도체막(74a 및 74b)의 각각의 중앙부를 통과하도록, 게이트 전극(76a 및 76b)을 형성한다. 게이트 전극은 게이트 전극 재료를 포함하는 액적을 게이트 절연막 위에 배치하고, 이것을 건조시켜서 피닝 현상에 의해서 성형한다. 스퍼터링법 등으로 도전체 박막을 형성하고 패터닝함으로써 성형해도 좋지만, 피닝 현상에 의하면 서브 마이크론 오더의 폭을 갖는 게이트 전극을 용이하게 형성할 수 있다. 게이트 전극의 패터닝은 산성의 액적을 공급하여 전극을 용출시켜서 제거하는 방법이나, 에칭법에 의해서 행할 수 있다. 이 경우에도 제거 공정에는 서브 마이크론 오더의 정밀도는 필요없으므로, 에칭 방법도 특별히 고밀도의 방법이 아니라 저렴한 일반적인 방법을 사용할 수 있다.
계속해서, 게이트 전극(76a 및 76b)을 마스크로 하여 도너 또는 억셉터가 되는 불순물 원소를 주입하고, 소스/드레인 영역(78a~78d)을 형성한다. 이어서, 게이트 전극(76a 및 76b)과 게이트 절연막(도시 생략)을 덮도록 층간 절연막(도시 생략)을 형성하고, 게이트 절연막과 층간 절연막을 관통시키도록 컨택트홀을 형성하고, 상기 컨택트홀 내에 도전체를 매립해서 소스/드레인 전극(80a~80d)을 형성한다. 이들 공정은 상기 제 1 실시예에서의 공정과 마찬가지로 행할 수 있으므로, 설명을 생략한다.
본 실시예의 방법에 의하면, 간단한 공정에 의해 반도체 소자에 사용할 수 있는 반도체막을 2개 얻을 수 있고, 반도체 장치를 고밀도로 효율적으로 제조하는 것이 가능해진다. 또한, 게이트 전극도 피닝 현상에 의해서 제조함으로써, 제조 공정이 보다 단순해지는 동시에 게이트 길이가 1㎛ 이하인 반도체 장치를 얻을 수 있다. 또한, 본 실시예에서는 반도체막을 2개 형성했지만 3개 이상의 반도체막을 형성해도 좋다.
또한, 상기 제 1 내지 제 3 실시예에서는 반도체 재료 또는 게이트 전극 재료를 포함하는 액적을 한 방울만 배치하고, 건조시켜서, 고리 형상의 박막을 얻었지만, 액적을 복수 배치시켜도 좋다.
도 8은 2개 이상의 액적을 배치해서 박막을 형성할 경우를 설명하는 설명도이다. 도 6의 (a)에 나타낸 바와 같이, 일정한 간격을 두고 반도체 재료를 포함하는 액적을 배치하면, 상기 도면의 (b)에 나타낸 바와 같이 액적이 습윤 확산됨으로써 액적이 융합되고, 상기 도면의 (c)에 나타낸 바와 같이, 1개의 라인 형상의 액적으로 할 수 있다. 이 라인 형상의 액적을 건조시킴으로써 피닝 현상이 일어나고, 상기 도면의 (d)에 나타낸 바와 같이 라인 형상의 액적의 외주에 따른 고리 형상의 박막을 얻을 수 있다. 이러한 방법에 의해, 직선 형상의 반도체막(88)을 얻을 수 있다. 또한, 본 실시예에서는 각 액적을 각 액적의 일부를 겹쳐서 배치하면, 각 액적이 습윤 확산됨으로써 2개 이상의 액적이 융합된다. 이에 따라, 액적의 형상을 다양하게 변화시킬 수 있으므로, 얻어지는 반도체 박막의 형상의 자유도도 높아진다. 예를 들면, 복수의 액적을 직선 형상으로 배열하여 융합시킴으로써, 라인 형상의 액적을 얻을 수 있다. 라인 형상의 액적에서 피닝이 일어나는 경우 에, 그 가장자리부에 반도체 재료가 석출되면, 서브 마이크론 오더 폭의 직선 형상의 반도체막을 얻을 수 있다. 또한, 모든 액적을 융합해서 하나의 큰 액적을 형성하는 것 이외에, 2개 이상의 액적을 융합시켜서 그 가장자리부에 반도체막을 석출시키는 것을 반복함으로써 직선 형상의 반도체막을 얻어도 좋다.
<제 4 실시예>
도 9 및 도 10은 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조 방법을 나타내는 설명도이다. 본 실시예에서 제조되는 박막 트랜지스터는 도 11의 (b)에 나타낸 바와 같은 톱 게이트형 박막 트랜지스터(T)이다. 박막 트랜지스터(T)는 반도체막에 설치된 채널 영역(424)과, 채널 영역(424)에 대응하는 소스/드레인 영역(422)과, 채널 영역(424)에 게이트 절연막(416)을 통해서 대향하는 게이트 전극(420)을 구비하고 있다.
(반도체막 형성 공정)
도 9의 (a)는 기판(410) 위에 형성된 절연막(412) 위에, 반도체막(414)이 형성된 상태를 나타낸다. 절연막(412)은 유리 등의 절연 재료로 이루어지는 기판(410) 위에 형성된다. 본 실시예에서는 절연막(412)으로서 산화실리콘막을 형성한다. 산화실리콘막은 예를 들면, 플라즈마 화학 기상 퇴적법 (PECVD법), 감압 화학 기상 퇴적법(LPCVD법), 스퍼터링법 등의 물리 기상 퇴적법 등의 퇴적법 등에 의해 성막할 수 있다. 또한, 액체 재료를 사용하여, 도포형의 절연막(SOG막)으로 할 수도 있다.
본 실시예에서는 반도체막(414)으로서 실리콘막을 형성한다. 실리콘막은 APCVD법, LPCVD법, PECVD법 등의 CVD법, 또는 스퍼터링법이나 증착법 등의 PVD법 으로 형성한다. 또는 상술한 본 발명에 따른 박막 트랜지스터의 제조 방법에 사용되는 게이트 전극의 형성 방법과 마찬가지로, 피닝 현상을 이용하여 실리콘막을 형성할 수도 있다.
피닝 현상을 이용하는 경우에는 실리콘막 재료를 포함하는 액적을 실리콘막을 형성하고자 하는 영역에, 그 액적의 가장자리부가 위치하도록 배치한다. 실리콘막의 형상에 따라서는 실리콘막 재료를 포함하는 액적을 복수 배치하고, 이들 액적이 융합했을 때에 얻어지는 액적 형상의 가장자리부에 실리콘막을 석출시켜도 좋다. 또한, 본 발명에 따른 게이트 절연막의 형성 방법과 마찬가지로, 액적 가장자리부의 실리콘막 재료 농도를 높이는 공정이나, 실리콘막 형성 후에 일부를 제거하는 공정, 형성된 반도체막에 열 또는 광 에너지를 공급해서 결정성을 향상시키는 공정을 행할 수도 있다.
실리콘막을 LPCVD법으로 형성하는 경우에는 기판 온도를 약 400℃~700℃로 하고, 디실란(Si2H6) 등을 원료로 하여 실리콘을 퇴적한다. PECVD법에서는 모노실란(SiH4) 등을 원료로 하여 기판 온도가 100℃ 정도에서 500℃ 정도로 실리콘을 퇴적 가능하다. 스퍼터링법을 사용할 때에는 기판 온도는 실온으로부터 400℃ 정도이다. 이와 같이, 퇴적된 실리콘막은 초기 상태는 비정질이나 혼정질, 미결정질, 또는 다결정질 등 다양한 상태가 있지만, 어떤 상태라도 좋다. 실리콘막의 막 두께는 반도체막 트랜지스터에 사용되는 경우에는 20nm 내지 100nm 정도가 적당하다. 퇴적된 반도체막은 열 에너지를 부여하여 결정화시킨다. 본 명세서에서, 「결정화 」란 비정질의 반도체막의 결정화 뿐만 아니라, 다결정질이나 미결정질의 반도체막의 결정화도 포함하는 것으로 한다. 반도체막의 결정화는 레이저 조사에 의한 방법이나 고상 성장에 의한 방법을 사용할 수 있지만, 이들에 한정되지 않는다.
계속해서, 형성된 반도체막을 포토리소그래피법을 이용하여, 에칭에 의해 필요한 형상으로 패터닝하고, 실리콘막(414)을 얻는다.
(절연막 형성 공정)
도 9의 (b) 및 (c)를 이용하여 게이트 절연막(416)의 형성 공정을 설명한다. 게이트 절연막(416)은 반도체막(414) 및 절연막(412)을 덮도록 형성하고, 예를 들면 산화실리콘막으로 할 수 있다. 산화실리콘막은 예를 들면, 전자 사이클로트론 공명 PECVD법(ECR-PECVD법), PECVD법, 상압 화학 기상 퇴적법(APCVD법), 또는 저압 화학 기상 퇴적법(LPCVD법) 등의 성막법에 의해서 형성할 수 있다. 이와 같이 형성된 게이트 절연막(416)은 도 9의 (b)에 나타낸 바와 같이, 반도체막(414)에 적층된 영역과 절연막(412)에 적층된 부분 사이에 단차가 발생하고, 평면이 평탄하지 않다. 이 위에 도전성 재료를 포함하는 액적을 공급하면, 균일하게 습윤 확산되지 않고, 원하는 위치에 도전성 재료를 석출시켜 게이트 전극을 얻을 수 없다. 그 때문에 도 9의 (c)에 나타낸 바와 같이, 도전성 재료를 포함하는 액적을 배치하기 전에, 게이트 절연막(416)을 평탄화한다. 평탄화는 화학적 기계적 연마(CMP)나 에칭에 의해서 행할 수 있다.
게이트 절연막은 스핀 코터를 사용하여, 액체의 High-k 재료나 SOG를 도포함 으로써도 형성할 수 있다. 액체 재료의 도포에 의한 경우에는 도포 공정만으로 평탄한 표면을 얻을 수 있으므로, 절연막 형성 후에 평탄화를 행하지 않아도 좋다. 또한, PECVD법 등으로 형성된 게이트 절연막에 스핀 코팅법으로 형성한 막을 적층할 수도 있다. 스핀 코팅법에 의해 막을 적층함으로써 표면이 평탄화된다.
(액적 배치 공정)
이어서, 도 9의 (d)에 나타낸 바와 같이, 절연막(416) 위에 도전성 재료를 포함하는 액적(418)을 배치한다. 도전성 재료로서는 예를 들면, 직경 수nm 정도의 Au, Ag, Cu, Ni 등의 금속 미립자를 사용할 수 있고, 예를 들면, Ag 콜로이드 잉크 등이 적합하다. 이들 금속 미립자는 테트라데칸 등의 유기 분산매에 분산되고, 액적으로서 공급하는 것이 가능하다.
액적(418)을 절연막(416) 위에 배치하는 방법으로서는 마이크로 피펫, 마이크로 디스펜서, 잉크젯법 등을 사용하는 방법을 들 수 있지만, 특히 정확한 패터닝을 할 수 있는 잉크젯법이 적합하다. 잉크젯법은 후술하는 잉크젯식 토출 장치를 이용하여 행해진다.
도 10의 (a)에 액적 배치 공정의 평면도를 나타낸다. 도 10의 (a) 중의 IXD-IXD 선에서의 단면도가 도 9의 (d)이다. 도 10의 (a)에서는 반도체막(414)과 액적(418)의 위치 관계를 명확하게 하기 위해서, 게이트 절연막(416)은 생략되어 있다. 액적(418)은 가장자리부가 채널 영역에 대향하도록, 그 외주의 호(弧)의 일부가 반도체막(414)의 중앙 부근을 통과하도록 배치되어 있다.
액적을 배치할 때, 게이트 절연막(416) 표면의 흡습성을 제어함으로써, 액적 (418)의 가장자리부가 채널 영역에 대향하도록, 즉 액적(418)의 가장자리부가 반도체막(414)의 중앙 부근을 통과하도록 배치시킬 수도 있다. 흡습성의 제어는 예를 들면, 일단부에 게이트 절연막 표면에서 SAMs를 형성하는 관능기를, 다른 단부에 발액성 관능기를 갖는 화합물을 사용하여, 게이트 절연막 표면에 단분자막을 형성시킴으로써 행할 수 있다. 게이트 전극을 형성하는 영역을 제외하고, 이러한 SAM막을 형성해 둠으로써, 도전성 재료를 포함하는 액적은 SAM막이 형성되어 있지 않은 부분으로 이동하고, 거기에서 건조하여 도전성 재료가 석출된다.
(도전성 재료 석출 공정)
절연막(416) 위에 배치된 액적(418)에서는 상술한 「피닝 현상」이 일어나고, 액적의 외형을 따른 고리 형상의 도전성막(420)이 형성된다.
도 9의 (e)에, 액적이 완전히 건조되어, 도전성 재료가 액적의 형상에 따라 석출되고, 고리 형상의 도전성막(420)이 형성된 형상을 나타낸다. 또한, 도 10의 (b)에 도전성 재료 석출 공정의 평면도를 나타낸다. 도 10의 (b) 중의 IXE-IXE 선에서의 단면도가 도 9의 (e)이다. 도전성막(420)은 폭 1㎛ 이하의 고리 형상으로 형성되고, 반도체막(414)의 대략 중앙을 통과하도록 배치되어 있다.
또한, 액적(418)이 건조할 때, 액적 가장자리부에서의 도전성 재료의 농도를 높이도록 제어할 수도 있다. 예를 들면, 절연 기판의 온도를 조절하거나, 일단 건조된 도전성막 위에 다시 액적을 토출하거나 함으로써, 액적의 기화 상태나 점도를 제어하고, 액적 중에 대류를 발생시켜서 도전성 재료를 효율적으로 가장자리부에 이동시키는 것이 가능해진다. 이렇게 함으로써, 도전성막(420)의 중앙부에 도전성 재료가 남지 않고, 도전성 재료를 폭이 얇은 고리 형상으로 석출시킬 수 있다. 또한, 도전성 재료가 석출된 후, 얻어진 도전성 박막에 열처리를 행하여 금속 미립자를 응집시켜도 좋고, 이에 따라 박막의 도전성을 향상시킬 수 있다.
(소스/드레인 영역 형성 공정)
이어서, 도 11의 (a)에 나타낸 바와 같이, 게이트 전극(420)을 마스크로 하여 도너 또는 억셉터가 되는 불순물 원소를 주입하고, 소위 자기 정합 이온 주입 을 행함으로써 반도체막(414)에 소스/드레인 영역(422) 및 활성 영역(424)을 형성한다. 예를 들면, 불순물 원소로서 인(P)을 주입하고, 그 후에 XeCl 엑시머 레이저를 400mJ/㎠ 정도의 에너지 밀도로 조정해서 조사하여 불순물 원소를 활성화함으로써 N형 박막 트랜지스터를 형성한다. 또한, 레이저 조사 대신에 250℃~400℃ 정도의 열처리를 행함으로써 불순물 원소의 활성화를 행할 수도 있다.
상술한 바와 같이 게이트 전극(420)은 그 폭을 1㎛ 미만으로 할 수 있으므로, 이것을 마스크로 하여 소스/드레인 영역을 형성함으로써, 게이트 길이가 서브 마이크론 오더인 반도체 소자를 얻을 수 있다.
이와 같이, 본 실시예에서는 도전성 재료를 포함하는 액체의 배치 및 그 건조라는 간단한 공정에 의해 서브 마이크론 오더 폭을 갖는 도전성막을 원하는 형상으로 형성할 수 있고, 이 도전성 막을 패터닝하지 않고 게이트 전극으로서 사용할 수 있다. 이러한 구성에 의해, 게이트 길이가 매우 짧고 고성능이며, 고집적화된 반도체 소자를 간단하고 저렴하게 형성할 수 있어서 적합하다.
(액적 토출 장치)
상술한 각 액적은 잉크젯식 토출 장치로부터 액상체를 토출함으로써 형성한다. 잉크젯식 토출 장치 및 잉크젯 헤드의 구성은 제 1 실시예에서 도 3 및 도 4를 사용하여 설명했으므로, 여기에서는 설명을 생략한다.
<제 5 실시예>
도 12 및 도 13에 본 발명의 제 5 실시예에 따른 박막 트랜지스터를 나타낸다. 도 12에서의 XIII-XIII 선에서의 단면도가 도 13이다.
도 13에 나타낸 바와 같이, 본 실시예에 따른 박막 트랜지스터는 소스/드레인 영역(464a 및 464b) 사이에, 2개의 게이트 전극(463a 및 463b)이 형성된, 소위 「더블 게이트형 트랜지스터」이다. 이러한 구조의 트랜지스터는 누설 전류가 낮다는 특징이 있으며, 전체적으로 1개의 트랜지스터로서 기능한다. 도 12 및 도 13으로부터 알 수 있는 바와 같이, 게이트 전극(463a 및 463b)은 각각, 1개의 고리 형상 도전성 박막(463)의 일부를 이루고 있다.
이러한 반도체 장치는 상술한 본 발명에 따른 박막 트랜지스터의 제조 방법에서, 도전성 재료를 포함하는 액적을 그 가장자리부가 게이트 전극(463)이 형성되어야 할 위치에 오도록 배치함으로써 형성할 수 있다. 또는 도전성 재료를 포함하는 액적을 건조 과정에서의 액적의 수축을 예상하여 게이트 전극(463)이 형성되어야 할 위치보다도 크게 배치해도 좋다. 예를 들면, 반도체막(464)에서, 그 양단부로부터 소스/드레인 영역(464a 및 464b)이 형성되어야 할 영역을 제외한 나머지 부분을 덮도록 액적을 배치하면 좋다.
이렇게 함으로써, 도전성 재료의 액적을 하나 배치하고, 그것을 건조시킨다 고 하는 용이하며 저렴한 공정에 의해, 2개의 게이트 전극을 원하는 위치에 형성할 수 있다. 얻어지는 게이트 전극은 서브 마이크론 오더 폭으로 할 수 있으므로, 그 후 패터닝할 필요도 없고, 반도체 장치의 게이트 용량을 작게 하는 것도 가능하다. 게이트의 수가 증가하면 공급되는 전류도 많아지고, 그 만큼 성능이 향상된다. 또한, 동일한 양의 전류를 흐르게 할 경우에는 게이트 1개당의 전류는 적어지기 때문에, 전류의 손실과 발열을 억제할 수 있다.
또한, 제 5 실시예로서, 1개의 드레인/소스 영역에 대하여 2개의 게이트 전극이 형성된 더블 게이트형을 예로 들어 설명했지만, 본 발명에 따른 게이트 전극의 형성 방법을 이용하여, 1개의 드레인/소스 영역에 대하여 3개 이상의 게이트 전극을 형성하고, 멀티 게이트형 트랜지스터로 하는 것도 바람직하고, 이러한 트랜지스터는 본 발명에 포함되는 것으로 한다.
<제 6 실시예>
도 14 및 도 15에 본 발명의 제 6 실시예에 따른 반도체 장치를 나타낸다. 도 14에서의 XV-XV 선에서의 단면도가 도 15이다.
본 실시예에 따른 반도체 장치는 드레인/소스 영역(472a 및 472b)을 포함하는 반도체 소자와, 소스/드레인 영역(472c 및 472d)을 포함하는 반도체 소자의 2개 로 이루어지는 2련(連)의 박막 트랜지스터를 포함한다. 도 15에 나타낸 2련의 박막 트랜지스터의 각각의 게이트 전극(474a 및 474b)은 도 14에 나타낸, 1개의 고리 형상의 도전성 박막(474)의 일부를 이루고 있다. 이러한 2련의 트랜지스터는 2개의 트랜지스터가 병렬 접속되어 있다고 간주할 수 있고, 전체적으로 게이트 폭(또 는 채널 폭)이 큰 1개의 트랜지스터로서 기능한다.
이러한 반도체 장치는 상술한 본 발명에 따른 박막 트랜지스터의 제조 방법에서, 도전성 재료를 포함하는 액적을 도전성 박막(474)이 형성되어야 할 위치, 즉 채널 영역에 대향하는 위치에 배치함으로써 형성할 수 있다. 또는 도전성 재료를 포함하는 액적을 건조 과정에서의 액적의 수축을 예상하여 게이트 전극(474)이 형성되어야 할 위치보다도 크게 배치해도 좋다. 예를 들면, 반도체막(472)에서, 그 양단부로부터 드레인 영역(472a 및 472d)이 형성되어야 할 영역을 제외한 나머지 부분을 덮도록 액적을 배치하면 좋다.
이렇게 함으로써, 도전성 재료의 액적을 하나 배치하고, 그것을 건조시킨다고 하는 용이하며 저렴한 공정에 의해서, 2련의 박막 트랜지스터에 사용되는 2개의 게이트 전극을 원하는 위치에 형성할 수 있다. 얻어지는 게이트 전극은 서브 마이크론 오더 폭으로 할 수 있으므로, 그 후 패터닝할 필요도 없고, 반도체 장치의 게이트 용량도 작다. 2련의 박막 트랜지스터를 용이하게 형성할 수 있으므로, 반도체 소자의 미세 가공화, 고밀도화도 용이하게 행할 수 있게 된다.
<제 7 실시예>
도 16 및 도 17에 본 발명의 제 7 실시예에 따른 반도체 장치를 나타낸다. 도 16에서의 XVII-XVII 선에서의 단면도가 도 17이다.
본 실시예에 따른 반도체 장치는 드레인/소스 영역(484a 및 484b)을 포함하는 반도체 소자와, 소스/드레인 영역(484c 및 484d)을 포함하는 반도체 소자의 2개 로 이루어지는 2련의 박막 트랜지스터를 포함한다. 도 17에 나타낸 2련의 박막 트 랜지스터의 각각의 게이트 전극(486a 및 486b)은 도 16에 나타낸 바와 같이, 1개의 고리 형상의 도전성 박막의 일부를 제거함으로써 형성되어 있다. 이러한 2련의 트랜지스터는 다른 동작을 하는 2개의 트랜지스터가 공통의 소스를 갖고 있다고 생각할 수 있다.
이러한 반도체 장치는 상술한 본 발명에 따른 박막 트랜지스터의 제조 방법에서, 도전성 재료를 포함하는 액적의 외주가, 도전성 박막(486a 및 486b)이 형성되어야 할 위치에 오도록 배치함으로써 형성할 수 있다. 또는 도전성 재료를 포함하는 액적을 건조 과정에서의 액적의 수축을 예상하여, 도전성 박막(486a 및 486b)이 형성되어야 할 원보다도 큰 직경을 갖도록 배치한다. 예를 들면, 반도체막(484)에서, 그 양단부로부터 소스/드레인 영역(484a 및 484d)이 형성되어야 할 영역을 제외한 나머지 부분을 덮도록 액적을 배치하면 좋다. 계속해서, 건조 공정에 의해 도전성 재료가 석출되면, 게이트 전극으로서 불필요한 부분의 박막을 제거하고, 게이트 전극(486a 및 486b)을 얻는다. 박막의 제거 방법으로서는 염산이나 황산 등의 산성 용액을 공급하여, 불필요한 도전성 박막을 상기 산성 용액과 함께 제거하는 방법이나, 불산으로 산화실리콘막을 리프트 오프(lift off)하는 방법, 에칭법 등을 사용할 수 있다. 박막을 제거하는 영역은 서브 마이크론 오더가 아니므로, 에칭 방법도 비교적 저렴한 일반적인 방법을 사용할 수 있다.
본 실시예에 의하면, 도전성 재료의 액적을 하나 배치하고, 그것을 건조시킨다고 하는 용이하며 저렴한 공정에 의해서, 2련의 박막 트랜지스터에 사용되는 2개의 게이트 전극을 원하는 위치에 형성할 수 있다. 얻어지는 게이트 전극은 서브 마이크론 오더 폭으로 할 수 있으므로, 그 후 패터닝할 필요도 없고, 반도체 장치의 게이트 용량을 작게 할 수도 있다. 2련의 박막 트랜지스터를 용이하게 형성할 수 있으므로, 반도체 소자의 미세가공화, 고밀도화도 용이하게 행할 수 있게 된다.
<제 8 실시예>
도 18 및 도 19에 본 발명의 제 8 실시예에 따른 반도체 장치를 나타낸다. 도 18에서의 XIX-XIX 선에서의 단면도가 도 19이다.
본 실시예에 따른 반도체 장치는 도 19에 나타낸 바와 같이, N채널형 MOS 트랜지스터(TN)와 P채널형 MOS 트랜지스터(TP)를 구비하는 상보형 MOS 반도체 장치이다. 드레인/소스 영역(492a/492b) 및 소스/드레인 영역(492c/492d)은 도전형이 다르고, 전극(496b)은 P+부와 N+부의 양쪽에 전기적으로 도통하고 있다.
N채널형 MOS 트랜지스터와 P채널형 MOS 트랜지스터의 각각의 게이트 전극(494a 및 494b)은 도 18에 나타낸 바와 같이, 모두 1개의 도전성 고리 형상 박막(494)의 일부를 이루고 있다.
이러한 반도체 장치는 상보형 MOS 반도체 장치의 제조 공정에서, 게이트 전극을 형성할 때에, N채널형 MOS 트랜지스터(TN)와 P채널형 MOS 트랜지스터(TP)의 게이트 전극이 형성되어야 할 위치에 도전성 재료를 포함하는 액적을 배치하고, 이것을 건조시켜서, 도전성 재료를 석출시킴으로써 얻을 수 있다.
본 실시예에 의하면, 양쪽 트랜지스터의 게이트 전극을 1개의 액적을 배치해서 건조시킨다고 하는 단순한 공정에 의해 형성할 수 있다. 얻어지는 게이트 전극 은 서브 마이크론 오더 폭으로 할 수 있으므로, 그 후 패터닝할 필요도 없고, 반도체 장치의 게이트 용량을 작게 할 수도 있다.
<제 9 실시예>
도 20 및 도 21은 본 발명의 제 9 실시예에 따른 게이트 전극의 제조 방법을 나타내는 설명도이다. 본 실시예에서는 본 발명에 따른 박막 트랜지스터의 제조 방법을 이용하여, 2개의 박막 트랜지스터를 포함하는 멀티 채널형 박막 트랜지스터를 제조하는 방법을 나타낸다.
(반도체막 형성 공정)
도 20의 (a)는 기판(510) 위에 형성된 절연막(512) 위에, 반도체막(514)이 형성된 상태를 나타낸다. 절연막(512)은 유리 등의 절연 재료로 이루어지는 기판(510) 위에 형성된다. 본 실시예에서는 절연막(512)으로서 산화실리콘막을 형성한다. 산화실리콘막은 예를 들면, 플라즈마 화학 기상 퇴적법(PECVD법), 감압 화학 기상 퇴적법(LPCVD법), 스퍼터링법 등의 물리 기상 퇴적법, SOG(spin on glass)법 등에 의해 성막할 수 있다.
또한, 본 실시예에서는 반도체막(514)으로서 실리콘막을 형성한다. 실리콘막은 APCVD법, LPCVD법, PECVD법 등의 CVD법, 또는 스퍼터링법이나 증착법 등의 PVD법으로 형성한다. 실리콘막을 LPCVD법으로 형성하는 경우에는 기판 온도를 약400℃~700℃로 하여 모노실란(SiH4)이나 디실란(Si2H6) 등을 원료로 하여 실리콘을 퇴적한다. PECVD법에서는 모노실란(SiH4) 등을 원료로 하여 기판 온도가 100℃ 정 도 내지 500℃ 정도에서 실리콘을 퇴적 가능하다. 스퍼터링법을 사용할 때에는 기판 온도는 실온으로부터 400℃ 정도이다. 이와 같이, 퇴적한 실리콘막은 초기 상태는 비정질이나 혼정질, 미결정질, 또는 다결정질 등 다양한 상태가 있지만, 어떤 상태라도 좋다. 실리콘막의 막 두께는 반도체막 트랜지스터에 사용되는 경우에는 20nm 내지 100nm 정도가 적당하다. 퇴적된 반도체막은 열 에너지를 부여하여 결정화시킨다. 본 명세서에서, 「결정화」란 비정질의 반도체막의 결정화 뿐만 아니라, 다결정질이나 미결정질의 반도체막의 결정성을 개선하는 것도 포함하는 것으로 한다. 반도체막의 결정화는 레이저 조사에 의한 방법이나 고상 성장에 의한 방법을 사용할 수 있지만, 이들에 한정되지 않는다.
계속해서, 형성된 반도체막을 포토리소그래피법을 이용해서, 에칭에 의해 필요한 형상으로 패터닝하여, 실리콘막(514)을 얻는다.
(절연막 형성 공정)
도 20의 (b) 및 (c)를 사용하여 게이트 절연막(516)의 형성 공정을 설명한다. 게이트 절연막(516)은 반도체막(514) 및 절연막(512)을 덮도록 형성되고, 예를 들면 산화실리콘막으로 할 수 있다. 산화실리콘막은 예를 들면, 전자 사이클로트론 공명 PECVD법(ECR-PECVD법), PECVD법, 상압 화학 기상 퇴적법(APCVD법), 또는 저압 화학 기상 퇴적법(LPCVD법) 등의 성막법에 의해서 형성할 수 있으며. 이렇게 하여 형성된 게이트 절연막(516)은 도 20의 (b)에 나타낸 바와 같이, 반도체막(514)에 적층된 영역과 절연막(512)에 적층된 부분 사이에 단차가 발생하여, 평면이 평탄하지 않다. 이 위에 도전 재료를 포함하는 액적을 공급하면, 균일하게 습 윤 확산되지 않아 원하는 위치에 도전 재료를 석출시켜서 게이트 전극을 얻는 것은 불가능하다. 그 때문에 도 20의 (c)에 나타낸 바와 같이, 도전 재료를 포함하는 액적을 배치하기 전에, 게이트 절연막(516)을 평탄화한다. 평탄화는 화학적 기계적 연마(CMP)나, 에칭에 의해 행할 수 있다.
게이트 절연막은 스핀 코터를 사용하여, 액체의 SOG 재료나 Low-k 재료를 도포함으로써 형성할 수 있다. 액체 재료의 도포에 의한 경우에는 패턴이나 단차를 갖는 하지(下地)라도 표면을 평탄하게 형성할 수 있으므로, 절연막 형성 후에 평탄화를 행하지 않아도 된다.
(액적 배치 공정)
이어서, 도 20의 (d)에 나타낸 바와 같이, 절연막(516) 위에 도전 재료를 포함하는 액적(518)을 배치한다. 도전 재료로서는 예를 들면, 직경 수nm 정도의 Au, Ag, Cu 등의 금속 미립자를 사용할 수 있고, 예를 들면, Ag 콜로이드 잉크 등이 적합하다. 이들 금속 미립자는 테트라데칸 등의 유기 분산매에 분산되고, 액적으로서 공급하는 것이 가능하다.
액적(518)을 절연막(516) 위에 배치하는 방법으로서는 마이크로 피펫, 마이크로 디스펜서, 잉크젯법 등을 사용하는 방법을 들 수 있지만, 특히, 정확한 패터닝을 할 수 있는 잉크젯법이 적합하다. 잉크젯법은 후술하는 잉크젯식 토출 장치를 사용하여 행해진다.
도 21의 (a)에 액적 배치 공정의 평면도를 나타낸다. 도 21의 (a) 중의 XXD-XXD 선에서의 단면도가 도 20의 (d)이다. 도 21의 (a)에서는 반도체막(514)과 액적(518)의 위치 관계를 명확히 하기 위해서, 게이트 절연막(516)은 생략되어 있다.
본 실시예에서는 반도체막(514)을 사용해서 2개의 박막 트랜지스터가 형성되고, 이 2개의 박막 트랜지스터의 게이트 전극이 접속된 구성으로 하므로, 액적(518)의 가장자리부가 반도체막(514)을 2번 횡방향으로 통과하도록, 액적(518)을 배치한다. 보다 구체적으로는 액적(518)의 직경을 2개의 박막 트랜지스터의 게이트 전극이 형성되어야 할 위치 사이의 거리로 하면 된다. 또는 건조 과정에서의 액적의 수축을 예상하여, 이 거리보다도 약간 큰 직경을 갖는 액적으로 한다.
(도전 재료 석출 공정)
절연막(516) 위에 배치된 액적(518)에서는 상기 「피닝 현상」이 일어나고, 액적(518)의 외형을 따른 고리 형상의 도전성막(520)이 형성된다.
도 20의 (e)에 액적이 완전히 건조되고, 반도체 재료가 액적의 형상에 따라서 석출되어, 고리 형상의 도전성막(520)이 형성된 형상을 나타낸다. 또한, 도 21의 (b)에 도전 재료 석출 공정의 평면도를 나타낸다. 도 21의 (b) 중의 XXE-XXE 선에서의 단면도가 도 20의 (e)이다. 도전성막(520)은 폭 1㎛ 이하의 고리 형상이며, 반도체막(514)을 2번 횡방향으로 통과하도록 형성되어 있다.
또한, 액적(518)이 건조될 때, 액적 가장자리부에서의 도전 재료의 농도를 높이도록 제어할 수도 있다. 예를 들면, 절연 기판의 온도를 조절하거나, 일단 건조된 도전성 막 위에 다시 액적을 토출하거나 함으로써, 액적의 기화 상태나 점도를 제어하고, 액적 중에 대류를 발생시켜서 도전 재료를 효율적으로 가장자리부로 이동시키는 것이 가능해진다. 이렇게 함으로써, 도전성막(520)의 중앙부에 반도체 재료가 남지 않고, 반도체 재료를 폭이 좁은 고리 형상으로 석출시킬 수 있다. 또한, 도전 재료가 석출된 후, 얻어진 도전성 박막에 열처리를 행하여 금속 미립자를 응집시킬 수도 있고, 이에 따라 박막의 도전성을 향상시킬 수 있다.
(소스/드레인 영역 형성 공정)
이어서, 도 22의 (a)에 나타낸 바와 같이, 게이트 전극(520) 중 영역(520a) 및 영역(520b)을 마스크로 하여 도너 또는 억셉터가 되는 불순물 원소를 주입하는 소위 자기 정합 이온 주입을 행한다.
예를 들면, 불순물 원소로서 인(P)을 주입하고, 그 후에 XeCl 엑시머 레이저를 400mJ/㎠ 정도의 에너지 밀도로 조정해서 조사하여 불순물 원소를 활성화함으로써 N형 박막 트랜지스터를 형성한다. 또한, 레이저 조사 대신에 250℃~400℃ 정도의 열처리를 행함으로써 불순물 원소의 활성화를 행할 수도 있다.
영역(520a 및 520b)을 마스크로 한 불순물 원소의 주입에 의해서, 영역(514a, 514b 및 514c)이 형성된다. 영역(514a)은 게이트 전극(520a)을 포함하는 박막 트랜지스터의 드레인 영역으로서, 영역(514c)은 게이트 전극(520b)을 포함하는 박막 트랜지스터의 드레인 영역으로서 기능한다. 또한, 영역(514b)은 게이트 전극(520a)을 포함하는 박막 트랜지스터 및 게이트 전극(520b)을 포함하는 박막 트랜지스터의 소스 영역으로서 기능한다.
이어서, 도 22의 (b)에 나타낸 바와 같이, 게이트 절연막(516), 게이트 전극(520a 및 520b)의 상면에 절연막(517)을 형성한다. 예를 들면, PECVD법으로 약 500nm의 산화실리콘막을 형성할 수 있다. 이어서, 소스 영역(514b), 드레인 영역(514a 및 514c)에 이르는 컨택트홀을 절연막(516 및 517)에 형성하여, 컨택트홀 내 및 절연막(517) 위의 컨택트홀 가장자리부에 소스/드레인 전극(528)을 형성한다. 소스/드레인 전극(528)은 예를 들면, 스퍼터링법에 의해 알루미늄을 퇴적해서 형성하면 좋다. 또한, 게이트 전극(528)에 이르는 컨택트홀을 절연막(517)에 형성하여, 게이트 전극용의 단자 전극(도시 생략)을 형성한다.
이상과 같이 형성된 2개의 박막 트랜지스터는 각각의 게이트 전극(520a 및 520b)이 1개의 고리 형상의 도전성 박막(520)의 일부를 이루고 있다. 이러한 트랜지스터는 소스 영역 및 게이트 전극을 공유한 2개의 트랜지스터로서 기능한다.
본 실시예에서는 도전 재료를 포함하는 액적을 하나 배치하고, 그것을 건조시킨다고 하는 용이하며 저렴한 공정에 의해서, 이러한 2개의 트랜지스터를 제조할 수 있다. 본 방법으로 얻어지는 게이트 전극(520)은 그 폭을 1㎛ 미만으로 할 수 있으므로, 그 후 패터닝할 필요가 없다. 또한, 이 게이트 전극을 마스크로 하여 소스/드레인 영역을 형성함으로써, 게이트 길이가 서브 마이크론 오더인 반도체 소자를 얻을 수 있으므로, 게이트 용량이 작은 고성능의 박막 트랜지스터로 할 수 있다. 본 실시예의 방법에 의하면, 반도체 소자의 미소 가공화, 고밀도화도 용이하게 행할 수 있게 된다.
(액적 토출 장치)
상술한 각 액적은 잉크젯식 토출 장치로부터 액상체를 토출함으로써 형성한다. 잉크젯식 토출 장치 및 잉크젯 헤드의 구성은 제 1 실시예에서 도 3 및 도 4 를 사용하여 설명했으므로, 여기에서는 설명을 생략한다.
<제 10 실시예>
도 23의 (a) 및 도 23의 (b)에 본 발명의 제 10 실시예에 따른 반도체 장치를 나타낸다. 본 실시예에서는 본 발명에 따른 박막 트랜지스터의 제조 방법을 사용하여, 2련의 박막 트랜지스터를 제조한다. 2련의 박막 트랜지스터는 2개의 박막 트랜지스터가 직렬로 접속되어 있는 것을 의미한다. 도 23의 (a)에서의 XXIIIB-XXIIIB 선에서의 단면도가 도 23의 (b)이다.
본 실시예의 제조 방법에서, 반도체막 형성 공정, 절연막 형성 공정, 액적 배치 공정, 도전 재료 석출 공정은 상술한 제 1 실시예에 기재된 방법 또는, 그에 준하는 방법으로 행할 수 있으므로, 여기에서는 설명을 생략한다.
(게이트 전극의 분리 공정)
본 실시예에서는 피닝 현상에 의해, 절연막 위에 도전성 박막을 고리 형상으로 석출시킨 후, 그 일부를 제거하고, 2련의 박막 트랜지스터의 각각의 채널 영역에 대향하는 각 게이트 전극을 분리한다. 분리된 형상의 평면도가 도 23의 (a)이다. 2련의 박막 트랜지스터의 채널 영역(563a 및 563b)의 각각 대향하는 게이트 전극(566a 및 566b)은 도 23의 (a)에 나타낸 바와 같이, 서로 분리된 섬 형상이 된다.
박막의 제거 방법으로서는 염산이나 황산 등의 산성 용액을 공급하고, 불필요한 도전성 박막을 상기 산성 용액과 함께 제거하는 방법이나, 불산으로 산화실리콘막을 리프트 오프하는 방법, 에칭법 등을 사용할 수 있다. 박막을 제거하는 영 역은 서브 마이크론 오더가 아니므로, 에칭 방법도 비교적 저렴한 일반적인 방법을 사용할 수 있다.
(소스/드레인 영역 형성 공정)
이어서, 도 23의 (a)에 나타낸 바와 같이, 게이트 전극(566a) 및 영역(566b)을 마스크로 하여 도너 또는 억셉터가 되는 불순물 원소를 주입하는, 소위 자기 정합 이온 주입을 행한다.
예를 들면, 불순물 원소로서 인(P)을 주입하고, 그 후에 XeCl 엑시머 레이저를 400mJ/㎠ 정도의 에너지 밀도로 조정해서 조사하여 불순물 원소를 활성화함으로써 N형 박막 트랜지스터를 형성한다. 또한, 레이저 조사 대신에 250℃~400℃ 정도의 열처리를 행함으로써 불순물 원소의 활성화를 행할 수도 있다.
게이트 전극(566a 및 566b)을 마스크로 한 불순물 원소의 주입에 의해서, 영역(564a, 564b 및 564c)이 형성된다. 영역(564a)은 게이트 전극(566a)을 포함하는 박막 트랜지스터의 소스 영역으로서, 영역(564b)은 게이트 전극(566a)을 포함하는 박막 트랜지스터의 드레인 영역으로서 기능하는 동시에 게이트 전극(566b)을 포함하는 박막 트랜지스터의 소스 영역으로서, 또한 영역(564c)은 게이트 전극(566b)을 포함하는 박막 트랜지스터의 드레인 영역으로서 기능한다.
이어서, 도 23의 (b)에 나타낸 바와 같이, 게이트 절연막(516), 게이트 전극(566a 및 566b)의 상면에 절연막(517)을 형성한다. 예를 들면, PECVD법으로 약 500nm의 산화실리콘막을 형성하면 좋다. 계속해서, 영역(564a, 564b 및 564c)에 이르는 컨택트홀을 절연막(516 및 517)에 형성하여, 컨택트홀 내 및 절연막(517) 위의 컨택트홀 가장자리부에, 소스/드레인 전극(568)을 형성한다. 소스/드레인 영역(568)은 예를 들면, 스퍼터링법에 의해 알루미늄을 퇴적해서 형성하면 좋다. 또한, 게이트 전극(566a 및 566b)에 이르는 컨택트홀을 절연막(517)에 형성하여, 게이트 전극용의 단자 전극(도시 생략)을 형성한다.
본 실시예에 의하면, 도전 재료의 액적을 하나 배치하고, 그것을 건조시킨다고 하는 용이하며 저렴한 공정에 의해서, 2련의 박막 트랜지스터에 사용되는 2개의, 서로 분리된 섬 형상인 게이트 전극을 원하는 위치에 형성할 수 있다. 얻어지는 게이트 전극은 서브 마이크론 오더의 폭으로 할 수 있으므로, 그 후 패터닝할 필요도 없고, 반도체 장치의 게이트 용량을 작게 할 수도 있다. 2련의 박막 트랜지스터를 용이하게 형성할 수 있으므로, 반도체 소자의 미세가공화, 고밀도화도 용이하게 행할 수 있게 된다.
<제 11 실시예>
도 24에 본 발명의 제 11 실시예에 따른 반도체 장치를 나타내고, 도 25에 도 24에 나타내는 반도체 장치의 XXV-XXV 선에서 본 단면도를 나타낸다. 또한, 도 26에 본 실시예에 따른 반도체 장치의 등가 회로도를 나타낸다. 본 실시예에 따른 반도체 장치는 4개의 박막 트랜지스터(T1~T4)을 포함하여 구성되고, 각 박막 트랜지스터(T1~T4)의 소스 전극(672a, 672c, 672e) 및 드레인 전극(672b, 672d)은 각각 공통화되어 있다(도 24 및 도 26 참조). 한편, 각 박막 트랜지스터(T1~T4)를 형성하는 게이트 전극(674a~674d)은 도 24에 나타낸 바와 같이 가장자리부의 일부가 겹치도록 해서 형성된 2개의 고리 형상의 도전성 박막(이하, 고리 형상 도전성 박막 )(674)의 일부를 이루고 있다. 이러한 트랜지스터는 채널이 평행하게 접속된 멀티 채널 트랜지스터이며, 전체적으로 채널 폭이 큰 1개의 트랜지스터로서 기능한다. 상기 구성을 갖는 반도체 장치는 다음과 같이 하여 형성된다.
상술한 바와 같이, 우선 기판(670) 위에 형성된 절연막(671) 위에, CVD법, PVD법 등을 사용하여 반도체층이 되는 반도체막(675)을 형성한다(도 25 참조). 이 반도체층에는 나중에 복수의 채널 영역이 형성된다. 이렇게 형성된 반도체막(675) 및 절연막(671)을 덮도록, SOG막에 의해 표면이 평탄한 게이트 절연막(673)을 형성한다. 그리고, 이 게이트 절연막(673) 위에, 잉크젯식 토출 장치(도 4 참조)를 사용하여 도전 재료를 포함하는 액적을 차례로 적하하고, 복수의 고리 형상 도전성 박막(도전 패턴)(674)을 형성해 간다. 구체적으로는, 우선 도전 재료를 포함하는 제 1 액적의 가장자리부의 일부가 각 채널 영역(소스 영역과 드레인 영역의 사이에 끼워지는 영역)에 대향하도록 적하한다. 이렇게 적하한 액적은 가장자리부쪽이 중앙부보다 건조 속도가 빠르기 때문에, 액적 중앙부로부터 가장자리부를 향하는 흐름이 발생하여 도전 재료가 가장자리부로 운반된다. 이 결과, 제 1 액적의 외형에 따른 고리 형상 도전성 박막(674)(예를 들면, 도 24에 나타내는 좌측의 고리 형상 도전성 박막)이 형성된다.
제 1 액적에 대응하는 고리 형상 도전성 박막(674)이 형성되면, 이어서 고리 형상 도전성 박막(674)의 일부를 포함하도록(환언하면, 각 액적끼리의 각각의 일부가 겹치도록), 또한 가장자리부의 일부가 각 채널 영역에 대향하도록 제 2 액적을 적하한다. 이에 따라, 제 2 액적의 외형에 따른 고리 형상 도전성 박막(674)(예를 들면, 도 24에 나타내는 우측의 고리 형상 도전성 박막)이 형성된다. 이들 2개의 고리 형상의 도전성 박막(674)이 형성됨으로써 각 도전성 박막(674)의 일부를 이루는 게이트 전극(674a~674d)이 형성된다. 이와 같이, 도전 재료를 포함하는 액적을 소정량만 위치를 어긋나게 하여 복수 적하하고, 그것을 건조시킨다고 하는 용이하며 저렴한 공정에 의해서, 4련의 박막 트랜지스터에 사용되는 4개의 게이트 전극(674a~674d)을 원하는 위치에, 서브 마이크론 오더 폭으로 형성할 수 있다. 4개의 게이트 전극은 2개의 고리 형상 도전성 박막의 일부로서 형성되어 있기 때문에, 서로 전기적으로 접속된 구조로 되어 있다.
그 후에, 형성된 게이트 전극(674a~674d)을 마스크로 하여 도너 또는 억셉터가 되는 자기 정합 이온을 적당히 주입함으로써, 반도체층에 소스 영역(675a, 675c, 675e), 드레인 영역(675b, 675d) 및 각 소스 영역과 각 드레인 영역 사이에 끼워진 복수의 채널 영역을 형성한다(도 25 참조). 이상에서 설명한 공정을 거침으로써, 도 25에 나타낸 바와 같은 서브 마이크론 오더의 게이트 길이를 갖고, 서로 접속된 연속한 형상의 게이트 전극을 구비한, 4개의 박막 트랜지스터를 포함하는 멀티 채널형 반도체 장치를 얻을 수 있다. 또한, 본 실시예에서는 4개의 박막 트랜지스터로 설명했지만, 3개의 박막 트랜지스터나 5개 이상의 박막 트랜지스터라도 좋다. 이 경우, 배치하는 액적의 수를 늘리거나, 소스 영역 및 드레인 영역의 배치를 조정함으로써 그러한 박막 트랜지스터를 형성할 수 있다.
또한, 상기 설명에서는 4개의 박막 트랜지스터를 형성하기 위해 2개의 고리 형상 도전성 박막(674)을 형성하는 경우를 예시했지만, 이러한 고리 형상 도전성 박막(674)의 수는 형성해야 할 n(n≥2)련의 박막 트랜지스터의 수에 따라 적절히 변경 가능하다(도 27 참조). 또한, 각 고리 형상 도전성 박막(674)의 배치 간격이나 그 직경 등에 대해서는 형성해야 할 박막 트랜지스터의 설계 등에 따라 적절히 변경 가능하다.
<제 12 실시예>
도 28에 본 발명의 제 12 실시예에 따른 반도체 장치를 나타내고, 도 29에 본 실시예에 따른 반도체 장치의 등가 회로도를 나타낸다. 본 실시예에 따른 반도체 장치는 서로 섬 형상으로 분리된 게이트 전극을 갖는 박막 트랜지스터(T1~T4)를 직렬로 접속한 구조의 반도체 장치이다(도 29 참조). 이 각 박막 트랜지스터(T1~T4)를 형성하는 게이트 전극(674a~674d)은 상기 도 24에 나타내는 2개의 고리 형상 도전성 박막(674)의 일부를 제거함으로써 형성되어 있다. 각 게이트 전극 (674a~674d)의 형성 방법에 대해서 설명하면 우선, 제 3 실시예에서 설명한 바와 같이, 도전 재료를 포함하는 액적을 복수 적하하고, 2개의 고리 형상 도전성 박막(674)을 형성한다.
이어서, 이들 각 고리 형상 도전성 박막(674)으로부터 게이트 전극으로서 불필요한 부분의 박막(즉, 채널 영역에 대향하는 부분 이외의 박막)을 제거하여 게이트 전극(674a~674d)를 얻는다. 박막의 제거 방법으로서는 염산이나 황산 등의 산성 용액을 공급하여, 상기 산성 용액과 함께 불필요한 도전성 박막을 제거하는 방법이나, 불산으로 산화실리콘막을 리프트 오프하는 방법, 에칭법 등을 사용할 수 있다. 이러한 도전성 박막을 제거하는 영역은 서브 마이크론 오더가 아니기 때문 에, 에칭 방법도 비교적 저렴한 방법을 사용할 수 있다. 또한, 불필요한 도전성 박막을 제거한 후에는 필요에 따라서 게이트 전극 패드(676)를 형성하면 된다(도 28 참조).
또한, 본 실시예에서는 4련의 박막 트랜지스터로 설명했지만, 3련의 박막 트랜지스터나 5련 이상의 박막 트랜지스터라도 좋다. 이 경우, 배치하는 액적의 수를 늘리거나, 소스 영역 및 드레인 영역의 배치를 조정함으로써 그러한 박막 트랜지스터를 형성할 수 있다.
<제 13 실시예>
도 30에 본 발명의 제 13 실시예에 따른 반도체 장치를 나타낸다. 본 실시예에 따른 반도체 장치는 상기 도 28에 나타내는 반도체 장치와 동일한 회로 구성을 갖고 있으며, 게이트 전극의 형성 방법이 상기 반도체 장치와 다를 뿐이다. 이하, 본 실시예에 따른 게이트 전극의 형성 방법에 대해서 설명한다.
도 31은 본 실시예에 따른 게이트 전극의 형성 방법을 설명하기 위한 도면이다.
우선, 도 31의 (a)에 나타낸 바와 같이, 도전 재료를 포함하는 제 1 액적을 적하하고, 건조 등을 시킴으로써, 제 1 액적의 외형에 따른 고리 형상 도전성 박막(674)을 형성한다. 이어서, 이 고리 형상 도전성 박막(674)의 일부를 포함하도록 제 2 액적을 적하한다(도 31의 (b) 참조). 이 때, 제 2 액적의 분산매, 건조 속도, 제 2 액적에 포함되는 도전 재료의 입경, 접촉각, 농도, 제 1 액적을 적하한 후 제 2 액적을 적하할 때까지의 시간 간격 등을 제어함으로써, 제 2 액적에 포함 되는 고리 형상 도전성 박막(674)(즉, 제 1 액적에 의해서 형성되는 고리 형상 도전성 박막)의 일부를 재분산, 또는 재용해시킨다. 이와 같이, 제 2 액적에 포함되는 고리 형상 도전성 박막(674)을 재분산, 또는 재용해시킨 후에, 제 2 액적을 건조시킴으로써, 도 31의 (c)에 나타낸 바와 같은 제 2 액적의 외형에 따른 고리 형상 도전성 박막(674)을 형성한다.
이상에서 설명한 일련의 공정을 게이트 전극의 수에 따라서 반복 실행한 후, 각 감정(勘定) 도전성 박막(674)으로부터 게이트 전극으로서 불필요한 부분의 박막을 제거하고(제 10 실시예 참조), 도 30에 나타낸 바와 같은 게이트 전극(674a~674d)을 얻는다. 그것을 건조시킨다고 하는 용이하며 저렴한 공정에 의해서, 서브 마이크론 오더 폭을 갖는 박막 트랜지스터의 게이트 전극을 복수 형성할 수 있다. 또한, 본실시예에서는 제 10 실시예와 마찬가지로 도전성 박막을 부분적으로 제거하고, 각 게이트 전극(674a~674d)을 독립시켰지만, 도전성 박막을 제거하지 않고, 각 게이트 전극을 접속시켜도 좋다(제 11 실시예 참조).
<제 14 실시예>
도 32에 본 발명의 제 14 실시예에 따른 반도체 장치의 구성을 나타낸다. 본 실시예에 따른 반도체 장치는 상기 도 30에 나타내는 반도체 장치와 동일한 회로 구성을 갖고 있으며, 게이트 전극의 형상 등이 다를뿐이다. 구체적으로는 도 32에 나타내는 게이트 전극(674a~674d)은 대략 원호 형상으로 되어 있는 것에 대하여, 도 32에 나타내는 게이트 전극(674a~674d)은 대략 직선 형상으로 되어 있다. 이하, 이러한 직선 형상의 게이트 전극의 형성 방법에 대해서 설명한다.
도 33은 본 실시예에 따른 게이트 전극의 형성 방법을 설명하기 위한 도면이다.
본 실시예에서는 대략 직선 형상의 게이트 전극을 얻기 위해서, 도전 재료를 포함하는 액적의 건조 시간보다도 짧은 시간 간격으로, 연속적으로 상기 액적을 적하해 간다(도 33의 (a) 참조). 구체적으로는 먼저 적하한 액적(예를 들면, 도 33의 (a)에 파선으로 나타내는 가장 위의 액적)이 건조해서 상기 액적의 가장자리부에 고리 형상 도전성 박막이 형성되기 전에, 먼저 적하한 액적의 일부와 겹치도록 다음 액적(예를 들면, 도 33의 (a)에 파선으로 나타내는 한가운데의 액적)을 적하한다. 적하된 각 액적은 습윤 확산됨으로써 융합되고, 최종적으로는 도 33의 (a)에 나타낸 바와 같은 각 액적의 단부에서 연속된 2개 페어(pair)의 대략 직선 형상의 도전성 박막(이하, 직선 형상 도전성 박막)을 얻는다.
이와 같이, 2개 페어의 직선 형상 도전성 박막(674)(도 33의 (a)에 나타내는 게이트 전극(674a, 674c)에 대응)을 형성하면, 새로운 2개 페어의 직선 형상 도전성 박막(674)을 형성하기 위해, 상기와 마찬가지로 복수의 액적을 적하해 간다. 단, 본 실시예에서는 각 게이트 전극의 배치 간격(w1)(도 33의 (c) 참조)을 2개 페어의 직선 형상 도전성 박막(674)의 간격(w2)(도 33의 (c) 참조)보다도 좁게 설정하고 있기 때문에, 이미 형성된 직선 형상 도전성 박막(674)의 일부를 포함하도록, 연속적으로 액적을 적하해 간다(도 33의 (b) 참조).
이 결과, 도 33의 (c)에 나타낸 바와 같이, 2중으로 형성된 2개 페어의 직선 형상 도전성 박막(674)으로 이루어지는 게이트 전극(674a~674d)이 얻어진다. 이상 에서 설명한 방법에 의해서도, 도전 재료를 포함하는 액적을 복수 적하하고, 그것을 건조시킨다고 하는 용이하며 저렴한 공정에 의해서, 서브 마이크론 오더 폭을 갖는 박막 트랜지스터의 게이트 전극을 복수 형성할 수 있다. 또한, 본 실시예에서는 각 게이트 전극의 배치 간격(w1)을, 2개 페어의 직선 형상 도전성 박막(674)의 간격(w2)보다도 좁게 설정하고 있지만, 각 게이트 전극 배치 간격(w1)을 2개 페어의 직선 형상 도전성 박막(674)의 간격(w2)보다도 넓게 설정해도 좋은 것은 물론이다.
또한, 상기 각 실시예에서는 반도체 영역은 1개의 연속한 영역으로서 나타내고 있지만, 복수의 각 트랜지스터에 대응하여, 각각 영역을 형성하도록 해도 좋다. 그 경우는 각 트랜지스터의 소스 및 드레인 영역이 독립적으로 이루어지기 때문에, 회로를 구성하는 경우에는 보다 많은 베리에이션(variation)을 가질 수 있다. 또한, 각 실시예에서 소스 및 드레인 영역의 배치는 채널 영역을 사이에 끼운 상태에서 반대이어도 좋다.
<제 15 실시예>
본 발명의 제 15 실시예는 본 발명의 박막 트랜지스터의 제조 방법에 의해서 제조되는 반도체 장치 등을 구비한 전기 광학 장치에 관한 것이다. 전기 광학 장치의 일례로서, 유기 EL(일렉트로루미네선스) 표시 장치를 든다.
도 34는 제 4 실시예에서의 전기 광학 장치(100)의 구성을 설명하는 도면이다. 본 실시예의 전기 광학 장치(표시 장치)(100)는 기판 위에 박막 트랜지스터(T1~T4)를 포함하는 화소 구동 회로를 매트릭스 형상으로 배치해서 이루어지는 회 로 기판(액티브 매트릭스 기판)과, 화소 구동 회로에 의해 구동되어서 발광하는 발광층과, 각 박막 트랜지스터(T1~T4)를 포함해서 이루어지는 화소 구동 회로에 구동 신호를 공급하는 드라이버(101 및 102)를 포함해서 구성되어 있다. 드라이버(101)는 주사선(Vsel) 및 발광 제어선(Vgp)을 통해서 각 화소 영역에 구동 신호를 공급한다. 드라이버(102)는 데이터선(Idata) 및 전원선(Vdd)을 통해서 각 화소 영역에 구동 신호를 공급한다. 주사선(Vsel)과 데이터선(Idata)을 제어함으로써, 각 화소 영역에 대한 전류 프로그램이 행해지고, 발광부(OELD)에 의한 발광이 제어 가능하게 되어 있다. 화소 구동 회로를 구성하는 각 박막 트랜지스터(T1~T4) 및 드라이버(101, 102)는 상술한 제 1 또는 제 2 실시예의 제조 방법을 적용해서 형성된다.
또한, 전기 광학 장치의 일례로서 유기 EL 표시 장치에 대해서 설명했지만, 이것 이외에도 액정 표시 장치 등 각종 전기 광학 장치에 대해서도 마찬가지로 하여 제조하는 것이 가능하다.
이어서, 본 발명에 따른 전기 광학 장치(100)를 적용해서 구성되는 다양한 전자 기기에 대해서 설명한다. 도 35는 전기 광학 장치(100)를 적용 가능한 전자 기기의 예를 나타내는 도면이다. 도 35의 (a)는 휴대 전화에의 적용예이며, 상기 휴대 전화(230)는 안테나부(231), 음성 출력부(232), 음성 입력부(233), 조작부(234) 및 본 발명의 전기 광학 장치(100)를 구비하고 있다. 이와 같이, 본 발명에 따른 전기 광학 장치는 표시부로서 이용 가능하다. 도 35의 (b)는 비디오 카메라에의 적용예이며, 상기 비디오 카메라(240)는 수상부(241), 조작부(242), 음성 입력부(243) 및 본 발명의 전기 광학 장치(100)를 구비하고 있다. 이와 같이, 본 발 명에 따른 전기 광학 장치는 파인더나 표시부로서 이용 가능하다. 도 35의 (c)는 휴대형 퍼스널 컴퓨터(소위 PDA)에의 적용예이며, 상기 컴퓨터(250)는 카메라부(251), 조작부(252) 및 본 발명에 따른 전기 광학 장치(100)를 구비하고 있다. 이와 같이, 본 발명에 따른 전기 광학 장치는 표시부로서 이용 가능하다.
도 35의 (d)는 헤드마운트 디스플레이에의 적용예이며, 상기 헤드마운트 디스플레이(260)는 밴드(261), 광학계 수납부(262) 및 본 발명에 따른 전기 광학 장치(100)를 구비하고 있다. 이와 같이, 본 발명에 따른 전기 광학 장치는 화상 표시원으로서 이용 가능하다. 또한, 본 발명에 따른 전기 광학 장치(100)는 상술한 예에 한정되지 않고 유기 EL 표시 장치나 액정 표시 장치 등의 표시 장치를 적용 가능한 모든 전자 기기에 적용 가능하다. 예를 들면, 이들 이외에, 표시 기능 부착 팩시밀리 장치, 디지털 카메라의 파인더, 휴대형 TV, 전자수첩, 전광 게시반, 선전 공고용 디스플레이 등에도 활용할 수 있다.
도 36의 (a)는 텔레비젼에의 적용예이며, 상기 텔레비젼(300)은 본 발명에 따른 전기 광학 장치(100)를 구비하고 있다. 또한, 퍼스널 컴퓨터 등에 사용되는 모니터 장치에 대해서도 마찬가지로 본 발명에 따른 전기 광학 장치를 적용할 수 있다. 도 36의 (b)는 롤 업(roll up)식 텔레비젼에의 적용예이며, 상기 롤 업식 텔레비젼(310)은 본 발명에 따른 전기 광학 장치(100)를 구비하고 있다.
상술한 각 실시예에 따른 제조 방법은 전기 광학 장치의 제조 이외에도 다양한 디바이스의 제조에 적용하는 것이 가능하다. 예를 들면, FeRAM(ferroelectric RAM), SRAM, DRAM, NOR형 RAM, NAND형 RAM, 부유 게이트형 불휘발 메모리, 마그네 틱 RAM(MRAM) 등 각종 메모리의 제조가 가능하다. 또한, 마이크로파를 사용한 비접촉형의 통신 시스템에서, 미소한 회로 칩(IC칩)을 탑재한 저렴한 태그(tag)를 제조하는 경우에도 적용이 가능하다.
또한, 본 발명은 상술한 각 실시예의 내용에 한정되지 않으며, 본 발명의 요지의 범위 내에서 다양한 변형, 변경 실시가 가능하다. 예를 들면, 상술한 실시예에서는 반도체막의 일례로서 실리콘막을 채용해서 설명하고 있었지만, 반도체막은 이것에 한정되는 것이 아니다. 또한, 상술한 실시예에서는 본 발명에 따른 반도체막을 이용하여 형성되는 반도체 소자의 일례로서 박막 트랜지스터를 채용해서 설명하고 있었지만, 반도체 소자는 이것에 한정되는 것이 아니며, 다른 소자(예를 들면, 박막 다이오드 등)를 형성할 수도 있다. 또한, 본 발명의 박막 트랜지스터는 화소 트랜지스터로서 사용하는 것 이외에, 집적 회로의 트랜지스터로서 사용할 수도 있다.
본 발명의 박막 트랜지스터의 제조 방법에 의하면, 간단하고 저렴한 공정에 의해서, 박막 트랜지스터에 사용되는 반도체막 또는 게이트 전극을 서브 마이크론 오더의 정밀도로 형성할 수 있으며, 서브 마이크론 오더의 정밀도로 복수의 박막 트랜지스터에 대응한 게이트 전극을 복수 형성할 수 있다.

Claims (26)

  1. 반도체막과, 상기 반도체막에 설치된 채널 영역과, 상기 채널 영역을 사이에 끼워서 설치된 소스 영역 및 드레인 영역과, 상기 채널 영역에 게이트 절연막을 통해서 대향하는 게이트 전극을 구비한 박막 트랜지스터의 제조 방법으로서,
    기판 위에 반도체 재료를 포함하는 액적(液滴)을 배치하는 공정과,
    상기 액적을 건조시켜서 상기 액적의 가장자리부에 상기 반도체 재료를 석출(析出)시킴으로써 상기 반도체막을 형성하는 공정을 포함하는 박막 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 액적을 배치하는 공정에서는 2개 이상의 상기 액적을 배치하고,
    상기 반도체막을 형성하는 공정에서, 상기 2개 이상의 액적이 융합했을 때에 얻어지는 액적 형상에서 가장자리부에 상기 반도체 재료를 석출시키는 박막 트랜지스터의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 액적을 배치하는 공정 후에, 상기 액적 중에서의 액적 가장자리부의 상기 반도체 재료의 농도를 높이는 공정을 더 포함하는 박막 트랜지스터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 반도체막을 형성하는 공정 후에, 상기 반도체막을 분할하도록 상기 반도체막의 일부를 제거하는 공정과,
    상기 분할된 반도체막 각각에 대응하도록 상기 게이트 전극을 형성하는 공정을 더 포함하는 박막 트랜지스터의 제조 방법.
  5. 제 1 항에 있어서,
    상기 반도체막을 형성하는 공정에서는 상기 박막에 열 또는 광(光) 에너지를 공급하는 박막 트랜지스터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 반도체막을 형성하는 공정 후에, 상기 반도체막에 불순물을 주입함으로써 상기 소스 영역 및 상기 드레인 영역을 형성하는 공정을 더 구비하는 박막 트랜지스터의 제조 방법.
  7. 반도체막에 설치된 채널 영역과, 상기 채널 영역에 대응하는 소스 영역 및 드레인 영역과, 상기 채널 영역에 게이트 절연막을 통해서 대향하는 게이트 전극을 구비한 박막 트랜지스터의 제조 방법으로서,
    도전성 재료를 포함하는 액적의 가장자리부가 상기 채널 영역에 대향하도록 상기 액적을 배치하는 액적 배치 공정과,
    상기 액적을 건조시켜서 상기 액적의 가장자리부에 상기 도전성 재료를 석출시킴으로써 상기 게이트 전극을 형성하는 석출 공정을 포함하는 박막 트랜지스터의 제조 방법.
  8. 제 7 항에 있어서,
    상기 액적 배치 공정에서는 상기 게이트 절연막의 표면의 흡습성(wettability)을 제어함으로써, 상기 액적의 가장자리부가 상기 채널 영역에 대향하도록 배치하는 박막 트랜지스터의 제조 방법.
  9. 제 7 항에 있어서,
    상기 석출 공정에서는 상기 액적의 중앙부에 석출한 상기 도전성 재료를 제거하는 공정을 포함하는 박막 트랜지스터의 제조 방법.
  10. 제 7 항에 있어서,
    상기 채널 영역은 1개의 상기 박막 트랜지스터의 상기 반도체막에 복수 설치되어 있으며,
    상기 액적 배치 공정에서는 상기 복수의 채널 영역에 상기 액적의 가장자리부가 대향(對向)하도록 하나 또는 복수의 액적을 배치하고,
    상기 석출 공정에서는 상기 복수의 채널 영역에 각각 대향하는 복수의 게이 트 전극을 형성하는 박막 트랜지스터의 제조 방법.
  11. 제 10 항에 있어서,
    상기 석출 공정에서는 상기 액적의 가장자리부에 석출한 고리 형상의 상기 도전성 재료의 일부를 제거하는 제거 공정을 구비하고,
    상기 제거 공정에서는 상기 복수의 채널 영역에 각각 대향하는 복수의 게이트 전극이 형성되도록 상기 고리 형상의 도전성 재료를 분단하는 박막 트랜지스터의 제조 방법.
  12. 제 7 항에 있어서,
    상기 액적 배치 공정에서는 2개 이상의 액적을 배치하고,
    상기 석출 공정에서, 상기 2개 이상의 액적이 융합했을 때에 얻어지는 액적 형상에서 가장자리부에 상기 도전성 재료를 석출시키는 박막 트랜지스터의 제조 방법.
  13. 제 7 항에 있어서,
    상기 액적 배치 공정 후에, 상기 액적 중의 액적 가장자리부에서의 상기 도전성 재료의 농도를 높이는 공정을 포함하는 박막 트랜지스터의 제조 방법.
  14. 채널 영역을 구비한 반도체막과, 상기 채널 영역을 사이에 끼워서 대향하는 소스 영역 및 드레인 영역과, 상기 채널 영역에 게이트 절연막을 통해서 대향하는 게이트 전극을 구비한 박막 트랜지스터를 2개 이상 제조하는 방법으로서,
    도전 재료를 포함하는 액적을 상기 액적의 가장자리부의 일부가 1개 이상의 상기 채널 영역에 대향하도록 배치하는 액적 배치 공정과,
    상기 액적의 가장자리부에 상기 도전 재료를 석출시킴으로써 상기 게이트 전극을 형성하는 석출 공정을 구비하고,
    형성된 상기 게이트 전극 각각이 적어도 1개의 다른 게이트 전극과 접속되어 있는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  15. 제 14 항에 있어서,
    상기 액적 배치 공정에서, 상기 액적을 2개 이상 배치하고, 각 액적의 가장자리부의 일부가 1개 이상의 상기 채널 영역에 대향하도록, 또한 각 액적의 가장자리부의 일부가 적어도 1개의 다른 액적의 가장자리부와 겹치도록 배치하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  16. 채널 영역을 구비한 반도체막과, 상기 채널 영역을 사이에 끼워서 대향하는 소스 영역 및 드레인 영역과, 상기 채널 영역에 게이트 절연막을 통해서 대향하는 게이트 전극을 구비한 박막 트랜지스터를 2개 이상 제조하는 방법으로서,
    도전 재료를 포함하는 액적을 각 액적의 가장자리부의 일부가 1개 이상의 상기 채널 영역에 대향하도록 배치하는 액적 배치 공정과,
    상기 액적의 가장자리부에 상기 도전 재료를 석출시킴으로써 상기 게이트 전극을 형성하는 석출 공정과,
    상기 채널 영역 각각에 대향하는 각 게이트 전극을 다른 채널 영역에 대향하는 게이트 전극으로부터 분리된 섬 형상으로 형성하는 분리 공정을 포함하는 박막 트랜지스터의 제조 방법.
  17. 제 16 항에 있어서,
    상기 분리 공정은 상기 게이트 전극의 일부를 제거하는 공정을 포함하는 박막 트랜지스터의 제조 방법.
  18. 제 16 항에 있어서,
    상기 박막 트랜지스터 각각이 상기 분리된 게이트 전극 각각에 대하여, 1조(組)의 소스 영역 및 드레인 영역을 갖는 박막 트랜지스터의 제조 방법.
  19. 제 14 항 또는 제 16 항에 있어서,
    상기 액적 배치 공정에서, 앞서 배치한 액적의 가장자리부에 석출한 도전 재료의 일부에 겹치도록 다음 액적을 배치하고, 상기 도전 재료의 일부를 재분산시키는 박막 트랜지스터의 제조 방법.
  20. 제 14 항 또는 제 16 항에 있어서,
    상기 액적 배치 공정에서, 2개 이상의 상기 액적을 배치하고,
    상기 석출 공정에서는 상기 2개 이상의 액적이 융합했을 때에 얻어지는 액적 형상에서 가장자리부에 상기 도전 재료를 석출시키는 박막 트랜지스터의 제조 방법.
  21. 제 14 항 또는 제 16 항에 있어서,
    1개의 상기 박막 트랜지스터의 상기 반도체막은 다른 상기 박막 트랜지스터의 상기 반도체막으로부터 분리된 섬 형상으로 형성되어 있는 박막 트랜지스터의 제조 방법.
  22. 제 7 항 또는 제 14 항에 있어서,
    상기 액적 배치 공정에 앞서, 상기 각각의 채널 영역 위에 표면이 평탄한 상기 게이트 절연막을 형성하는 공정을 더 포함하고, 상기 액적 배치 공정에서는 상기 게이트 절연막 위에 액적을 배치하는 박막 트랜지스터의 제조 방법.
  23. 제 1 항, 제 7 항, 제 14 항 및 제 16 항 중 어느 한 항에 기재된 제조 방법에 의해서 제조되는 박막 트랜지스터를 구비하는 전자 회로.
  24. 제 1 항, 제 7 항, 제 14 항 및 제 16 항 중 어느 한 항에 기재된 제조 방법에 의해서 제조되는 박막 트랜지스터를 구비하는 전기 광학 장치.
  25. 제 1 항, 제 7 항, 제 14 항 및 제 16 항 중 어느 한 항에 기재된 제조 방법에 의해서 제조되는 박막 트랜지스터를 구비하는 전자 기기.
  26. 기판 위에 형성한 반도체막을 사용하여 반도체 소자를 형성하는 반도체 장치의 제조 방법으로서,
    상기 기판 위에 반도체 재료를 포함하는 액적을 배치하는 공정과,
    상기 액적을 건조시켜서 상기 액적의 가장자리부에 상기 반도체 재료를 석출시킴으로써 상기 반도체막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
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