KR100702785B1 - Method of manufacturing a transistor in a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 트랜지스터를 이루는 구성 요소인 게이트 전극, 게이트 산화막 및 소오스/드레인을 반도체 기판의 내부에 형성함으로써, 게이트 전극에 의한 단차가 발생하기 않고 게이트 전극을 제외한 액티브 영역을 콘택 플러그 영역으로 사용하므로 최대한의 면적을 확보할 수 있으며, 평탄화를 위한 공정를 줄일 수 있고 콘택 플러그 형성시 보이드 형성 문제를 해결할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor of a semiconductor device, wherein a gate electrode, a gate oxide film, and a source / drain, which constitute components of a transistor, are formed inside a semiconductor substrate, thereby eliminating a step caused by the gate electrode and excluding the gate electrode. It is an object of the present invention to provide a method of manufacturing a transistor of a semiconductor device that can secure a maximum area, reduce a process for planarization, and solve a void formation problem when forming a contact plug because the active region is used as a contact plug region.

트랜치형 게이트 전극, 트랜치. 이온 주입 공정Trench gate electrode, trench. Ion implantation process

Description

반도체 소자의 트랜지스터 제조 방법{Method of manufacturing a transistor in a semiconductor device} Method of manufacturing a transistor in a semiconductor device             

도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
1A to 1G are cross-sectional views of devices sequentially shown in order to explain a transistor manufacturing method of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

1 : 반도체 기판 1a : 트랜치1: semiconductor substrate 1a: trench

2 : 필드 산화막 3 : 게이트 스페이서2: field oxide film 3: gate spacer

4 : 게이트 산화막 5 : 게이트 전극4 gate oxide film 5 gate electrode

6 : 하드 마스크 7 : 소오스/드레인 6: hard mask 7: source / drain

8 : 층간 절연막
8: interlayer insulating film

본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 반도체 기판 내부에 트랜지스터를 형성하는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor manufacturing method of a semiconductor device, and more particularly, to a transistor manufacturing method of a semiconductor device for forming a transistor inside a semiconductor substrate.

종래의 기술은 반도체 기판에 게이트 전극 물질을 증착한 후 마스크 및 식각 공정을 거쳐서 게이트 패턴을 형성하고, 다시 게이트 스페이서(P1 Spacer)를 형성해서 게이트를 형성하게 된다. In the related art, after the gate electrode material is deposited on a semiconductor substrate, a gate pattern is formed through a mask and an etching process, and a gate spacer P1 is formed again to form a gate.

그리고, 다시 게이트 위로 전극간 절연용 산화막(Inter Poly Oxide; IPO)을 두텁게 증착하여, 평탄화 공정을 거친 후 마스크 및 식각 공정을 실시하여 비트 라인 콘택 플러그와 스토리지 노드 콘택 플러그를 형성해서 폴리실리콘을 증착 및 CMP 공정을 통해 비트 라인 콘택 플러그와 스토리지 노드 콘택 플러그를 형성하게 된다.In addition, a thick interlayer oxide oxide (IPO) is deposited on the gate, and after the planarization process, a mask and an etching process are performed to form a bit line contact plug and a storage node contact plug to deposit polysilicon. And a bit line contact plug and a storage node contact plug through the CMP process.

이러한 종래의 기술은 실리콘 웨이퍼 표면에서 윗 부분으로 쌓아가는 형태이기 때문에 실제적으로 게이트 전극의 높이 만큼 전체적인 반도채 소자의 높이가 높아지는 문제가 발생하게 된다. 또한, 게이트를 먼저 형성해 주고, 이후에 비트 라인 콘택 플러그와 스토리지 노드 콘택 플러그를 형성함에 따라서 식각공정시 게이트 전극과 그러한 플러그들이 숏트(Short)가 발생하게 될 확률이 높아지게 되는 문제점이 있다. Since the conventional technology is stacked on the silicon wafer surface, the height of the overall semiconductor device increases as much as the height of the gate electrode. In addition, since the gate is formed first and the bit line contact plug and the storage node contact plug are formed later, there is a problem in that the probability of shorting of the gate electrode and such plugs during the etching process increases.

또한, 반도체 소자가 집적화 됨에 따라서, 게이트 전극과 게이트 전극 사이에 전극간 절연용 산화막(IPO)이 제대로 채워지지 않고 빈 공간이 생기게 되는데, 이러한 빈 공간(Void)으로 인하여 후속 비트 라인 콘택 플러그와 스토리지 노드 콘 택 플러그를 형성하는 과정에서 플러그간의 숏트가 발생하는 문제점도 있다. In addition, as the semiconductor device is integrated, an inter-electrode insulating oxide film (IPO) is not properly filled between the gate electrode and the gate electrode, and an empty space is formed. This void causes subsequent bit line contact plugs and storage. In the process of forming the node contact plug, there is a problem in that shorting occurs between the plugs.

마찬가지로, 반도체 소자가 집적화 됨에 따라서, 게이트 전극의 크기도 작아지게되는데 종래의 기술로는 작은 크기의 게이트 전극을 형성하는데 한계가 있게되고, 비트 라인 콘택 플러그와 스토리지 노드 콘택 플러그가 웨이퍼 표면에 닿는 면적을 최대로 확보하는데도 문제가 있다.
Similarly, as semiconductor devices are integrated, the gate electrode is also reduced in size. However, in the related art, there is a limitation in forming a small gate electrode, and the area where the bit line contact plug and the storage node contact plug come into contact with the wafer surface. There is also a problem in securing maximum.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 실리콘 웨이퍼의 게이트 형성 영역을 식각한 후 식각된 부분에 게이트 전극을 형성하여 트랜치형 게이트를 형성함으로써, 게이트 전극에 의한 단차가 발생하기 않고 게이트 전극을 제외한 액티브 영역을 콘택 플러그 영역으로 사용하므로 최대한의 면적을 확보할 수 있으며, 평탄화를 위한 공정를 줄일 수 있고 콘택 플러그 형성시 보이드 형성 문제를 해결할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
Accordingly, in order to solve the above problems, the present invention forms a trench type by etching a gate forming region of a silicon wafer and then forming a gate electrode in the etched portion, thereby eliminating a step difference caused by the gate electrode. The purpose of the present invention is to provide a method of manufacturing a transistor of a semiconductor device that can secure the maximum area, reduce the process for planarization, and solve the void formation problem when forming a contact plug, since the active region is used as a contact plug region. .

본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 필드 산화막이 형성된 반도체 기판의 소정 영역을 제 1 깊이까지 식각하여 트랜치를 형성하는 단계, 트랜치의 측벽에 게이트 스페이서를 형성하는 단계, 트랜치의 측벽 및 저면에 게이트 산화막을 형성하는 단계, 트랜치의 나머지 부분을 폴리실리콘층으로 매립하여 게이트 전극을 형성하는 단계, 게이트 전극을 포함한 트랜치 상부에 하드 마스크를 형성하는 단계 및 하드 마스크를 이온 주입 마스크로 하는 이온 주입 공정으로 반도체 기판의 제 2 깊이에 불순물 영역층을 형성하여 소오스 및 드레인을 형성하는 단계로 이루어진다. In the method of manufacturing a transistor of a semiconductor device according to the present invention, a trench is formed by etching a predetermined region of a semiconductor substrate on which a field oxide film is formed to a first depth, forming a gate spacer on sidewalls of a trench, and forming sidewalls and bottom surfaces of the trenches. Forming a gate oxide film, embedding the remaining portion of the trench with a polysilicon layer to form a gate electrode, forming a hard mask over the trench including the gate electrode, and an ion implantation process using the hard mask as an ion implantation mask As a result, an impurity region layer is formed at a second depth of the semiconductor substrate to form a source and a drain.

필드 산화막은 반도체 기판 내부로 형성되는 일반적인 필드 산화막의 깊이보다 게이트 전극의 깊이만큼 더 깊이 형성되도록 한다. 트랜치는 게이트 전극의 두께를 고려하여 제 1 깊이를 설정하며, 폭은 게이트 전극의 채널 길이, 게이트 스페이서의 두께 및 터널 산화막의 두께를 고려하여 설정한다. 이온 주입 공정의 이온 주입 에너지는 소오스 및 드레인이 반도체 기판 내부의 제 2 깊이에 형성되도록 조절한다. 트랜치를 형성하기 위한 마스크 공정에서 형성하는 제 1 포토레지스트 패턴은 하드 마스크를 형성하기 위한 마스크 공정에서 형성하는 제 2 포토레지스트 패턴과 서로 반대 타입이 되도록 포지티브/네거티브 타입이거나 네거티브/포지티브 타입으로 한다. 반도체 기판에서 게이트 전극 및 필드 산화막을 제외한 나머지 액티브 영역은 콘택 플러그 형성 영역으로 사용한다.
The field oxide film is formed deeper by the depth of the gate electrode than the depth of the general field oxide film formed into the semiconductor substrate. The trench is set in consideration of the thickness of the gate electrode, and the width is set in consideration of the channel length of the gate electrode, the thickness of the gate spacer, and the thickness of the tunnel oxide film. The ion implantation energy of the ion implantation process is adjusted so that the source and drain are formed at a second depth inside the semiconductor substrate. The first photoresist pattern formed in the mask process for forming the trench is a positive / negative type or a negative / positive type so as to be opposite types to the second photoresist pattern formed in the mask process for forming the hard mask. The active region of the semiconductor substrate except for the gate electrode and the field oxide film is used as the contact plug formation region.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail.

도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다. 1A to 1G are cross-sectional views of devices sequentially illustrated to explain a method of manufacturing a transistor of a semiconductor device according to the present invention.

도 1a를 참조하면, 반도체 기판(1)에 소자 분리 영역으로 필드 산화막(2)을 형성한 후 노광 및 식각 공정으로 포토레지스트 패턴(도시하지 않음)을 형성하고, 이를 식각 마스크로 하는 식각 공정으로 식각 반도체 기판(1)의 소정 영역을 식각하여 트랜치(1a)를 형성한다.Referring to FIG. 1A, after forming a field oxide film 2 as a device isolation region on a semiconductor substrate 1, a photoresist pattern (not shown) is formed by an exposure and etching process, and the etching process is performed as an etching mask. The trench 1a is formed by etching a predetermined region of the etch semiconductor substrate 1.

필드 산화막(2)은 후속 공정에서 게이트 전극 및 소오스/드레인이 반도체 기판(1) 내부에 형성되는 점을 감안하여 반도체 기판(1) 내부로 더 깊게 형성한다. 또한, 트랜치(1a)에는 후속 공정에서 게이트 스페이서, 게이트 산화막 및 게이트 전극이 형성되므로, 이를 감안하여 트랜치(1a)의 깊이와 폭을 조절해 형성한다. The field oxide film 2 is formed deeper into the semiconductor substrate 1 in consideration of the fact that the gate electrode and the source / drain are formed inside the semiconductor substrate 1 in a subsequent process. In addition, since the gate spacer, the gate oxide layer, and the gate electrode are formed in the trench 1a in a subsequent process, the trench 1a is formed by adjusting the depth and width of the trench 1a.

도 1b를 참조하면, 전체 상부에 질화막 또는 산화막과 같은 절연 물질을 형성한 후 전면 식각을 실시하여 트랜치(1a)의 측벽에만 게이트 스페이서(3)를 형성한다. Referring to FIG. 1B, after forming an insulating material such as a nitride film or an oxide film over the entire surface, the entire surface is etched to form the gate spacer 3 only on the sidewall of the trench 1a.

도 1c를 참조하면, 트랜치를 포함한 전체 상부에 산화막을 형성한 후 트랜치(1a)를 제외한 반도체 기판(1) 표면에 형성되어 있는 산화막을 제거하여, 트랜치(1a)의 측벽 및 저면에 게이트 산화막(2)을 형성한다. Referring to FIG. 1C, after the oxide film is formed over the entire portion including the trench, the oxide film formed on the surface of the semiconductor substrate 1 except for the trench 1a is removed to remove the oxide film from the sidewall and the bottom of the trench 1a. 2) form.

도 1d를 참조하면, 전체 상부에 트랜치(1a)의 빈 공간이 완전히 매립될 수 있을 정도의 두께로 폴리실리콘층을 형성한다. 이후, 반도체 기판(1)의 표면이 노출 될때까지 화학적 기계적 연마나 에치-백 공정을 실시하여 트랜치(1a)에 형성된 폴리실리콘층을 제외한 반도체 기판(1) 상에 형성된 폴리실리콘층을 완전히 제거하여 게이트 전극(5)을 형성한다. Referring to FIG. 1D, the polysilicon layer is formed to a thickness such that the empty space of the trench 1a can be completely filled in the entire upper portion. Thereafter, chemical mechanical polishing or etch-back process is performed until the surface of the semiconductor substrate 1 is exposed to completely remove the polysilicon layer formed on the semiconductor substrate 1 except for the polysilicon layer formed in the trench 1a. The gate electrode 5 is formed.

게이트 전극(5)을 제외한 나머지 영역은 후속 공정에서 콘택 플러그를 형성하기 위한 영역으로 사용한다. 따라서, 콘택 플러그를 형성할 수 있는 영역을 최대 화함으로써 저항도 낮출 수 있다. The remaining region except for the gate electrode 5 is used as a region for forming a contact plug in a subsequent process. Therefore, the resistance can also be lowered by maximizing the area where the contact plug can be formed.

도 1e를 참조하면, 전체 상부에 산화막이나 절연막보다 식각 선택비가 낮은절연 물질이나 질화막 등을 형성한 후 식각 공정으로 게이트 전극(5)을 포함한 트랜치(1a) 상부에만 잔류시켜 하드 마스크(6)를 형성한다. Referring to FIG. 1E, an insulating material or a nitride film having an etch selectivity lower than that of an oxide film or an insulating film is formed over the entire surface, and then the hard mask 6 is formed by remaining only on the trench 1a including the gate electrode 5 by an etching process. Form.

하드 마스크(5)는 후속 공정에서 소오스/드레인을 형성하기 위한 이온 주입 마스크로도 사용되며, 층간 절연막을 형성한 후 콘택홀을 형성하는 과정에서 발생하는 정렬 오차에 의한 단락 등과 같은 배선 불량에 대비하여 정렬마진을 확보하기 위하여 형성한다. 이때, 하드 마스크(6)를 패터닝하기 위하여 형성하는 포토레지스트 패턴은 도 1a에서 사용한 포토레지스트 패턴의 타입이 반대되는 타입을 사용하여 공정을 단순화시킬 수 있다. 예를 들어, 도 1a에서 사용한 포토레지스트 패턴이 양성이었다면, 본 식각 공정에서는 음성 포토레지스트 패턴을 사용한다. 이렇게 서로 반대되는 타입의 포토레지스트 패턴을 사용하면, 도 1a에서 사용한 마스크를 이용해 동일한 노광 공정을 실시할 수 있으므로 공정을 단순화시킬 수 있다. The hard mask 5 is also used as an ion implantation mask for forming a source / drain in a subsequent process, and prepares for a wiring defect such as a short circuit due to an alignment error occurring in forming a contact hole after forming an interlayer insulating film. To form an alignment margin. In this case, the photoresist pattern formed to pattern the hard mask 6 may be simplified by using a type in which the types of the photoresist patterns used in FIG. 1A are opposite to each other. For example, if the photoresist pattern used in FIG. 1A was positive, a negative photoresist pattern is used in this etching process. Using photoresist patterns of opposite types, the same exposure process can be performed using the mask used in FIG. 1A, which can simplify the process.

도 1f를 참조하면, 하드 마스크(6)를 이온 주입 마스크로 이용한 불순물 이온 주입 공정을 실시하여 반도체 기판(1) 소정 영역의 목표 깊이에 불순물 영역층을 형성하여 소오스/드레인(7)을 형성한다. 이로써, 반도체 기판(1) 내부로 트랜지스터를 제조하는 공정이 완료된다. Referring to FIG. 1F, an impurity ion implantation process using the hard mask 6 as an ion implantation mask is performed to form an impurity region layer at a target depth of a predetermined region of the semiconductor substrate 1 to form a source / drain 7. . Thereby, the process of manufacturing a transistor in the semiconductor substrate 1 is completed.

소오스/드레인(7)은 최소한 게이트 전극(5)의 깊이 이하에 형성되어야 하므로, 이온 주입 공정에서 이온 주입 에너지는 게이트 전극(5)의 깊이에 따라 소오스/드레인이 형성될 목표 깊이를 제어할 수 있도록 설정된 값을 가지도록 한 다. Since the source / drain 7 must be formed at least below the depth of the gate electrode 5, the ion implantation energy in the ion implantation process can control the target depth at which the source / drain is to be formed according to the depth of the gate electrode 5. Have a value set to

이후, 추가 공정 단계로 공지된 기술을 이용하여 이온 주입 공정에 의해 손상된 반도체 기판(1)의 표면에 손상된 손상층을 제거하여 줄 수도 있다. Thereafter, a damaged layer damaged on the surface of the semiconductor substrate 1 damaged by the ion implantation process may be removed using a technique known as an additional process step.

도 1g를 참조하면, 전체 상부에 층간 절연막(8)을 형성한 후 수직 배선을 위한 콘택홀을 형성한 후 콘택 플러그 및 상부 요소(도시하지 않음)를 형성하여 반도체 소자를 형성한다.
Referring to FIG. 1G, a semiconductor device is formed by forming an interlayer insulating film 8 over the entire surface, forming a contact hole for vertical wiring, and forming a contact plug and an upper element (not shown).

본 발명에서는 실리콘 웨이퍼 자체에서 식각 공정을 거쳐 상감기법(Damascene)을 이용해 게이트 전극을 형성하는 트랜치형 게이트를 형성함으로써 실제적으로, 실리콘 웨이퍼 아래로 게이트를 형성하게 되고, 게이트와 게이트 스페이서를 형성해 줌으로써 자연적으로 나머지 부분이 비트 라인 콘택 플러그와 스토리지 노드 플러그의 역할을 해주게 되어, 후속의 플러그를 따로 형성해 주는 공정들을 거칠 필요가 없어진다. 따라서, 게이트와 플러그의 숏트는 완벽히 방지할 수 있게 되고, 게이트 형성 후에도 웨이퍼 자체의 높이를 벗어나지 않아서 게이트의 높이가 반도체 소자 전체 높이에 전혀 영향을 미치지 않게 된다. 뿐만 아니라, 게이트 전극이 웨이퍼 위로 솟아오르는 형태가 아니므로 후속 공정에서 따로 전극간 절연용 산화막을 이용해 평탄화 해 줄 필요도 없어지게 되며 게이트 전극 사이의 보이드 발생 문제도 완벽히 해결할 수 있게 된다. 그리고, 상감기법을 이용함으로써 작은 크기의 게이트 전극을 형성하는데도 용이하며, 게이트 전극 형성 후 남게되는 부분이 자연적으로 비트 라인 콘택 플러그와 스토리지 노드 콘택 플러그 형성 영역이 되므로, 구현할 수 있는 최대의 플러그의 면적을 확보해 저항을 낮출 수 있다.
In the present invention, by forming a trench-type gate that forms a gate electrode through an etching process in the silicon wafer itself using a damascene method, the gate is actually formed below the silicon wafer, and the gate and the gate spacer are naturally formed. This allows the rest to act as bit line contact plugs and storage node plugs, eliminating the need to go through the process of forming subsequent plugs separately. Therefore, the short of the gate and the plug can be completely prevented and the height of the gate does not affect the overall height of the semiconductor device since the gate itself does not exceed the height of the wafer even after the gate is formed. In addition, since the gate electrode does not rise above the wafer, there is no need to planarize using an oxide film for inter-electrode insulation in a subsequent process, and void generation between gate electrodes can be completely solved. In addition, by using the inlay technique, it is easy to form a small sized gate electrode, and since the portion remaining after the gate electrode is naturally formed as a bit line contact plug and a storage node contact plug forming region, the largest plug area that can be realized. Can lower the resistance.

상술한 바와 같이, 본 발명은 트랜지스터 구조를 실리콘 웨이퍼 내부에 형성함으로써 후속 공정(예를 들어, 평탄화 공정 등)이 단순화되거나 용이해지고, 콘택 플러그를 형성하기 위한 영역을 충분히 확보하므로 저항을 낮추어 소자의 동작이 향상되어 전체적인 전기적 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.
As described above, the present invention simplifies or facilitates subsequent processes (e.g., planarization process, etc.) by forming the transistor structure inside the silicon wafer, and sufficiently secures an area for forming the contact plug, thereby lowering the resistance of the device. Improved operation has the effect of improving the overall electrical characteristics and reliability.

Claims (6)

필드 산화막이 형성된 반도체 기판의 소정 영역을 제 1 깊이까지 식각하여 트랜치를 형성하는 단계;Etching a predetermined region of the semiconductor substrate on which the field oxide film is formed to a first depth to form a trench; 상기 트랜치의 측벽에 게이트 스페이서를 형성하는 단계;Forming a gate spacer on sidewalls of the trench; 상기 트랜치의 측벽 및 저면에 게이트 산화막을 형성하는 단계;Forming a gate oxide layer on sidewalls and bottom surfaces of the trenches; 상기 트랜치의 나머지 부분을 폴리실리콘층으로 매립하여 게이트 전극을 형성하는 단계;Filling the remaining portion of the trench with a polysilicon layer to form a gate electrode; 상기 게이트 전극을 포함한 상기 트랜치 상부에 하드 마스크를 형성하는 단계;Forming a hard mask on the trench including the gate electrode; 상기 하드 마스크를 이온 주입 마스크로 하는 이온 주입 공정으로 상기 반도체 기판의 제 2 깊이에 불순물 영역층을 형성하여 소오스 및 드레인을 형성하는 단계; 및Forming a source and a drain by forming an impurity region layer at a second depth of the semiconductor substrate in an ion implantation process using the hard mask as an ion implantation mask; And 상기 하드 마스크를 포함한 상기 반도체 기판 상에 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법.Forming an interlayer insulating film on the semiconductor substrate including the hard mask. 제 1 항에 있어서The method of claim 1 상기 필드 산화막은 반도체 기판 내부로 형성되는 일반적인 필드 산화막의 깊이보다 상기 게이트 전극의 깊이만큼 더 깊이 형성되도록 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.And the field oxide layer is formed deeper by the depth of the gate electrode than the depth of the general field oxide layer formed inside the semiconductor substrate. 제 1 항에 있어서, The method of claim 1, 상기 트랜치는 상기 게이트 전극의 두께를 고려하여 상기 제 1 깊이를 설정하며, 폭은 상기 게이트 전극의 채널 길이, 상기 게이트 스페이서의 두께 및 터널 산화막의 두께를 고려하여 설정하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.The trench is configured to set the first depth in consideration of the thickness of the gate electrode, and the width is set in consideration of the channel length of the gate electrode, the thickness of the gate spacer, and the thickness of the tunnel oxide layer. Transistor manufacturing method. 제 1 항에 있어서, The method of claim 1, 상기 이온 주입 공정의 이온 주입 에너지는 상기 소오스 및 드레인이 상기 반도체 기판 내부의 제 2 깊이에 형성되도록 조절하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.And ion implantation energy of the ion implantation process is controlled to form the source and drain at a second depth inside the semiconductor substrate. 제 1 항에 있어서, The method of claim 1, 상기 트랜치를 형성하기 위한 마스크 공정에서 형성하는 제 1 포토레지스트 패턴은 상기 하드 마스크를 형성하기 위한 마스크 공정에서 형성하는 제 2 포토레지스트 패턴과 서로 반대 타입이 되도록 포지티브/네거티브 타입이거나 네거티브/포지티브 타입인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.The first photoresist pattern formed in the mask process for forming the trench is a positive / negative type or a negative / positive type so as to be opposite to the second photoresist pattern formed in the mask process for forming the hard mask. A transistor manufacturing method of a semiconductor device, characterized in that. 제 1 항에 있어서,The method of claim 1, 상기 반도체 기판에서 상기 게이트 전극 및 상기 필드 산화막을 제외한 나머지 액티브 영역은 콘택 플러그 형성 영역으로 사용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.And the remaining active region of the semiconductor substrate except for the gate electrode and the field oxide layer is used as a contact plug forming region.
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