KR100687397B1 - Method of manufacturing a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소자 분리막을 형성하기 위해 CMP 정지막용으로 폴리실리콘층을 사용하고, 폴리실리콘층의 소정 영역을 식각한 후 식각된 영역에 절연막 스페이서, 게이트 산화막 및 폴리실리콘을 형성하는 상감기법으로 게이트 전극을 형성하면서 잔류하는 폴리실리콘층을 콘택 플러그로 이용하므로써 콘택 플러그를 형성하기 위한 공정 및 평탄화 공정의 단계를 줄이고, 게이트와 콘택 플러그의 단락을 방지하면서 콘택 플러그의 면적을 최대화시키며, 작은 크기의 게이트 전극을 용이하게 형성하여 공정의 난이도 및 단계를 감소시킴과 동시에 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein a polysilicon layer is used for a CMP stop film to form a device isolation layer, and a predetermined region of the polysilicon layer is etched, followed by an insulating film spacer, a gate oxide film, and a poly By using the polysilicon layer remaining while forming the gate electrode by the inlaying method of forming silicon as a contact plug, the steps of forming the contact plug and the planarization process are reduced, and the short circuit of the gate and the contact plug is prevented. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can maximize the area and easily form a small sized gate electrode to reduce the difficulty and the steps of the process, and to improve the process reliability and device electrical characteristics. .

화학적 기계적 연마, 게이트, 다마신Chemical mechanical polishing, gate, damascene

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device} Method of manufacturing a semiconductor device             

도 1a 내지 도 1g은 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.1A to 1G are cross-sectional views of devices sequentially shown to illustrate a method of manufacturing a semiconductor device according to the present invention.

도 2a 내지 도 2b는 본 발명에 따른 반도체 소자의 제조 방법의 다른 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도.
2A to 2B are cross-sectional views of devices sequentially shown to explain another embodiment of a method of manufacturing a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11, 31 : 반도체 기판 12, 32 : 불순물 영역11 and 31: semiconductor substrate 12 and 32: impurity region

13, 33 : 제 1 전도성 물질층 14a : 절연 물질층13, 33: first conductive material layer 14a: insulating material layer

14, 34 : 소자 분리막 15, 35 : 절연막 스페이서14, 34: device isolation film 15, 35: insulating film spacer

16, 36 : 게이트 산화막 17, 37 : 제 2 전도성 물질층16, 36: gate oxide film 17, 37: second conductive material layer

18 : 제 1 층간 절연막 19 : 비트 라인 콘택 플러그18: first interlayer insulating film 19: bit line contact plug

20 : 비트 라인 21 : 제 2 층간 절연막20: bit line 21: second interlayer insulating film

22 : 스토리지 노드 콘택 플러그 38 : 하드 마스크22: storage node contact plug 38: hard mask

39 : 층간 절연막 40 : 콘택 플러그39: interlayer insulating film 40: contact plug

A : 소자 분리막 형성 영역 B : 게이트 형성 영역A: device isolation film formation region B: gate formation region

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 트랜지스터의 게이트 전극과 콘택 플러그가 단락되는 것을 방지하고, 콘택 플러그 면적을 최대화할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device capable of preventing a short circuit between a gate electrode and a contact plug of a transistor and maximizing a contact plug area.

일반적으로, 트랜지스터를 제조하는 공정은 소자 분리막 형성 단계, 게이트 산화막 형성 단계, 게이트 형성 단계, 게이트 스페이서 형성 단계, 소오스/드레인 형성 단계로 진행되며, 이후의 공정은 전체 상부에 층간 절연막을 형성한 후 평탄화하는 단계, 층간 절연막에 콘택홀을 형성하는 단계, 콘택홀에 전도성 물질을 매립하여 콘택 플러그를 형성하는 단계로 진행된다. In general, a process of manufacturing a transistor proceeds to a device isolation film formation step, a gate oxide film formation step, a gate formation step, a gate spacer formation step, and a source / drain formation step. Planarization, forming a contact hole in the interlayer insulating film, and filling a conductive material in the contact hole to form a contact plug.

상기와 같이, 종래에는 소자 분리막(Field Oxide)을 형성한 후 게이트 전극물질 증착 공정 및 마스크/식각 공정을 통해 게이트 패턴을 형성하고, 게이트 패턴의 측벽에 게이트 스페이서(Spacer)를 형성하여 게이트를 형성한다. As described above, a gate pattern is formed through a gate electrode material deposition process and a mask / etch process after forming a field oxide, and a gate spacer is formed on sidewalls of the gate pattern to form a gate. do.

그리고, 게이트를 포함한 전체 상부에 전극간 절연용 산화막(Inter Poly Oxide; IPO)을 두텁게 증착하고 평탄화 공정을 실시한 후 비트 라인 콘택 플러그와 스토리지 노드 콘택 플러그가 형성될 영역 부분을 형성해서 마스크/식각 공정으로 제거하여 콘택홀을 형성한다. 콘택홀에는 폴리실리콘 증착 공정 및 화학적 기계적 연마 공정을 통해 비트 라인 콘택 플러그와 스토리지 노드 콘택 플러그를 형성한 다. In addition, a thick interlayer oxide oxide film (IPO) is deposited on the entire surface including the gate and a planarization process is performed to form a region of the bit line contact plug and the storage node contact plug to form a mask / etch process. To form a contact hole. In the contact holes, bit line contact plugs and storage node contact plugs are formed through a polysilicon deposition process and a chemical mechanical polishing process.

이렇게, 게이트를 먼저 형성한 후 비트 라인 콘택 플러그와 스토리지 노드 콘택 플러그를 형성하는 경우 게이트 전극과 콘택 플러그가 단락 되는 문제점이 발생된다. As such, when the gate is first formed and then the bit line contact plug and the storage node contact plug are formed, a problem arises in that the gate electrode and the contact plug are short-circuited.

또한, 반도체 소자가 고집적화 됨에 따라, 게이트 전극과 게이트 전극 사이에 전극간 절연용 산화막(Inter Poly Oxide)이 완전하게 매립되지 않고 빈 공간이 생기게 된다. 이러한 빈 공간(Void)으로 인하여, 비트 라인 콘택 플러그와 스토리지 노드 콘택 플러그를 형성하는 과정에서 플러그간의 단락이 발생되는 문제점도 있다. In addition, as the semiconductor device is highly integrated, an inter-electrode insulating film (Inter Poly Oxide) is not completely filled between the gate electrode and the gate electrode, and an empty space is created. Due to this void, a short circuit between the plugs may occur in the process of forming the bit line contact plug and the storage node contact plug.

마찬가지로, 반도체 소자가 고집적화 됨에 따라, 게이트 전극의 크기도 작아지며, 종래의 기술로는 작은 크기의 게이트 전극을 형성하는데 한계가 있고, 비트 라인 콘택 플러그와 스토리지 노드 콘택 플러그가 반도체 기판과 접촉하는 면적을 최대로 확보하는데도 어려움이 있다.
Similarly, as semiconductor devices are highly integrated, the size of the gate electrode is also reduced, and there is a limitation in forming a gate electrode having a small size in the related art, and the area where the bit line contact plug and the storage node contact plug are in contact with the semiconductor substrate. It is also difficult to secure maximum.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 소자 분리막을 형성하기 위해 CMP 정지막용으로 폴리실리콘층을 사용하고, 폴리실리콘층의 소정 영역을 식각한 후 식각된 영역에 절연막 스페이서, 게이트 산화막 및 폴리실리콘을 형성하는 상감기법으로 게이트 전극을 형성하면서 잔류하는 폴리실리콘층을 콘택 플러그로 이용하므로써 콘택 플러그를 형성하기 위한 공정 및 평탄화 공정의 단계를 줄이 고, 게이트와 콘택 플러그의 단락을 방지하면서 콘택 플러그의 면적을 최대화시키며, 작은 크기의 게이트 전극을 용이하게 형성하여 공정의 난이도 및 단계를 감소시킴과 동시에 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
Therefore, in order to solve the above problems, the present invention uses a polysilicon layer for a CMP stop layer to form an isolation layer, and after etching a predetermined region of the polysilicon layer, an insulating layer spacer, a gate oxide layer, and a poly By using the polysilicon layer remaining while forming the gate electrode as a contact plug by using a damascene method for forming silicon, the steps for forming the contact plug and the planarization process are reduced, and the contact is prevented while preventing the short circuit between the gate and the contact plug. To provide a method of manufacturing a semiconductor device that can maximize the area of the plug, and easily form a small gate electrode to reduce the difficulty and step of the process, and to improve the process reliability and device electrical characteristics. There is this.

본 발명에 따른 반도체 소자의 제조 방법은 불순물 영역이 형성된 반도체 기판 상에 제 1 전도성 물질층을 형성한 후 소자 분리 영역의 제 1 전도성 물질층 및 반도체 기판을 식각하는 제 1 단계, 전체 상부에 절연 물질층을 형성한 후 불순물 영역 이외의 소정 영역의 절연 물질층 및 제 1 전도성 물질층을 제거하여 다마신 패턴을 형성하는 제 2 단계, 다마신 패턴의 측벽에 절연막 스페이서를 형성하는 제 3 단계, 다마신 패턴의 저면에 게이트 산화막을 형성한 후 제 2 전도성 물질층으로 다마신 패턴을 매립하는 제 4 단계 및 제 1 전도성 물질층의 상부 표면이 노출될 때까지 평탄화 공정을 실시하는 제 5 단계로 이루어지는 것을 특징으로 한다. In the method of manufacturing a semiconductor device according to the present invention, after forming a first conductive material layer on a semiconductor substrate on which an impurity region is formed, a first step of etching the first conductive material layer and the semiconductor substrate in an isolation region, and insulating the entire upper portion A second step of forming a damascene pattern by removing the insulating material layer and the first conductive material layer in a predetermined region other than an impurity region after forming the material layer, a third step of forming an insulation spacer on the sidewall of the damascene pattern, A fourth step of forming a gate oxide layer on a bottom surface of the damascene pattern, and then filling the damascene pattern with the second conductive material layer and performing a planarization process until the top surface of the first conductive material layer is exposed. Characterized in that made.

제 1 및 제 2 전도성 물질층은 폴리실리콘으로 형성하며, 제 1 전도성 물질층은 상기 불순물 영역 상부에만 잔류되어 콘택 플러그로 사용된다. 절연 물질층은 상기 화학적 기계적 연마에 의해 소자 분리 영역에만 잔류되어 소자 분리막이 된다. 평탄화 공정은 화학적 기계적 연마나 블랭킷 에치로 실시한다. The first and second conductive material layers are formed of polysilicon, and the first conductive material layer remains only on the impurity region and is used as a contact plug. The insulating material layer remains only in the device isolation region by the chemical mechanical polishing to become the device isolation film. The planarization process is performed by chemical mechanical polishing or blanket etch.

평탄화 공정을 실시한 후 제 2 전도성 물질층 상부에 다마신 패턴과 동일한 패턴의 하드 마스크를 형성할 수 있다. After the planarization process, a hard mask having the same pattern as the damascene pattern may be formed on the second conductive material layer.                     

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail.

도 1a 내지 도 1은 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다. 1A to 1 are cross-sectional views of devices sequentially shown to explain a method of manufacturing a semiconductor device according to the present invention.

도 1a를 참조하면, 불순물 이온 주입 공정으로 반도체 기판(11)의 소정 영역에 불순물을 주입하여 불순물 영역(12)을 형성한다. 불순물 영역(12)은 트랜지스터의 소오스/드레인에 해당된다. Referring to FIG. 1A, an impurity region 12 is formed by implanting impurities into a predetermined region of the semiconductor substrate 11 by an impurity ion implantation process. The impurity region 12 corresponds to the source / drain of the transistor.

도 1b를 참조하면, 전체 상부에 제 1 전도성 물질층(13)을 형성한 후 포토 리소그라피/식각 공정으로 소자 분리막이 형성될 영역(A)의 제 1 전도성 물질층(13)을 제거하고, 동시에 소정 깊이까지 반도체 기판(11)을 식각한다. 이후 반도체 기판(11)의 식각된 영역이 충분히 매립되도록 전체 상부에 절연 물질층(14a)을 형성한다. Referring to FIG. 1B, after the first conductive material layer 13 is formed on the whole, the first conductive material layer 13 in the region A in which the device isolation layer is to be formed is removed by a photolithography / etching process, and at the same time, The semiconductor substrate 11 is etched to a predetermined depth. Thereafter, an insulating material layer 14a is formed over the entire surface so that the etched region of the semiconductor substrate 11 is sufficiently filled.

제 1 전도성 물질층(13)을 폴리실리콘으로 형성한다. The first conductive material layer 13 is formed of polysilicon.

도 1c를 참조하면, 포토 리소그라피/식각 공정을 실시하여 트랜지스터의 게이트가 형성될 영역(B)의 절연 물질층(14a) 및 제 1 전도성 물질층(13)을 제거한다. 이때, 불순물 영역(12)은 노출되지 않는다. Referring to FIG. 1C, a photolithography / etch process is performed to remove the insulating material layer 14a and the first conductive material layer 13 in the region B in which the gate of the transistor is to be formed. At this time, the impurity region 12 is not exposed.

도 1d를 참조하면, 전체 상부에 절연막을 증착한 후 전면 식각(Blanket etch) 공정으로 제 1 전도성 물질층(13) 상부 및 반도체 기판(11) 상부의 절연막을 제거하고, 제 1 전도성 물질층(13) 및 절연 물질층(14a)의 측벽에만 절연막을 잔류시켜 절연막 스페이서(15)를 형성한다. Referring to FIG. 1D, after the insulating film is deposited on the entire surface, the insulating film on the first conductive material layer 13 and the semiconductor substrate 11 is removed by a blanket etching process, and the first conductive material layer ( 13) and the insulating film is left only on the sidewalls of the insulating material layer 14a to form the insulating film spacer 15.                     

도 1e를 참조하면, 전체 상부에 게이트 산화막(16) 및 제 2 전도성 물질층(17)을 순차적으로 형성한다. 제 2 전도성 물질층(17)은 폴리실리콘으로 형성한다.Referring to FIG. 1E, the gate oxide layer 16 and the second conductive material layer 17 are sequentially formed on the entire surface. The second conductive material layer 17 is made of polysilicon.

도 1f를 참조하면, 제 1 전도성 물질층(13)의 상부 표면이 노출되도록 화학적 기계적 연마 등과 같은 평탄화 공정을 실시하여 제 1 전도성 물질층(13) 상부에 형성된 제 2 전도성 물질층(17), 게이트 산화막(16), 절연막 스페이서(15) 및 절연 물질층(14a)을 제거한다. Referring to FIG. 1F, the second conductive material layer 17 formed on the first conductive material layer 13 by performing a planarization process such as chemical mechanical polishing to expose the upper surface of the first conductive material layer 13, The gate oxide film 16, the insulating film spacer 15, and the insulating material layer 14a are removed.

상기의 공정에 의해, 절연 물질층(14a)은 서로 독립되면서 소자 분리막 형성 영역(A)에만 형성되어 소자 분리막(14)이 형성된다. 또한, 제 2 전도성 물질층(17)도 서로 독립되면서 게이트 형성 영역(B)에만 형성되어 제 2 전도성 물질층(17), 게이트 산화막(16) 및 절연막 스페이서(15)로 이루어진 게이트 구조가 형성된다. 제 2 전도성 물질층(17)은 게이트 산화막(16)과 절연막 스페이서(15)에 의해 제 1 전도성 물질층(13)과는 전기적으로 절연된다. By the above process, the insulating material layer 14a is formed independently of each other and only in the device isolation region forming region A, thereby forming the device isolation film 14. In addition, the second conductive material layer 17 is also independent of each other, and is formed only in the gate formation region B, thereby forming a gate structure including the second conductive material layer 17, the gate oxide layer 16, and the insulating layer spacer 15. . The second conductive material layer 17 is electrically insulated from the first conductive material layer 13 by the gate oxide layer 16 and the insulating layer spacer 15.

이로써, 불순물 영역(12)과 게이트 구조(15 내지 17)로 이루어진 트랜지스터가 제조된다. 이때, 불순물 영역(12) 상부에 독립적으로 형성된 제 1 전도성 물질층(13)은 후속 공정에서 형성될 상부 요소와 불순물 영역(12)을 전기적으로 연결시키는 콘택 플러그 역할을 한다. As a result, a transistor including the impurity region 12 and the gate structures 15 to 17 is manufactured. In this case, the first conductive material layer 13 formed independently on the impurity region 12 serves as a contact plug for electrically connecting the upper element to be formed in a subsequent process and the impurity region 12.

도 1e를 참조하면, 전체 상부에 제 1 층간 절연막(18)을 형성한 후 소정의 제 1 전도성 물질층(13)이 노출되도록 소정 영역의 제 1 층간 절연막(18)을 식각한다. 제 1 층간 절연막(18)이 식각된 영역에는 전도성 물질을 매립하여 비트 라인 콘택 플러그(19)를 형성하고, 제 1 층간 절연막(18) 상부에는 소정의 패턴으로 비트 라인(20)을 형성한다. 다시, 전체 상부에 제 2 층간 절연막(21)을 형성한 후 소정의 제 1 전도성 물질층(13)이 노출되도록 소정 영역의 제 2 및 제 1 층간 절연막(18 및 13)을 식각한다. 제 2 및 제 1 층간 절연막(18 및 13)이 식각된 영역에는 전도성 물질을 매립하여 스토리지 노드 콘택 플러그(22)를 형성하고, 제 2 층간 절연막(21) 상부에는 소정의 공정을 통해 커패시터(도시되지 않음)를 포함한 상부 요소를 형성한다.
Referring to FIG. 1E, after forming the first interlayer insulating layer 18 over the entire surface, the first interlayer insulating layer 18 of the predetermined region is etched to expose the predetermined first conductive material layer 13. A bit line contact plug 19 is formed by filling a conductive material in a region where the first interlayer insulating layer 18 is etched, and a bit line 20 is formed on the first interlayer insulating layer 18 in a predetermined pattern. Again, after the second interlayer insulating film 21 is formed over the entire surface, the second and first interlayer insulating films 18 and 13 of the predetermined region are etched to expose the predetermined first conductive material layer 13. A conductive node is embedded in the region where the second and first interlayer insulating layers 18 and 13 are etched to form a storage node contact plug 22, and a capacitor (not shown) is formed on the second interlayer insulating layer 21 through a predetermined process. The upper element).

상기의 공정에서, 도 1f까지 공정이 진행된 후 콘택 플러그를 형성하기 위하여 제 1 층간 절연막(18)을 형성하고 제 1 전도성 물질층(13)을 노출시키기 위해 제 1 층간 절연막(18)의 소정 영역을 식각하거나, 제 2 층간 절연막(21)을 형성하고 제 1 전도성 물질층(13)을 노출시키기 위해 제 2 층간 절연막(21)의 소정 영역을 식각하는 공정에서 정렬 오차가 발생되면, 게이트 구조의 제 2 전도성 물질층(17)이 노출되어 제 2 전도성 물질층(17)과 콘택 플러그가 단락되는 문제점이 발생할 수 있다.
In the above process, after the process proceeds to FIG. 1F, a predetermined region of the first interlayer insulating film 18 is formed to form the first interlayer insulating film 18 to form the contact plug and to expose the first conductive material layer 13. In the process of etching the predetermined region of the second interlayer insulating film 21 to form the second interlayer insulating film 21 and to expose the first conductive material layer 13. The second conductive material layer 17 may be exposed to short-circuit the second conductive material layer 17 and the contact plug.

이하, 도 2a 및 도 2b를 참조하여 정렬 오차 발생 시에도 제 2 전도성 물질층과 콘택 플러그가 단락되는 것을 방지할 수 있는 방법을 설명하기로 한다. Hereinafter, a method of preventing a short circuit between the second conductive material layer and the contact plug even when an alignment error occurs with reference to FIGS. 2A and 2B will be described.

도 2a를 참조하면, 도 1a 내지 도 1f에 도시된 공정을 동일하게 진행하여 반도체 기판(11)에 불순물 영역(32), 제 1 전도성 물질층(33), 소자 분리막(34), 절 연막 스페이서(35), 게이트 산화막(36), 제 2 전도성 물질층(37)을 형성한다. Referring to FIG. 2A, an impurity region 32, a first conductive material layer 33, an isolation layer 34, and an insulating film spacer may be formed on the semiconductor substrate 11 by performing the same process as illustrated in FIGS. 1A through 1F. 35, a gate oxide film 36, and a second conductive material layer 37 are formed.

이후 전체 상부에 제 1 층간 절연막을 형성하기 전에, 게이트 구조(35 내지 37) 상부에 하드 마스크(38)를 형성한다. After that, before forming the first interlayer insulating layer on the entire top, the hard mask 38 is formed on the gate structures 35 to 37.

도 2b를 참조하면, 전체 상부에 층간 절연막(39)을 형성한 후 하부의 제 1 전도성 물질층(33)이 노출되도록 층간 절연막(39)의 소정 영역을 식각한다. 층간 절연막(39)이 식각된 영역에는 전도성 물질을 매립하여 콘택 플러그(40)를 형성한다. Referring to FIG. 2B, after forming the interlayer insulating layer 39 over the entire surface, a predetermined region of the interlayer insulating layer 39 is etched to expose the lower first conductive material layer 33. A contact plug 40 is formed by filling a conductive material in a region where the interlayer insulating layer 39 is etched.

이때, 층간 절연막(39)을 식각하는 과정에서 정렬 오차가 발생되어 게이트 구조(35 내지 37)가 노출되더라도 게이트 구조(35 내지 37) 상부에 하드 마스크(38)가 형성되어 있어 콘택 플러그(40)와 게이트 구조의 제 2 전도성 물질층(37)이 단락되는 것을 방지할 수 있다. 따라서, 콘택홀을 형성하기 위한 층간 절연막 식각 공정의 마진을 보다 더 확보함과 동시에 소자의 불량이 발생되는 것을 방지할 수 있다.
At this time, even if the alignment error occurs in the process of etching the interlayer insulating layer 39 to expose the gate structure (35 to 37), the hard mask 38 is formed on the gate structure (35 to 37), the contact plug 40 And the second conductive material layer 37 of the gate structure may be prevented from being shorted. Therefore, the margin of the interlayer insulating film etching process for forming the contact hole can be further secured, and a defect of the device can be prevented from occurring.

종래에는 소자 분리막, 게이트 및 콘택 플러그를 따로 형성하므로 게이트 전극 사이에 전극간 절연용 산화막(Inter Poly Oxide)이 완전히 매립되지 않아 보이드가 발생될 수 있지만, 본 발명에서는 제 1 전도성 물질층을 이용한 상감기법(Damascene)으로 게이트를 형성하므로 한번의 평탄화 공정으로 소자 분리막, 게이트 및 콘택 플러그가 동시에 형성되어 전극간 절연용 산화막을 이용한 평탄화 공정을 실시할 필요가 없으며 플러그가 서로 단락되는 것을 방지할 수 있다. Conventionally, since a device isolation layer, a gate, and a contact plug are separately formed, voids may be generated because inter-oxide insulating layers (Inter Poly Oxide) are not completely embedded between gate electrodes, but in the present invention, inlay using the first conductive material layer Since the gate is formed by the damascene method, the device isolation layer, the gate, and the contact plug are simultaneously formed in one planarization process, so that the planarization process using the oxide film for inter-electrode insulation is not necessary and the plugs can be prevented from being shorted to each other. .                     

또한, 전도성 물질층을 이용한 상감기법으로 게이트를 형성하므로 작은 크기의 게이트 전극도 용이하게 형성할 수 있으며, 게이트 전극형성 후 남게 되는 전도성 물질층의 나머지 부분이 자연적으로 콘택 플러그 부분이 되므로 콘택 플러그와 반도체 기판과의 접촉면적을 최대화 할 수 있다.
In addition, since the gate is formed by the inlaid method using the conductive material layer, a small sized gate electrode can be easily formed, and the remaining portion of the conductive material layer remaining after the gate electrode is naturally formed as a contact plug part, so that the contact plug and The contact area with the semiconductor substrate can be maximized.

상술한 바와 같이, 본 발명은 폴리 실리콘을 이용한 상감기법(Damascene)으로 게이트 전극을 형성하므로 콘택 플러그가 동시에 형성되고, 전극이 웨이퍼 상부로 솟아 오른 형태가 아니므로 평탄화 공정이 줄어들며, 콘택 플러그간의 단락도 방지할 수 있어 공정의 단계를 단순화하고 불량 발생을 최소화할 수 있다. 또한, 상감기법을 이용하므로써 작은 크기의 게이트 전극을 형성하는데도 용이하며, 게이트 전극형성 후 잔류하는 폴리실리콘이 비트 라인 콘택 플러그와 스토리지 노드 콘택 플러그가 되므로, 콘택 플러그의 접촉 면적을 최대한 확보할 수 있어 공정의 신뢰성 및 소자의 전기적 특성을 향상시키는 효과가 있다. As described above, in the present invention, since the gate electrode is formed by a damascene method using polysilicon, contact plugs are formed at the same time, and since the electrode is not raised above the wafer, the planarization process is reduced, and a short circuit between the contact plugs is performed. It can also be avoided, simplifying the steps of the process and minimizing defects. In addition, by using the inlay technique, it is easy to form a small sized gate electrode, and since the polysilicon remaining after the gate electrode is formed as a bit line contact plug and a storage node contact plug, the contact area of the contact plug can be secured to the maximum. There is an effect of improving the reliability of the process and the electrical properties of the device.

Claims (6)

불순물 영역이 형성된 반도체 기판 상에 제 1 전도성 물질층을 형성한 후 소자 분리 영역의 상기 제 1 전도성 물질층 및 상기 반도체 기판을 식각하는 제 1 단계;A first step of forming a first conductive material layer on the semiconductor substrate having an impurity region and then etching the first conductive material layer and the semiconductor substrate in the device isolation region; 전체 상부에 절연 물질층을 형성한 후 상기 불순물 영역 이외의 소정 영역의 상기 절연 물질층 및 상기 제 1 전도성 물질층을 제거하여 다마신 패턴을 형성하는 제 2 단계;A second step of forming a damascene pattern by removing the insulating material layer and the first conductive material layer in a predetermined region other than the impurity region after forming an insulating material layer over the whole; 상기 다마신 패턴의 측벽에 절연막 스페이서를 형성하는 제 3 단계;Forming an insulating film spacer on sidewalls of the damascene pattern; 상기 다마신 패턴의 저면에 게이트 산화막을 형성한 후 제 2 전도성 물질층으로 상기 다마신 패턴을 매립하는 제 4 단계 및 Forming a gate oxide layer on a bottom surface of the damascene pattern, and then filling the damascene pattern with a second conductive material layer; 상기 제 1 전도성 물질층의 상부 표면이 노출될 때까지 평탄화 공정을 실시하는 제 5 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.And a fifth step of performing a planarization process until the upper surface of the first conductive material layer is exposed. 제 1 항에 있어서, The method of claim 1, 상기 제 1 및 제 2 전도성 물질층은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.Wherein the first and second conductive material layers are formed of polysilicon. 제 1 항에 있어서, The method of claim 1, 상기 제 2 단계에서 상기 제 1 전도성 물질층은 상기 불순물 영역 상부에만 잔류되며, 콘택 플러그로 사용되는 것을 특징으로 하는 반도체 소자의 제조 방법.And in the second step, the first conductive material layer remains only above the impurity region and is used as a contact plug. 제 1 항에 있어서, The method of claim 1, 상기 절연 물질층은 상기 화학적 기계적 연마에 의해 상기 소자 분리 영역에만 잔류되어 소자 분리막이 되는 것을 특징으로 하는 반도체 소자의 제조 방법.And the insulating material layer remains only in the device isolation region by the chemical mechanical polishing to form a device isolation film. 제 1 항에 있어서, The method of claim 1, 상기 평탄화 공정은 화학적 기계적 연마나 블랭킷 에치로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.The flattening step is performed by chemical mechanical polishing or blanket etch. 제 1 항에 있어서, The method of claim 1, 상기 평탄화 공정을 실시한 후 상기 제 2 전도성 물질층 상부에 상기 다마신 패턴과 동일한 패턴의 하드 마스크를 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a hard mask having the same pattern as the damascene pattern on the second conductive material layer after performing the planarization process.
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