KR100702165B1 - 불휘발성 반도체 기억장치 - Google Patents

불휘발성 반도체 기억장치 Download PDF

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Abstract

소스선 저항이 낮고, 스케일러빌리티에 뛰어난 불휘발성 반도체 기억장치를 제공하는 것이다. 컨트롤 게이트전극에 대하여 자기정합적으로 형성된 소스선(30)을 갖는 불휘발성 반도체 기억장치에 있어서, 반도체기판(1)의 표면은, 소스선(30)의 형성영역에서, 메모리셀의 부분이 볼록부(1a)가 되고, 소자분리 절연막이 제거된 부분이 오목부(5)가 되어 있다. 소스선(30)은, 반도체기판(1)의 표면에 따라 불순물이 분포된 확산층(30b)과, 확산층(30b)보다도 깊은 위치에 불순물이 분포된 매립확산층(30a)을 갖고, 매립확산층(30a)이 오목부 저면(5b)에 있는 확산층(30b)끼리를 접속하고 있다.
불휘발성, 반도체, 기억장치, 게이트, 소자, 미세화, 소스선

Description

불휘발성 반도체 기억장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
도 1은, 본 발명의 실시예 1에 관한 불휘발성 반도체 기억장치를 나타내는 평면도이다.
도 2는 도 1의 B-B' 단면을 나타내는 단면도이다.
도 3은, 도 1의 A-A' 단면을 나타내는 단면도이다.
도 4는, 도 1의 C-C' 단면을 나타내는 단면도이다.
도 5는, 매립확산층을 형성하지 않은 경우의 소스선의 형상을 모식적으로 나타내는 단면도이다.
도 6a∼6d는, 본 발명의 실시예 2에 관한 반도체 기억장치의 제조방법을 나타내는 공정도이다.
도 7e∼7g는, 도 6의 계속된 공정을 나타내는 공정도이다.
도 8h∼8j는, 도 7의 계속된 공정을 나타내는 공정도이다.
도 9k∼9n은, 도 8의 계속된 공정을 나타내는 공정도이다.
도 10k∼10n은, 도 9에 나타내는 공정을 다른 단면에서 나타낸 공정도이다.
도 11o∼11q는, 도 9의 계속된 공정을 나타내는 공정도이다.
도 12r∼12s는, 도 11의 계속된 공정을 나타내는 공정도이다.
도 13은, 본 발명의 실시예 3에 관한 불휘발성 반도체장치에 대하여, 도 1의 A-A' 단면에 대응하는 단면을 나타내는 도면이다.
도 14는, 본 발명의 실시예 4에 관한 불휘발성 반도체장치에 대하여, 도 1의 C-C' 단면에 대응하는 단면을 나타내는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
1 : 실리콘기판 5 : 트렌치
6 : 소자분리 절연막 8 : 플로팅 게이트전극
14 : 컨트롤 게이트전극 18 : 드레인
27 : 콘택홀 30a : 매립확산층
30b : 확산층 30 : 소스선
본 발명은, 반도체 기억장치에 관한 것으로, 특히, 불휘발성 반도체 기억장치에 관한 것이다.
불휘발성 반도체 기억장치 중, 2층 게이트구조의 메모리셀을 갖는 반도체 기억장치에 있어서, 소자의 미세화를 행하기 위해, 자기정합에 의해 소스선을 형성하는 것(SAS : Self Aligned Source)이 빈번히 행해지고 있다(예를 들면, 특허문헌 1 등). 그와 같은 불휘발성 반도체 기억장치에서는, 반도체기판 상의 어떤 방향으로 소자분리 절연막이 스트라이프형으로 형성되고, 그것과 수직인 방향으로는 컨트롤 게이트전극이 스트라이프형으로 형성되어 있다. 소스선은, 소자분리 절연막을 에칭에 의해 제거한 후, 컨트롤 게이트전극을 마스크로 하여 불순물 이온을 주입함으로써 자기정합적으로 형성된다. 이러한 방법으로 소스선을 형성함으로써, 소스선과 컨트롤 게이트전극과의 정합 어긋남(alignment error)이 생기지 않고, 메모리셀의 미세화를 도모할 수 있다.
[특허문헌 1]
일본특허공개평 8-102531호 공보, 단락 [0004], 도 5
그렇지만, 상기 종래의 불휘발성 반도체 기억장치에서는, 소자분리 절연막을 제거한 후의 실리콘기판에 불순물을 확산함으로써 소스선을 형성하기 위해, 소자분리 절연막을 제거한 후에 실리콘기판 표면에 형성되는 오목부의 영향에 의해 소스선 저항이 커진다는 문제가 있다. 즉, 소스선을 흐르는 전류는, 각 소스영역에서, 소자분리 절연막을 제거한 후의 오목부 측면, 오목부 저면, 오목부 측면 및 인접셀의 소스영역을 경유하여 흐르게 되기 때문에, 피상의 소스선 길이에 비해, 오목부 측면정도만 실효적인 소스선 길이가 길어진다. 더욱이, 오목부 측면은, 오목부 저면에 비해 불순물이 주입되기 어렵고, 고저항이 되기 쉬우므로, 소스선의 저항은 한층 더 커진다.
이 문제는, 고집적화를 위해 메모리셀을 축소하면 현저해져, 특히, 반도체기 판에 형성한 트렌치(=홈)에 소자분리 절연막을 매립하는 트렌치 소자분리를 행하는 경우에 한층 더 현저해진다. 즉, 트렌치 소자분리를 행하는 경우, 실리콘기판 표면에 트렌치 깊이 정도로 대응한 오목부가 형성되게 되지만, 메모리셀의 게이트 폭(W)의 축소에 비해 트렌치 깊이는 그다지 축소되지 않는다. 그 때문에, 메모리셀이 축소됨에 따라, 메모리셀의 게이트 폭(W) 방향의 크기에 대한 인접 메모리셀 사이의 소스선 길이의 비율이 증가해 가게 되어, 단위 비트당 소스선 저항이 상승한다.
본 발명은 상기 문제점에 감안하여 이루어진 것으로, 소스선 저항이 낮고, 스케일러빌리티(scalability)에 뛰어난 불휘발성 반도체 기억장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 불휘발성 반도체 기억장치는, 반도체기판 상에, 플로팅 게이트전극과 컨트롤 게이트전극을 갖는 트랜지스터로 이루어지고, 매트릭스형으로 배열된 복수의 메모리셀과, 각 메모리셀을 소자분리하기 위한 소자분리 절연막과, 상기 컨트롤 게이트전극에 대하여 자기정합적으로 형성된 소스선을 갖는 불휘발성 반도체 기억장치에 있어서,
상기 반도체기판의 표면은, 상기 소스선의 형성영역에서, 상기 메모리셀의 부분이 볼록부가 되고, 상기 소자분리 절연막이 제거된 부분이 오목부가 되는 주기적인 요철형상을 가지며,
상기 소스선은, 상기 반도체기판의 표면에 따라 불순물이 분포된 확산층과, 상기 확산층보다도 깊은 위치에 불순물이 분포된 매립확산층을 갖고, 상기 매립확산층이 상기 오목부 저면에 있는 확산층 끼리를 접속하고 있는 것을 특징으로 한다.
[발명의 실시예]
(실시예 1)
도 1은, 본 발명의 실시예 1에서의 불휘발성 반도체 기억장치를 부분적으로 확대하여 나타낸 평면도이다. 본 실시예에서는, 2층 게이트구조를 갖는 트랜지스터를 메모리셀로 한 불휘발성 반도체 기억장치를 예로서 설명한다. 본 실시예에 관한 불휘발성 반도체 기억장치는, 반도체기판 상에 컨트롤전극(14)이 스트라이프형으로 형성되어 있고, 컨트롤전극(14)과 수직인 방향으로 소자분리 절연막(6)이 스트라이프형으로 형성되어 있다. 컨트롤전극(14)을 끼워, 한쪽에 소스선(30)이 형성되고, 반대측에 드레인(18)이 형성되어 있으며, 메모리셀이 되는 트랜지스터를 구성하고 있다. 드레인(18)은 소자분리 절연막(6)에 의해 메모리셀마다 분리되어 있으며, 콘택홀(27)을 통해 비트선(도시하지 않음)에 접속되어 있다. 소스선(30)은, 소자분리 절연막(6)을 제거하고, 컨트롤 게이트전극(14)을 마스크로 하여 불순물 이온을 주입함으로써 자기정합적으로 형성되어 있다.
도 2는, 도 1의 B-B' 단면에서의 단면도이다. 도 2에 나타내는 바와 같이, 소자분리 절연막(6)은, 실리콘기판(1)에 형성한 트렌치(5)에 매립되어 있고, 소위 트렌치 소자분리(STI)로 되어 있다. 소자분리 절연막(6)에 의해 끼워진 실리콘기판(1)의 볼록부에 2층 게이트구조의 트랜지스터가 형성되어 있다. 즉, 실리콘기판(1)의 볼록부에 접하여, 열산화막으로 이루어지는 터널산화막(7), 폴리실리콘으로 이루어지는 플로팅 게이트전극(8), 산화막/질화막/산화막의 3층막(=ONO막)(1), 폴리실리콘(13a)과 실리사이드(13b)로 이루어지는 컨트롤 게이트전극(14), 산화막(15)이 형성되어 있다. 또한, BPSG로 이루어지는 층간절연막(25)을 통해, 컨트롤 게이트전극(14)에 직교하는 방향으로 비트선(28)이 형성되어 있다.
각 메모리셀을 구성하는 트랜지스터의 단면을 도 3에 나타낸다. 도 3은, 도 1의 A-A' 단면에서의 단면도로 되어 있다. 도 3에 나타내는 바와 같이, 2층 게이트의 측면은 측벽(23)에 의해 덮어져 있고, 또한 층간절연막(25)에 의해 덮어져 있다. 2층 게이트의 양측에는 드레인(18)과 소스선(30)이 형성되어 있다. 드레인(18)은 콘택홀(27)을 통해 비트선(28)과 접속되어 있다. 한편, 본 발명의 특징인 소스선(30)은, 트랜지스터의 소스영역을 겸하는 확산층(30b)과, 확산층(30b)보다도 깊은 위치에 형성된 매립확산층(30a)에 의해 구성되어 있다.
소스선(30)의 길이방향의 단면도를 도 4에 나타낸다. 도 4는, 도 1의 C-C' 단면을 나타내는 단면도로 되어 있다. 도 4에 나타내는 바와 같이, 소스선(30)의 형성영역에서, 반도체기판(1)의 표면에는, 메모리셀의 부분이 볼록부(1a)가 되어, 소자분리 절연막이 제거된 후의 트렌치의 부분이 오목부(5)가 되는 주기적인 요철형상이 형성되어 있다. 도 4에 나타내는 단면에서, 실리콘기판의 볼록부(1a)는, 메모리셀의 소스영역에 해당한다. 소스선(30)은, 종래와 같은 깊이로 불순물이 주입 된 확산층(30b)과, 확산층(30b)보다도 깊은 위치에 불순물이 주입된 매립확산층(30a)의 2층으로 이루어지고, 확산층(30b)과 매립확산층(30a)이 서로 접속 일체화하여 소스선(30)을 구성하고 있다. 매립확산층(30a)은, 적어도, 그 불순물 분포의 하단이 실리콘기판(1)의 볼록부(1a)의 아래쪽에서 오목부의 저면(5b)보다도 깊은 위치에 있어, 오목부 저면(5b)에 있는 확산층(30b)끼리를 대략 직선형으로 접속하고 있다. 또한, 보다 바람직하게는, 매립확산층(30a)의 불순물 분포의 피크가 실리콘기판(1)의 볼록부(1a)의 아래쪽에서 오목부의 저면(5b)보다도 깊은 위치에 오도록 한다. 또한, 본 발명에서, 확산층 및 매립확산층의 불순물 분포의 경계는, 불순물 농도가 1013cm-2 이상인지 아닌지에 따라 결정하게 한다. 따라서, 확산층(30b)과 매립확산층(30a)은, 여기서는 불순물 농도가 1013cm-2 이상인 부분이다.
소스선(30)이 이러한 구조를 갖는 것에 의해, 어떤 메모리셀의 소스영역(=볼록부(1a))으로부터 오목부 측면(5a)의 확산층(30b)을 통해 전류가 일단 판독되면, 그 전류는, 오목부 저면(5b)의 확산층(30b)과 볼록부(1a)의 매립확산층(30a)을 교대로 경유하여, 거의 직선적인 경로를 흐를 수 있다. 즉, 소스선(30)은, 반도체기판의 볼록부(1a)에서, 오목부(5)의 저면보다도 깊은 위치에도 불순물이 분포하고 있는 것에 의해, 오목부(5)의 저면 끼리를 대략 직선형으로 접속하는 전류경로를 갖는다. 따라서, 소스선(30b)의 실질적인 선 길이가 단축되어, 소스선 저항이 감소된다. 또한, 확산층(30b)으로의 불순물의 주입이 불충해지기 쉬운 오목부 측면(5a)을 통과하는 회수가 단위 비트당 1회로 끝나기 때문에, 그것에 따라서도 소스선 저 항이 감소한다.
이것에 비해, 종래의 소스선은, 도 5에 나타내는 바와 같이, 실리콘기판(1)의 표면에 따라 불순물이 분포된 확산층(20)에만 따라 구성되어 있었다. 그 때문에, 어떤 메모리셀의 소스영역(=볼록부(1a))으로부터 오목부 측면(5a)의 확산층(20)을 통해 판독된 전류는, 오목부 저면(5b), 오목부 측면(5a) 및 인접셀의 소스영역(1a)을 반복하고 경유하여 흐르게 된다. 그 때문에, 피상의 소스선 길이에 비해, 오목부 측면(5b)정도 만큼 실효적인 소스선 길이가 길어져 있었다. 더욱이, 오목부 측면(5a)은, 오목부 저면(5b)에 비해 불순물이 주입되기 어렵고, 고저항이 되기 쉬우므로, 소스선(20)의 저항은 한층 더 증대하고 있었다.
본 발명의 효과는, 고집적화를 위해 메모리셀을 축소하면 한층 더 현저해진다. 특히, 반도체기판에 형성한 트렌치(=홈)에 소자분리 절연막을 매립하는 트렌치 소자분리를 행하는 경우, 메모리셀의 게이트 폭(W)의 축소에 비해 트렌치 깊이는 그다지 축소되지 않기 때문에, 매우 현저한 효과가 있다. 즉, 종래의 소스선에서는, 메모리셀이 축소됨에 따라 소스선 길이 중에서 오목부 측면이 차지하는 비율이 상대적으로 커지기 때문에, 메모리셀의 게이트 폭(W) 방향의 크기에 대한 인접 메모리셀 사이의 소스선 길이의 비율이 증가해 가게 되고, 단위 비트당 소스선 저항이 상승하고 있었다. 이것에 비해, 본 건 발명인 경우에는, 메모리셀이 축소되어도, 메모리셀의 게이트 폭(W) 방향의 크기에 대한 인접 메모리셀 사이의 소스선 길이의 비율이 거의 증가하지 않기 때문에, 단위 비트당 소스선 저항의 상승이 대폭 억제된다.
본 건 발명에서는, 매립확산층을 형성하여 소스선으로 하기 때문에, 소스영역이 깊은 구조로 되고, 소스·드레인 사이 내압이 종래에 비교해 저하하는 것도 생각된다. 그렇지만, 기록, 소거, 판독 동작 중 어디에서도, 소스가 접지레벨 또는 오픈(플로팅)상태에 있는 플래시 메모리이면, 내압저하의 고려는 필요치 않다. 따라서, 드레인이 아닌 소스영역을 깊게 한 것을 특징으로 하는 본 건 발명은, 그와 같은 동작을 행하는 플래시 메모리에 특히 적합하다.
또한, 본 실시예에서는, 오목부 저면(5b)에서, 매립확산층(30a)과 확산층(30b)이 상하로 접속하고 있기 때문에, 오목부 저면(5b)에서의 소스선의 단면적이 커져, 소스선 저항이 한층 더 낮게 되어 있다. 특히, 본 실시예에서는, 매립확산층(30a)의 깊이가, 오목부(5)의 아래쪽에서 볼록부(1a)의 아래쪽보다도 깊게 되어 있기 때문에, 오목부 저면(5b)에서의 소스선의 단면적 확대효과가 한층 더 현저하다. 단, 매립확산층(30a)의 형상은 특히 한정되지 않고, 오목부 저면(5b)에 있는 확산층(30b)끼리를 대략 직선형으로 접속할 수 있는 형상이면, 어떠한 형상이라도 된다.
또한, 매립확산층(30a)과 확산층(30b)의 형성에 사용하는 불순물은, 일반적인 n형 또는 p형 불순물이면 어느 것을 사용해도 된다. 예를 들면, n형 불순물이면 As, P, Sb 등을 사용할 수 있고, p형 불순물이면 B, BF2 등을 사용할 수 있다. 단, 컨트롤 게이트전극(14)의 아래쪽으로의 확산을 방지하기 위해, 원자량 또는 분자량의 큰 불순물을 사용하는 것이 유리하고, 예를 들면 As나 BF2 등을 사용하는 것이 바람직하다. 또한, 매립확산층(30a)과 확산층(30b)에서의 불순물의 도우즈량은, 종래의 소스선과 같게 할 수 있고, 예를 들면 1014∼1015cm-2로 할 수 있다. 또한, 매립확산층(30a)과 확산층(30b)의 불순물 농도는, 서로 같아도, 달라도 된다. 매립확산층(30a)의 불순물 농도가, 확산층(30b)의 불순물 농도보다도 높은 경우는, 매립확산층(30a)을 흐르는 전류량이 증가하므로 소스영역의 단차의 영향을 보다 작게 할 수 있다. 한편, 확산층(30b)의 불순물 농도가, 매립확산층(30a)의 불순물 농도보다도 높은 경우는, 소스·드레인 사이 내압을 높게 유지하면서, 소스저항을 감소할 수 있다.
다음에, 본 실시예에 관한 불휘발성 반도체 발광장치의 제조방법에 대하여 설명한다. 본 실시예의 불휘발성 반도체발광장치의 제조방법은, 대략, 반도체기판 상에, 소자분리 절연막을 형성하는 공정과, 컨트롤 게이트전극, 소스영역 및 드레인영역을 가지며, 상기 소자분리 절연막에 의해 서로 소자분리된 트랜지스터를, 매트릭스형으로 복수개 형성하는 공정과, 상기 소스영역을 포함하고 상기 컨트롤전극에 평행한 소스선 형성영역에, 상기 컨트롤전극에 대하여 자기정합적으로 불순물을 주입함으로써, 상기 소자분리 절연막의 저면보다도 깊은 위치까지 불순물이 분포된 매립확산층을 형성하는 공정과, 상기 소스선 형성영역에, 상기 컨트롤전극에 대하여 자기정합적으로 불순물을 주입함으로써, 불순물이 상기 반도체기판의 표면에 따라 분포되고, 그 분포가 상기 매립확산층에 연속한 확산층을 형성하는 공정을 구비한다.
한편, 상기 매립확산층의 형성 후, 상기 확산층의 형성 전에, 상기 소스선 형성영역의 상기 소자분리 절연막을 제거하는 것이 바람직하다. 또한, 상기 확산층을 형성하는 공정에서, 상기 불순물의 주입을, 상기 반도체기판에 대하여 수직방향과 경사방향에서 행하는 것이 바람직하다.
이하, 상술한다.
(1) 트렌치 소자분리형성
우선, 도 6a∼6d, 도 7e∼7g에 나타내는 바와 같이, 실리콘기판 상에 트렌치 소자분리를 형성한다. 도 6a∼6d 및 도 7e∼7g는, 도 1의 B-B' 단면에서의 단면도를 나타내는 공정도이다. 처음에, 도 6a에 나타내는 바와 같이, 실리콘기판(1)의 표면에, 200Å 정도의 열산화막(2)을 형성하고, 계속해서 2000Å 정도의 질화막(3)을 퇴적한다. 그리고, 포토레지스트(4)를 형성하고, 트렌치를 형성하는 영역의 레지스트(4)를 포토리소그래피에 의해 제거한다.
다음에, 도 6b에 나타내는 바와 같이, 포토레지스트(4)를 마스크로 하여 질화막(3) 및 열산화막(2)을 드라이에치하고, 포토레지스트(4)를 제거한 후, 패터닝한 질화막(3) 및 열산화막(2)을 마스크로 하여, 실리콘기판(1)을 드라이에칭함으로써, 깊이 3000Å 정도의 트렌치(5)를 형성한다. 한편, 트렌치(5)의 깊이의 하한은, 1000Å 이상, 보다 바람직하게는 2000Å 이상으로 하는 것이 바람직하고, 트렌치(5)의 깊이의 상한은, 3000Å 이하, 보다 바람직하게는 5000Å 이하로 하는 것이 바람직하다.
다음에, 도 6c에 나타내는 바와 같이, 트렌치(5)를 형성하기 위한 에칭에 의한 플라즈마 손상층의 제거 및 트렌치(5)의 코너부에서의 전계집중을 억제하기 위 한 트렌치(5)의 코너 라운드 등을 목적으로서, 트렌치 내벽을 300Å 정도 열산화한다. 그 후, 소자분리 절연막으로서 5000Å 정도의 매립산화막(6)을 퇴적하여, 트렌치(5)를 매립한다.
다음에, 도 6d에 나타내는 바와 같이, 매립산화막(6)을 화학적 기계연마(CMP)에 의해 평탄화한 후, 도 7e에 나타내는 바와 같이, 매립산화막(6)을 희불산으로 소정량만 웨트에치한다. 그리고, 도 7f에 나타내는 바와 같이, 질화막(3)을 열인산으로 제거함으로써, 트렌치 소자분리(STI)를 형성한다. 그리고, 도 7g에 나타내는 바와 같이, N웰 및 P웰을 형성하기 위한 이온주입을 행한 후, 열산화막(2)을 희불산으로 제거한다.
(2) 2층 게이트구조의 형성
다음에, 도 8h∼8j에 나타내는 바와 같이, 2층 게이트구조를 형성한다. 도 8h∼8j는, 도 1의 B-B' 단면에서의 단면도를 나타내는 공정도이다. 우선, 도 8h에 나타내는 바와 같이, 메모리셀의 터널산화막이 되는 100Å 정도의 열산화막(7)을 형성하고, 계속하여 메모리셀의 플로팅 게이트전극이 되는 1000Å 정도의 인 첨가 폴리실리콘(8)을 퇴적한다. 그리고, 포토레지스트(9)를 형성하고, 포토리소그래피에 의해 매립산화막(6) 상의 레지스트(9)를 스트라이프형으로 제거한다.
다음에, 도 8i에 나타내는 바와 같이, 레지스트(9)를 마스크로 하여, 인 첨가 폴리실리콘(8)을 드라이에치함으로써, 플로팅 게이트전극의 게이트 폭(W) 방향의 패터닝을 행한다. 레지스트(9)의 제거한 후, 인 첨가 폴리실리콘(8)의 표면에, 50Å 정도의 열산화막, 계속하여 질화막, 산화막을 퇴적하여, 산화막/질화막/산화 막의 3층으로 이루어지는 ONO막(10)을 형성한다.
이 공정 후, 주변회로영역(도시하지 않음)에 게이트구조를 형성하기 위해 필요한 처리를 행한다. 즉, 메모리셀영역을 포토레지스트로 덮은 후, 주변회로영역의 ONO막(10), 인 첨가 폴리실리콘(8), 터널산화막(7)을 제거한다. 메모리영역을 덮는 포토레지스트를 제거한 후, 도 8j에 나타내는 바와 같이, 주변회로영역의 게이트 산화막이 되는 150Å 정도의 열산화막을 형성하고, 계속하여 메모리셀의 컨트롤 게이트전극 및 주변회로의 게이트전극이 되는 1000Å 정도의 인 첨가 폴리실리콘(13a), 텅스텐 실리사이드(WSi)(13b)를 퇴적하고, 그 위에 2000Å 정도의 산화막(15)을 퇴적한다.
다음에, 레지스트(도시하지 않음)를 마스크로 하여, 산화막(15)을 소정의 게이트 전극형상으로 드라이에칭한다. 포토레지스트를 제거한 후, 패터닝한 산화막(15)을 마스크로 하여, 텅스텐 실리사이드(WSi)(13b) 및 인 첨가 폴리실리콘(13a)을 드라이에치하여, 메모리셀의 컨트롤 게이트전극 및 주변회로의 게이트전극을 형성한다. 컨트롤 게이트전극은, 스트라이프형으로 형성한다.
그리고, 주변회로영역을 레지스트에 의해 덮은 후, 스트라이프형으로 패터닝된 산화막(15), 텅스텐 실리사이드(13b), 폴리실리콘(13a)을 마스크로 하여, 메모리셀영역의 ONO막(10) 및 인 첨가 폴리실리콘(8)을 드라이에치함으로써, 플로팅 게이트전극의 게이트 길이(L)방향의 패터닝을 행하고, 플로팅 게이트전극을 형성한다.
(3) 소스·드레인영역과 소스선의 형성
다음에, 도 9k∼9n 및 도 10k∼10n에 나타내는 바와 같이, 메모리셀의 소스·드레인영역과 소스선의 형성을 행한다. 도 9k∼9n은, 도 1의 A-A' 단면에서의 단면도를 나타내는 공정도이고, 도 10k∼10n은 도 1의 C-C' 단면에서의 단면도를 나타내는 공정도이다. 도 9k∼9n과, 도 10k∼10n은, 동일한 공정을 다른 단면에서 본 도면이다.
우선, 도 9k 및 도 10k에 나타내는 바와 같이, 주변회로를 덮는 레지스트 산화막(15), 컨트롤 게이트전극(14), ONO막(10), 플로팅 게이트전극(8)을 마스크로 하여 불순물의 이온주입을 행하고, 자기정합적으로 메모리셀의 소스·드레인영역(18)을 형성한다. 이때 소스·드레인영역(18)은, 도 10k에 나타내는 바와 같이 실리콘기판(1)의 볼록부에 형성된다.
다음에, 도 9l 및 도 10l에 나타내는 바와 같이, 주변회로영역을 덮는 레지스트를 제거한 후, 주변회로영역 및 메모리셀의 드레인측 1/2을 덮는 레지스트(19)를 형성한다. 그리고, 레지스트(19), 패터닝한 산화막(15), 컨트롤 게이트전극(14), ONO막(10), 컨트롤 게이트전극(8)을 마스크로 하여 불순물의 이온주입을 행하고, 자기정합적으로 매립확산층(30a)을 형성한다. 여기서, 매립확산층(30a)을 형성하기 위한 불순물 주입을 소스·드레인영역(18)으로의 불순물 주입보다도 고전압으로 행함으로써, 매립확산층(30a)을 소스·드레인영역(18)보다도 깊은 위치에 형성한다. 매립확산층(30a)의 깊이는, 적어도 소스영역(18)의 아래쪽에서의 매립확산층(30)의 불순물 분포의 하단이 트렌치(5)의 저면보다도 깊은 위치에 오도록 한다. 보다 바람직하게는, 소스영역(18)의 아래쪽에서, 매립확산층(30a)의 불순물 분포의 피크가 트렌치(5)의 저면보다도 깊은 위치에 오도록 한다. 매립확산층(30a)을 형성하기 위해서는, 예를 들면, As(비소)를 500∼600keV 정도의 에너지로 1015cm-2 오더 주입하면 된다.
또한, 본 실시예에서는, 도 10l에 나타내는 바와 같이, 매립확산층(30a)의 깊이가, 트렌치(5)의 아래쪽에서 소스영역(18)의 아래쪽보다도 깊게 되어 있다. 이것은, 매립산화막(6)의 상면에 트렌치(5)의 저면과 대향하여 스트라이프형의 홈(6a)이 형성되어 있기 때문이다. 즉, 불순물을 전체에 동일한 조건으로 주입한 경우, 실리콘기판(1)의 표면으로부터 오목한 스트라이프 홈(6a)의 부분에서는 불순물을 보다 깊게 침입시킬 수 있다. 그 때문에, 트렌치(5)의 아래쪽에서의 매립확산층(30a)의 깊이가, 다른 영역에 비해 깊어진다. 이와 같이, 매립산화막(6)의 상면을 소정깊이로 에칭해 놓음으로써, 매립확산층(30a)의 형상을 어느 정도 제어할 수 있다.
다음에, 도 9m 및 도 10m에 나타내는 바와 같이, 포토레지스트(19), 패터닝한 산화막(15), 컨트롤 게이트전극(14), ONO막(10), 플로팅 게이트전극(8)을 마스크로 하여, 매립산화막을 드라이에칭에 의해 자기정합적으로 제거한다.
그리고, 도 9n 및 도 10n에 나타내는 바와 같이, 레지스트(19), 패터닝한 산화막(15), 컨트롤 게이트전극(14), ONO막(10), 컨트롤 게이트전극(8)을 마스크로 하여 불순물의 이온주입을 행하고, 자기정합적으로 확산층(30b)을 형성한다. 확산층(30b)은, 실리콘기판(1)의 표면에 따라 불순물이 분포되는 바와 같은 주입깊이로 한다. 확산층(30b)을 형성하기 위해서는, 예를 들면, As를 30∼40keV 정도의 에너 지로 1015cm-2 오더 주입하면 된다.
이렇게 해서 형성된 매립확산층(30a)과 확산층(30b)은 접속 일체화하여 소스선을 구성한다. 즉, 매립확산층(30a)은, 그 불순물 분포의 하단이 트렌치(5)의 저면보다도 깊은 위치에 있기 때문에, 트렌치(5)의 저면에 있는 확산층(30b)끼리를 대략 직선형으로 접속할 수 있다. 소스선(30)이 이러한 구조를 갖는 것에 의해, 어떤 메모리셀의 소스영역에서 트렌치 측면의 확산층(30b)을 통해 전류가 일단 판독되면, 그 전류는, 트렌치 저면의 확산층(30b)과 매립확산층(30a)을 교대로 경유하여, 거의 직선적인 경로를 흐를 수 있다.
또한, 매립확산층(30a)과 확산층(30b)을 형성하는 깊이는, 도 10n에 나타내는 바와 같이, 트렌치(5)의 저면에서 매립확산층(30a)과 확산층(30b)이 상하로 접속하는 깊이로 하는 것이 바람직하다. 이것에 의해, 트렌치(5)의 저면에서의 소스선(30)의 단면적이 커져, 소스선 저항이 한층 더 낮아진다. 특히, 본 실시예에서는, 트렌치(5)의 아래쪽에서의 매립확산층(30a)이, 소스영역(18)의 아래쪽에서의 매립확산층(30a)보다도 깊은 위치에 형성되어 있기 때문에, 트렌치 저면에서의 소스선(30)의 단면적 확대효과가 한층 더 현저해진다.
한편, 본 실시예에서는, 매립확산층(30a)을 형성한 후, 확산층(30b)을 형성하기 전에 소자분리 절연막인 매립산화막(6)을 에칭에 의해 제거하였다. 이것에는, 매립확산층(30a)의 주입깊이나 형상의 제어가 용이하게 된다는 이점이 있다. 즉, 매립산화막(6)에 의해 트렌치가 매립된 상태로 매립확산층(30a)의 형성을 행함으로써, 트렌치(5)의 영향을 배제하여 매립산화막(6)을 실리콘기판(1)의 주표면에 대략 평행하게 형성하는 것이 가능하게 된다. 또한, 전술한대로, 매립산화막(6)의 상면을 소정형상으로 에칭하고 나서 매립확산층(30a)의 이온주입을 행하면, 매립확산층(30a)의 형상이나 주입깊이를 어느 정도 제어하는 것도 할 수 있다.
(4) 드레인·콘택홀과 비트선의 형성
다음에, 도 11o∼11q 및 도 12r∼12s에 나타내는 바와 같이, 드레인·콘택홀과 비트선의 형성을 행한다. 우선, 도 11o에 나타내는 바와 같이, 포토레지스트(19)를 제거한 후, 이온주입을 행하여, 주변회로영역의 N/P 확산층을 형성한 후, 2000Å 정도의 산화막(22)을 퇴적한다. 또한, 컨트롤전극에 대하여 자기정합적으로 콘택홀을 형성하는 SAC(Self Aligned Contact)를 사용하는 경우에는, 2000Å 정도의 산화막(22) 대신에, 100Å 정도의 산화막과 2000Å 정도의 질화막과의 적층막을 형성한다.
다음에, 도 11p에 나타내는 바와 같이, 산화막(22)을 에치백하여 측벽(23)을 형성한 후, 이온주입을 행하여 주변회로영역의 N+/P+ 확산층을 형성한다. 그리고, 도 11q에 나타내는 바와 같이, 층간절연막으로서 10000Å 정도의 BPSG(25)를 퇴적하여 CMP 등에 의한 평탄화를 행한 후, 포토레지스트(26)를 형성하고, 콘택홀의 형성영역의 레지스트(26)를 포토리소그래피에 의해 제거한다.
다음에, 도 12r에 나타내는 바와 같이, 포토레지스트(26)를 마스크로 하여 BPSG막(25)을 드라이에칭함으로써 콘택홀(27)을 형성한다. 그리고, 도 12s에 나타내는 바와 같이, 포토레지스트(26)를 제거한 후, 콘택홀(27)에 텅스텐(W)을 매립하여 플러그를 형성한 후, 4000Å 정도의 알루미늄 등의 금속막을 퇴적하고, 포토리 소그래피에 의해 패터닝을 하여 비트선(28)으로 한다.
(실시예 2)
본 실시예에서는, 실시예 1의 확산층(30b)의 형성공정에서, 불순물의 주입을, 실리콘기판(1)에 대하여 수직방향과 경사방향에서 행함으로써, 트렌치(5)의 측면에서의 소스선(30)의 저항을 감소한다. 도 10n에 나타낸 바와 같이, 확산층(30b)의 형성공정에서 불순물을 수직방향에서만 주입한 경우, 트렌치(5)의 측면부분은 저면부분에 비해 불순물이 주입되기 어려운 경향이 있다. 특히, 트렌치(5)의 측벽이 서있는 경우에, 그 경향이 현저해진다. 본 발명에 의하면, 판독 전류가 트렌치(5)의 측면을 통과하는 것은 단위 비트마다 1회로 끝나기 때문에, 트렌치(5) 측면의 영향은 비교적 작지만, 트렌치(5) 측면에서의 불순물 농도가 극단적으로 작아진 경우에는 영향을 무시할 수 없다. 그래서, 본 실시예에서는, 실리콘기판(1)에 대하여 경사방향에서도 불순물의 주입을 행함으로써, 트렌치(5)의 측면부분에서의 불순물 농도를 높인다. 이것에 의해, 트렌치(5)의 측벽이 서있는 경우라도, 소스선(30)의 저항을 낮게 억제할 수 있다.
실리콘기판(1)에 대한 경사방향의 불순물 주입은, 수직방향의 주입의 전후 중 어디에서 행해도 되며, 장치상 가능하면 수직방향의 주입과 동시에 행해도 된다. 또한, 주입의 회수도 특히 제한되지 않고, 수직방향의 주입과 경사방향의 주입을 각각 복수회 행해도 된다.
(실시예 3)
본 실시예에서는, 실시예 1의 불휘발성 반도체 기억장치에 있어서, 매립확산층(30a)과 확산층(30b)의 사이에, 제2 확산층(30c)을 형성함으로써, 소스선의 저항을 더욱 감소한다. 그 밖의 점은, 실시예 1과 동일하다. 본 실시예에 관한 불휘발성 반도체 기억장치의 예를, 도 13 및 도 14에 나타낸다. 도 13은, 도 1의 A-A' 단면에 대응하고 있고, 도 14는, 도 1의 C-C' 단면에 대응하고 있다. 바람직하게는, 도 14에 나타내는 바와 같이, 메모리셀이 되는 볼록부(1a)에서, 매립확산층(30a)과 확산층(30b)이 깊이 방향으로 연속하도록, 매립확산층(30a)과 확산층(30b)의 사이에 제2 확산층(30c)이 형성한다. 이와 같이 제2 확산층(30c)을 형성함으로써, 소스선의 저항을 한층 더 감소할 수 있다.
또한, 제2 확산층(30c)을 형성하기 위해서는, 예를 들면, 실시예 1의 도 9n 및 도 10n에 나타내는 공정에서, 확산층(30b)의 형성 전 또는 형성 후에, 매립확산층(30a)과 확산층(30b)의 사이의 주입깊이가 되도록 40∼500keV의 사이에서 주입에너지를 조절하여 As를 주입하면 된다.
상기 실시예 1 내지 3에서는, 트렌치 소자분리를 행한 경우를 예로 설명했지만, 본 발명은 이것에 한정되지 않는다. 예를 들면, 필드산화막을 형성하여 소자분리를 행하는 선택산화법(LOCOS)을 행하는 경우에서도, 필드산화막을 제거한 후의 실리콘기판에는 오목부가 형성되기 때문에, 본 건 발명을 적용함으로써 소스선 저항감소의 효과를 얻는 것을 할 수 있다.
이상 설명한 바와 같이 본 건 발명의 불휘발성 반도체 기억장치에서는, 소스선이 확산층과 매립확산층으로 구성되어 있기 때문에, 어떤 메모리셀의 소스영역으로부터 판독된 전류는, 오목부 저면의 확산층과 매립확산층을 교대로 경유하여, 거의 직선적인 경로를 흐를 수 있다. 따라서, 소스선이 실질적인 선 길이가 단축되어, 소스선 저항이 감소된다. 또한, 메모리셀이 축소되어도, 메모리셀의 게이트 폭(W) 방향의 크기에 대한 인접 메모리셀 사이의 소스선 길이의 비율이 거의 증가하지 않기 때문에, 스케일러빌리티에 뛰어난 불휘발성 반도체 기억장치를 제공할 수 있다.

Claims (3)

  1. 반도체기판 상에, 플로팅 게이트전극과 컨트롤 게이트전극을 갖는 트랜지스터로 이루어지고, 매트릭스형으로 배열된 복수의 메모리셀과, 각 메모리셀을 소자분리하기 위한 소자분리 절연막과, 상기 컨트롤 게이트전극에 대하여 자기정합적으로 형성된 소스선을 갖는 불휘발성 반도체 기억장치에 있어서,
    상기 반도체기판의 표면은, 상기 소스선의 형성영역에서, 상기 메모리셀의 부분이 볼록부가 되고, 상기 소자분리 절연막이 제거된 부분이 오목부가 되는 주기적인 요철형상을 가지며,
    상기 소스선은, 상기 반도체기판의 표면에 따라 불순물이 분포된 확산층과, 상기 확산층보다도 깊은 위치에 불순물이 분포된 매립확산층을 갖고, 상기 매립확산층이 상기 오목부 저면에 있는 확산층 끼리를 접속하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 제 1 항에 있어서,
    상기 볼록부에서, 상기 확산층과 상기 매립확산층이 접속된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    판독, 기록, 소거 중 어느 하나의 동작에서도, 상기 소스선은 접지전위 또는 플로팅상태인 것을 특징으로 하는 불휘발성 반도체 기억장치.
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