KR100697603B1 - 횡전계 방식 액정표시장치와 그 제조방법 - Google Patents

횡전계 방식 액정표시장치와 그 제조방법 Download PDF

Info

Publication number
KR100697603B1
KR100697603B1 KR1020040042665A KR20040042665A KR100697603B1 KR 100697603 B1 KR100697603 B1 KR 100697603B1 KR 1020040042665 A KR1020040042665 A KR 1020040042665A KR 20040042665 A KR20040042665 A KR 20040042665A KR 100697603 B1 KR100697603 B1 KR 100697603B1
Authority
KR
South Korea
Prior art keywords
gate
layer
electrode
substrate
amorphous silicon
Prior art date
Application number
KR1020040042665A
Other languages
English (en)
Other versions
KR20050117367A (ko
Inventor
권오남
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020040042665A priority Critical patent/KR100697603B1/ko
Publication of KR20050117367A publication Critical patent/KR20050117367A/ko
Application granted granted Critical
Publication of KR100697603B1 publication Critical patent/KR100697603B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134372—Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps

Abstract

본 발명은 액정표시장치에 관한 것으로 특히, 횡전계 방식 액정표시장치에 관한 것이다.
본 발명은 횡전계 방식 액정표시장치의 한쪽기판인 어레이 기판을 2 마스크 공정으로 제작하는 것을 특징으로 한다.
이와 같이 공정을 단순화 하면, 공정 중 불량발생 확률을 낮출 수 있고, 공정 시간 단축 및 공정 비용을 낮출 수 있기 때문에 제품의 수율을 개선할 수 있는 동시에, 제품의 경쟁력을 개선할 수 있는 장점이 있다.

Description

횡전계 방식 액정표시장치와 그 제조방법{In-Plane switching mode LCD and method for fabricating of the same}
도 1은 일반적인 횡전계 방식 액정표시장치의 일부를 개략적으로 도시한 단면도이고,
도 2는 종래에 따른 횡전계 방식 액정표시장치용 어레이 기판의 구성을 도시한 확대 평면도이고,
도 3a와 도 3b와 도 3c와 도 3d는 종래에 따른 제 1 마스크 공정을 나타낸 것으로, 도 2의 Ⅱ-Ⅱ,Ⅲ-Ⅲ,Ⅳ-Ⅳ,Ⅴ-Ⅴ를 따라 절단한 공정 단면도이고,
도 4(a,b,c,d) 내지 도 8(a,b,c,d)는 종래에 따른 제 2 마스크 공정을 나타낸 것으로, 각각 도 2의 Ⅱ-Ⅱ,Ⅲ-Ⅲ,Ⅳ-Ⅳ,Ⅴ-Ⅴ를 따라 절단하여 공정순서에 따라 도시한 공정 단면도이고,
도 9a와 도 9b와 도 9c와 도 9d는 종래의 제 3 마스크 공정을 나타낸 것으로, 도 2의 Ⅱ-Ⅱ,Ⅲ-Ⅲ,Ⅳ-Ⅳ,Ⅴ-Ⅴ를 따라 절단한 공정 단면도이고,
도 10a와 도 10b와 도 10c와 도 10d는 종래의 제 4 마스크 공정을 나타낸 것으로, 도 2의 Ⅱ-Ⅱ,Ⅲ-Ⅲ,Ⅳ-Ⅳ,Ⅴ-Ⅴ를 따라 절단한 공정 단면도이다.
도 11은 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판의 일부를 도시한 확대 평면도이고,
도 12(a,b,c,d) 내지 도 18(a,b,c,d)는 본 발명의 제 1 마스크 공정을 나타낸 것으로, 도 11의 Ⅶ-Ⅶ,Ⅷ-Ⅷ,Ⅸ-Ⅸ,Ⅹ-Ⅹ을 따라 절단하여 공정순서대로 도시한 공정 단면도이고,
도 19(a,b,c,d) 내지 도 22(a,b,c,d)는 본 발명의 제 2 마스크 공정을 나타낸 것으로, 각 도면의 a,b,c,d는 도 11의 Ⅶ-Ⅶ,Ⅷ-Ⅷ,Ⅸ-Ⅸ,Ⅹ-Ⅹ을 따라 절단하여 공정순서대로 도시한 공정 단면도이다.
<도면의 주요부분에 대한 간단한 설명>
100 : 기판 116 : 게이트 전극
102 : 게이트 절연막 132 : 산화막
AL : 액티브층 OCL : 오믹 콘택층
본 발명은 액정표시장치(Liquid Crystal Display Device)에 관한 것으로 특히, 횡전계 방식 액정표시장치(In-plane switching mode LCD )에 관한 것이다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD 이하, 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
상기 액정표시장치는 공통 전극이 형성된 컬러필터 기판(상부기판)과 화소 전극이 형성된 어레이 기판(하부기판)과, 상부 및 하부기판 사이에 충진된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통 전극과 화소 전극이 상-하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하다.
그러나, 상-하로 걸리는 전기장에 의한 액정구동은 시야각 특성이 우수하지 못한 단점을 가지고 있다. 따라서, 상기의 단점을 극복하기 위해 새로운 기술이 제안되고 있다. 하기 기술될 액정표시장치는 횡전계에 의한 액정 구동방법으로 시야각 특성이 우수한 장점을 갖고 있다.
도 1은 일반적인 횡전계 방식 액정표시장치의 단면을 도시한 확대 단면도이다.
도시한 바와 같이, 횡전계 방식 액정표시장치(B)는 컬러필터기판(B1)과 어레이 기판(B2)이 이격되어 구성되며, 컬러필터기판 및 어레이 기판 (B1,B2)사이에는 액정층(28)이 개재되어 있다.
상기 어레이 기판(B2)은 투명한 절연 기판(10)에 정의된 다수의 화소(P)마다 박막트랜지스터(T)와 공통 전극(32)과 화소 전극(18)이 구성된다.
상기 박막트랜지스터(T)는 게이트 전극(12)과, 게이트 전극(12) 상부에 절연막(15)을 사이에 두고 구성된 반도체층(22)과, 반도체층(22)의 상부에 서로 이격하여 구성된 소스 및 드레인 전극(26,28)을 포함한다.
전술한 구성에서, 상기 공통 전극(32)과 화소 전극(18)은 동일 기판 상에 서로 평행하게 이격하여 구성된다.
도시하지는 않았지만, 상기 화소(P)의 일 측을 따라 연장된 게이트 배선(미도시)과, 이와는 수직한 방향으로 연장된 데이터 배선(미도시)이 구성되고, 상기 공통 전극(32)에 전압을 인가하는 공통 배선(미도시)이 구성된다.
상기 컬러필터 기판(B1)은 투명한 절연 기판(30) 상에 상기 게이트 배선(미도시)과 데이터 배선(미도시)과 박막트랜지스터(T)에 대응하는 부분에 블랙매트릭스(32)가 구성되고, 상기 화소(P)에 대응하여 컬러필터(34a,34b)가 구성된다.
상기 액정층(28)은 상기 공통 전극(32)과 화소 전극(18)의 수평전계(29)에 의해 동작된다.
이하, 도 2를 참조하여, 전술한 바와 같은 횡전계 방식 액정표시장치를 구성하는 어레이 기판의 구성을 설명한다.
도 2는 종래에 따른 횡전계 방식 액정표시장치용 어레이 기판의 구성을 개략적으로 도시한 평면도이다.
도시한 바와 같이, 기판(50)상에 일 방향으로 연장되고 일 끝단에 게이트 패드(56)를 포함하는 게이트 배선(54)과, 게이트 배선(54)과는 수직하게 교차하여 화소 영역(P)을 정의하며 일 끝단에 데이터 패드(84)를 포함하는 데이터 배선(82)이 구성된다.
상기 게이트 패드(56)의 상부에는 이와 접촉하는 투명한 게이트 패드 단자(96)가 구성되고, 상기 데이터 패드(84)의 상부에는 이와 접촉하는 투명한 데이터 패드 단자(98)가 구성된다.
상기 게이트 패드 단자 및 데이터 패드 단자(96,98)는 외부의 신호를 입력받는 역할을 하게 된다.
또한, 상기 게이트 배선(54)과는 평행하게 이격하여 화소 영역(P)을 가로지르는 공통 배선(58)이 구성된다.
상기 게이트 배선(54)과 데이터 배선(82)의 교차지점에는 상기 게이트 배선(54)과 연결된 게이트 전극(52)과, 게이트 전극(52) 상부의 반도체층(AL,OCL)과, 반도체층(AL,OCL) 상부의 소스 전극(88)과 드레인 전극(90)을 포함하는 박막트랜지스터(T)가 구성된다.
상기, 화소 영역(P)에는 상기 공통 배선(58)에 수직하게 연장되고 서로 평행하게 이격된 공통 전극(60)이 구성되고, 상기 공통 전극(60)사이에는 공통 전극(60)과 평행하게 이격된 화소 전극(94)이 구성된다.
이때, 상기 화소 전극(94)은 상기 드레인 전극(90)과 연결되며 투명한 도전성 재질로 형성될 수 있다.
전술한 바와 같은 IPS 구조는 5 마스크 공정 및 4 마스크 공정으로 제작 될 수 있으며 이하, 4 마스크 공정으로 제작하는 방법에 대해 설명한다.
도 3은 제 1 마스크 공정을 나타낸 도면으로 자세히는, 도 3a와 도 3b와 도 3c와 도 3d는 각각 도 2의 Ⅱ-Ⅱ,Ⅲ-Ⅲ,Ⅳ-Ⅳ,Ⅴ-Ⅴ를 절단한 단면도이다.
도시한 바와 같이, 기판(50)상에 스위칭 영역(S)을 포함하는 화소 영역(P)과, 게이트 영역(G)과 데이터 영역(D)을 정의한다.
상기 다수의 영역(S,P,G,D)이 정의된 기판(50)상에 알루미늄(Al), 알루미늄합금(AlNd), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr)등을 포함하는 금속물질을 증착하고 제 1 마스크 공정으로 패턴하여, 상기 스위칭 영역(S)에 대응하여 게이트 전극(52)과, 상기 게이트 영역(G)에 대응하여 일 끝단에 게이트 패드(56)를 포함하는 게이트 배선(도 2의 54)을 구성하고, 상기 게이트 배선(도 2의 54)과 평행하게 이격하여 공통 배선(도 2의 58)을 구성하고, 상기 공통 배선(도 2의 58)에서 상기 화소 영역(P)으로 수직하게 연장된 다수의 공통 전극(60)을 형성한다.
이때, 상기 게이트 전극 및 게이트 배선(52,54)은 저저항 금속인 알루미늄 계열의 금속과, 상기 알루미늄 계열의 금속을 보호하기 위한 버퍼금속으로 몰리브덴(Mo)이나 크롬(Cr)을 적층한 이중 금속층으로 형성되는 것이 일반적이다.
이하, 도 4 내지 8은 제 2 마스크 공정을 순서대로 나타낸 공정 단면도이다.
도 4(a,b,c,d) 내지 도 8(a,b,c,d)는 각각 도 2의 Ⅱ-Ⅱ,Ⅲ-Ⅲ,Ⅳ-Ⅳ,Ⅴ-Ⅴ를 절단하여 공정순서대로 나타낸 공정 단면도이다.
도 4a와 도 4b와 도 4c와 도 4d에 도시한 바와 같이, 상기 게이트 전극(52) 과 게이트 배선(도 2의 54)등이 형성된 기판(50)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 게이트 절연막(62)을 형성한다.
연속하여, 상기 게이트 절연막(62)의 상부에 순수 비정질 실리콘층(64)과 불순물이 포함된 비정질 실리콘층(66)을 적층한다.
다음으로, 상기 불순물 비정질 실리콘층(66)의 상부에 앞서 언급한 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 금속층(68)을 형성한다.
다음으로, 상기 금속층(68)의 상부에 포토레지스트(photo-resist)를 도포하여 감광층(70)을 형성한 후, 상기 감광층(70)이 형성된 기판(50)의 이격된 상부에 두번째 마스크(M)를 위치시킨다.
상기 마스크(M)는 투과부(A1)와 반투과부(A2)와 반사부(A3)로 구성되며, 상기 스위칭 영역(S)에는 반투과부(A2)와, 반투과부(A2)의 양측에 반사부(A3)가 위치하도록 하고, 상기 데이터 영역(D)에는 반사부(A3)가 위치하도록 한다.
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층을 노광하고, 노광된 감광층을 현상하는 공정을 진행한다.
이때, 상기 감광층(70)이 포지티브(positive) 특성을 가진다고 가정할 경우, 상기 반사부(A3)에 대응하는 감광층(70)은 빛으로부터 차단되었기 때문에 노광되지 않은 상태가 되고, 상기 투과부(A1)에 대응하는 부분은 상기 빛으로부터 완전 노광 되고 상기 반투과부(A2)에 대응하는 부분은 빛의 세기가 약하므로 약하게 노광되는 특성이 있다.
상기 현상공정을 진행하게 되면, 노광 공정중 노광된 부분이 제거된다.
도 5a와 도 5b와 도 5c와 도 5d에 도시한 바와 같이, 앞서 현상공정을 진행하게 되면 스위칭 영역(S)에 대응하여 낮은 부분이 존재하는 단차진 제 1 감광패턴(72)이 남게 되고, 상기 데이터 영역(D)에 대응하여 원래의 높이로 패턴된 제 2 감광패턴(74)이 남게 된다.
이때, 상기 감광패턴(72,74)의 주변으로 상기 금속층(68)이 노출된 형태이다.
다음으로, 상기 감광패턴(72,74)의 주변으로 노출된 금속층(68)과 그 하부의 불순물 비정질 실리콘층(66)과 순수 비정질 실리콘층(64)을 제거하는 공정을 진행한다.
이와 같이 하면, 도 6a와 도 6b와 도 6c와 도 6d에 도시한 바와 같이, 상기 데이터 영역(D)에는 일 끝단에 데이터 패드(84)를 포함하는 데이터 배선(82)이 형성되고, 상기 스위칭 영역(S)에는 상기 데이터 배선(82)과 연결된 소스/드레인 금속층(80)이 형성된다.
동시에, 상기 소스/드레인 금속층(80)의 하부에는 이와 평면적으로 동일하게 패턴된 제 1 반도체 패턴(순수 비정질 실리콘층(62)과 불순물 비정질 실리콘층(64))(76)이 남게 되고, 상기 데이터 패드 및 데이터 배선(84,82)의 하부에는 상기 제 1 반도체 패턴(76)에 연결된 제 2 반도체 패턴(78)이 남게 된다.
도 7a와 도 7b와 도 7c와 도 7d에 도시한 바와 같이, 상기 남겨진 감광패턴(72,74)을 애싱(ashing)하는 공정을 진행하여, 상기 스위칭 영역(S)의 상기 게이트 전극(52)에 대응하는 높이가 낮은 감광패턴 부분을 완전히 제거하는 공정을 진행한다.
이와 같이 하면, 상기 게이트 전극(52)에 대응하는 부분의 소스/드레인 금속층(80)이 노출된다.
이때, 상기 소스/드레인 금속층(80)과, 데이터 배선 및 데이터 패드(82,84)의 주변(F)이 약간 노출되는 현상이 발생한다.
도 8a와 도 8b와 도 8c와 도 8d에 도시한 바와 같이, 상기 게이트 전극(52)에 대응하여 노출된 소스/드레인 금속층(도 7a의 80)을 제거하는 공정을 진행한다.
이러한 공정의 결과로, 상기 게이트 전극(52)에 대응하여 이격된 소스 전극(88)과 드레인 전극(90)이 형성된다.
연속하여, 상기 소스 및 드레인 전극(88,90)의 이격된 사이로 노출된 불순물 비정질 실리콘층을 제거하는 공정을 진행한다.
이때, 상기 제 1 반도체 패턴(76)의 순수 비정질 실리콘층(64)을 액티브층(AL)이라 칭하고, 상기 액티브층(AL)과 소스 및 드레인 전극 사이에 존재하는 불순물 비정질 실리콘층(66)을 오믹 콘택층(OCL)이라 칭한다.
전술한 공정을 통해, 비로소 상기 스위칭 영역(S)에는 게이트 전극(52)과, 액티브층 및 오믹 콘택층(AL,OCL)과, 소스 전극(88)과 드레인 전극(90)으로 구성된 박막트랜지스터(T)가 구성될 수 있다.
마지막으로 남겨진 감광패턴(72,74)을 제거하는 공정을 진행한다.
이하, 도 9는 제 3 마스크 공정을 나타낸 단면도이다.
도 9a와 도 9b와 도 9c와 도 9d에 도시한 바와 같이, 상기 박막트랜지스터가 구성된 기판(50)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하거나, 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 도포하여 보호막(92)을 형성한다.
상기 보호막(92)을 제 3 마스크 공정으로 패턴하여 상기 드레인 전극(90)의 일부를 노출하는 드레인 콘택홀(CH1)과, 상기 게이트 패드(56)의 일부를 노출하는 게이트 패드 콘택홀(CH2)과 상기 데이터 패드(84)의 일부를 노출하는 데이터 패드 콘택홀(CH3)을 형성한다.
이하, 도 10(a,b,c,d)는 도 2의 Ⅱ-Ⅱ,Ⅲ-Ⅲ,Ⅳ-Ⅳ,Ⅴ-Ⅴ를 절단한 단면도이며, 본 발명의 제 4 마스크 공정을 나타낸 단면도이다.
도 10a와 도 10b와 도 10c와 도 10d에 도시한 바와 같이, 상기 보호막(92)이 형성된 기판(50)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나를 증착하고 제 4 마스크 공정으로 패턴하여, 상기 드레인 전극(90)과 접촉하면서 상기 다수의 공통 전극(60) 사이에 이와는 이격하여 구성되는 핑거 형상(수직현상)의 화소 전극(94)을 형성한다.
동시에, 상기 게이트 패드(56)와 접촉하는 게이트 패드 단자(96)와, 상기 데 이터 패드(84)와 접촉하는 데이터 패드 단자(98)를 형성한다.
전술한 바와 같이, 4마스크 공정을 통해 종래에 따른 횡전계 방식 액정표시장치용 어레이 기판을 제작 할 수 있다.
그런데, 일반적으로 마스크 공정이 단순화 되지 않으면 공정 중 불량 발생확률이 높아지고, 공정 시간 지연 및 공정 비용이 올라 제품의 경쟁력이 낮아지는 문제가 발생하게 된다.
본 발명은 전술한 문제를 해결하기 위해 제안된 것으로, 본 발명은 횡전계 방식 액정표시장치용 어레이 기판을 제작함에 있어 2 마스크 공정으로 제작하여 제품의 경쟁력을 향상시키는 것을 목적으로 한다.
전술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 횡전계 방식 액정표시장치는, 서로 이격되어 구성된 제 1 기판과 제 2 기판과; 상기 제 1 기판 상에 일방향으로 구성된 게이트 배선과, 상기 게이트 배선과 연결되는 게이트 전극과, 상기 게이트 배선의 일 끝단을 덮으며 구성되고, 불투명한 금속층과 투명한 금속층이 적층된 게이트 패드와; 상기 게이트 배선과 평행하게 이격되어 구성된 공통 배선과, 상기 공통 배선에서 수직하게 연장된 다수의 공통 전극과; 상기 게이트 배선과 상부에 반도체층이 형성되는 상기 게이트전극과, 상기 공통 전극 및 상기 공통배선의 표면에 적층된 양극산화막과; 상기 게이트 배선과 수직으로 교차하여 화소영역을 정의하고, 불투명한 금속층과 투명한 금속층이 적층된 데이터 배선과 상기 데이터배선에서 연장된 데이터 패드와; 상기 게이트 배선과 상기 데이터 배선의 교차지점에 설치되며, 상기 게이트 전극 상에 게이트 절연막을 개재한 상기 반도체층과, 상기 반도체층의 상부에서 서로 이격되어 형성되는 소스전극 및 드레인전극을 포함하는 박막트랜지스터와; 상기 드레인 전극과 접촉하고, 상기 제 1 기판 상의 상기 공통전극과 동일평면에 설치되며, 상기 공통 전극과 평행하게 이격되어 구성된 화소 전극과; 상기 게이트 패드와 상기 데이터 패드를 제외한 기판의 전 영역에 구성된 보호막;을 포함한다.
상기 박막트랜지스터는 상기 게이트 전극과, 상기 게이트 전극의 상부에 상기 게이트 절연막을 개재하여 상기 게이트 전극보다 작은 면적으로 구성되는 섬형상의 상기 반도체층과, 상기 반도체층의 외부로 노출된 상기 게이트 전극의 표면을 덮는 상기 양극산화막과, 상기 반도체층의 상부에서 서로 이격되어 위치하며, 불투명한 금속과 투명한 금속이 적층된 상기 소스전극과 상기 드레인전극을 포함하는 것을 특징으로 한다.
상기 반도체층의 주변으로 게이트 전극이 노출되어 형성되는 것을 특징으로 한다.
본 발명의 특징에 따른 횡전계 방식 액정표시장치 제조방법은 제 1 기판과 제 2 기판을 준비하는 단계와; 상기 제 1 기판의 일면에 스위칭 영역을 포함하는 화소 영역과, 게이트 영역과, 데이터 영역을 정의하는 단계와; 상기 스위칭 영역에 대응하여 게이트 전극과, 게이트 전극의 상부에 반도체층을 형성하고, 상기 게이트 영역에 대응하여 게이트 배선과, 상기 게이트 배선과 평행하게 이격된 공통배선과, 상기 공통배선에서 수직하게 연장된 공통전극을 형성하는 제 1 마스크 공정 단계와; 일 끝단을 제외한 상기 게이트 배선과, 공통 배선 및 공통 전극의 표면에 양극 산화막을 형성하는 단계와; 상기 반도체층의 상부에, 불투명한 금속층과 투명한 금속층이 적층된 소스 전극과 드레인 전극과, 불투명한 금속층과 투명한 금속층이 적층되고 상기 데이터 영역에 대응하여 일 끝단에 데이터 패드를 포함하는 데이터 배선과, 상기 노출된 게이트 배선과 접촉하고 불투명한 금속층과 투명한 금속층이 적 층된 게이트 패드와, 상기 화소 영역에 대응하여 상기 공통 전극과 평행하게 이격된 화소 전극을 형성하는 제 2 마스크 공정 단계와; 상기 소스 및 드레인 전극 등이 형성된 기판의 전면에 보호막을 형성하는 단계와; 상기 제 2 기판과 제 1 기판을 합착한 후, 상기 게이트 패드 및 데이터 패드를 덮는 보호막을 노출하는 단계와; 상기 보호막을 제거하여 하부의 게이트 패드와 데이터 패드를 노출하는 단계를 포함한다.
상기 반도체층은 순수 비정질 실리콘(a-Si:H)인 액티브층과, 불순물 비정질 실리콘(n+a-Si:H)인 오믹 콘택층이 적층되어 구성되며, 상기 불투명한 금속층은 알루미늄(Al), 알루미늄합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 티타늄(Ti)을 포함하는 도전성 금속그룹 중 선택된 하나로 형성한다.
상기 투명한 금속층은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나로 형성한다.
상기 보호막은 플라즈마(plasma)를 이용한 건식식각 방식 또는 습식식각 방식을 이용하여 형성한다.
상기 양극 산화막을 형성하기 전, 유기물질을 프린팅 하는 방법으로 상기 게이트 배선의 끝단을 덮는 공정을 포함하는 것을 특징으로 한다.
상기 제 1 마스크 공정단계는 상기 다수의 영역이 정된 제 1 기판 상에 제 1 금속층과 게이트 절연막과 순수 비정질 실리콘층과 불순물 비정질 실리콘층을 적층하는 단계와; 상기 불순물 비정질 실리콘층이 형성된 기판의 전면에 포토레지스트를 도포하여 감광층을 형성하고, 감광층의 이격된 상부에 투과부와?? 반투과부와 반사부로 구성된 마스크를 위치시키는 단계와; 상기 마스크의 상부로 빛을 조사하여 하부의 감광층을 노광하고 현상하여, 상기 스위칭 영역에 대응하여 높이가 서로 다른 제 1 감광패턴과, 상기 게이트 영역 및 화소 영역에 대응하여 제 2 감광패턴을 형성하는 단계와; 상기 제 1 및 제 2 감광패턴의 주변으로 노출된 불순물 비정질 실리콘층과 그 하부의 순수 비정질 실리콘층과 제 1 금속층을 제거하는 단계와; 상기 제 1 및 제 2 감광패턴을 애싱하여, 상기 스위칭 영역에 위치한 제 1 감광패턴의 주변이 제거되어 앞서 패턴된 불순물 비정질 실리콘층의 주변을 노출하고, 상기 게이트 영역에 대응하는 제 2 감광패턴이 제거되어 앞서 패턴된 불순물 비정질 실리콘층이 노출되는 단계와; 상기 노출된 불순물 비정질 실리콘층과 그 하부의 순수 비정질 실리콘층을 제거하여, 상기 스위칭 영역에 대응하여 게이트 전극과, 게이트 전극의 상부에 이보다 작은 면적의 순수 비정질 실리콘층과 불순물 비정질 실리콘층을 형성하고, 상기 게이트 영역에 대응하여 게이트 배선과, 상기 화소 영역에 대응하여 다수의 공통전극을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
-- 실시예 --
본 발명은 2 마스크 공정으로 횡전계 방식 액정표시장치용 어레이 기판을 제작하고, 어레이 기판과 컬러필터 기판을 합착한 후, 상기 어레이 기판의 패드부를 덮는 보호막을 마스크 공정 없이 제거하는 것을 특징으로 한다.
이하, 도면을 참조하여, 본 발명에 따른 어레이 기판의 구성을 개략적으로 설명한다.
도 11은 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판의 한 화소를 확대한 확대 평면도이다.
도시한 바와 같이, 기판(100)상에 일 방향으로 연장되고 일 끝단에서 게이트 패드(146)와 연결된 게이트 배선(118)과, 게이트 배선(118)과는 수직하게 교차하여 화소 영역(P)을 정의하며, 일 끝단에 데이터 패드(144)를 포함하는 데이터 배선(142)이 구성된다.
이때, 상기 게이트 패드(146)와 데이터 패드(144)는 보호막(미도시)에 가려진 상태이다.
상기, 게이트 패드 및 데이터 패드(146,144)는 도시하지는 않았지만 상부 컬러필터 기판(미도시)과 합착 후, 상기 보호막(미도시)을 제거하는 공정을 통해 노출되며, 외부의 신호를 입력받는 역할을 하게 된다.
또한, 상기 게이트 배선(118)과는 평행하게 이격하여 화소 영역(P)을 가로지르는 공통 배선(124)이 구성된다.
상기 게이트 배선(118)과 데이터 배선(142)의 교차지점에는 상기 게이트 배선(118)과 연결된 게이트 전극(116)과, 게이트 전극(116) 상부의 반도체층(AL,OCL)과, 반도체층(AL,OCL) 상부의 소스 전극(138)과 드레인 전극(140)을 포함하는 박막트랜지스터(T)가 구성된다.
상기, 화소 영역(P)에는 상기 공통 배선(124)에 수직하게 연장되고 서로 평행하게 이격된 공통 전극(122)이 구성되고, 상기 공통 전극(122)사이에는 공통 전극(122)과 평행하게 이격된 화소 전극(148)이 구성된다.
이때, 상기 게이트 패드(146)와 데이터 배선 및 데이터 패드(142,144)와 화소 전극(148)은 불투명한 금속과 투명한 금속이 적층된 상태로 형성된다.
전술한 평면적인 구성은 제 2 마스크 공정을 통해 제작된 것이며, 이하 도면을 참조하여 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판의 제조방법을 설명한다.
도 12(a,b,c,d) 내지 도 18(a,b,c,d,)는 제 1 마스크 공정을 나타낸 도면으로, 각 도면의 a,b,c,d는 도 11의 Ⅶ-Ⅶ,Ⅷ-Ⅷ,Ⅸ-Ⅸ,Ⅹ-Ⅹ을 절단하여 공정순서에 따라 도시한 공정 단면도이다.
도 12a와 도 12b와 도 12c와 도 12d에 도시한 바와 같이, 기판(100)상에 스위칭 영역(S)을 포함하는 화소 영역(P)과, 게이트 영역(G)과 데이터 영역(D)을 정의한다.
상기 다수의 영역(S,P,G,D)이 정의된 기판(100)상에 제 1 금속층(102)과 게이트 절연막(104)과 순수 비정질 실리콘층(106)과 불순물 비정질 실리콘층(108)을 적층한다.
상기 제 1 금속층(102)은 알루미늄(Al), 알루미늄합금(AlNd)과 같이 양극 산화가 가능한 금속물질 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성하고, 상기 게이트 절연막은 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.
도 13a와 도 13b와 도 13c와 도 13d에 도시한 바와 같이, 상기 불순물 비정 질 실리콘층(108)이 형성된 기판(100)의 상부에 포토레지스트(photo-resist)를 도포하여 감광층(110)을 형성한 후, 상기 감광층(110)이 형성된 기판(100)의 이격된 상부에 첫 번째 마스크(M)를 위치시킨다.
상기 마스크(M)는 투과부(A1)와 반투과부(A2)와 반사부(A3)로 구성되며, 상기 스위칭 영역(S)에는 반사부(A3)와, 반사부(A3)의 양측에 반투과부(A2)가 위치하도록 하고, 화소 영역(P)에는 다수의 반투과부(A2)가 일정간격 이격하여 위치하도록 하고, 상기 게이트 영역(G)에 대응하여 반투과부(A2)가 위치하도록 한다.
상기 게이트 영역(G)과 평행하게 상기 화소 영역(P)의 반투과부(A2)를 하나로 연결하는 반사부(A3)가 일 방향으로 위치하도록 한다.
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층(110)을 노광하고, 노광된 감광층을 현상하는 공정을 진행한다.
이때, 상기 감광층(110)이 포지티브(positive) 특성을 가진다고 가정할 경우, 상기 반사부(A3)에 대응하는 감광층(110)은 빛으로부터 차단되었기 때문에 노광되지 않은 상태가 되고, 상기 투과부(A1)에 대응하는 부분은 상기 빛으로부터 완전 노광되고 상기 반투과부(A2)에 대응하는 부분은 빛의 세기가 약하므로 약하게 노광되는 특성이 있다.
상기 현상공정을 진행하게 되면, 노광 공정 중 노광된 부분이 제거된다.
도 14a와 도 14b와 도 14c와 도 14d에 도시한 바와 같이, 앞서 현상공정을 진행하게 되면 스위칭 영역(S)에 대응하여 낮은 부분이 존재하는 단차진 제 1 감광패턴(112)이 남게 되고, 상기 화소 영역(P)과 게이트 영역(G)의 상부에서 일부가 현상된 제 2 감광패턴(114)이 존재하게 된다.
상기 제 1 및 제 2 감광패턴(112,114)의 주변으로 노출된 불순물 비정질 실리콘층(108)과, 그 하부의 순수 비정질 실리콘층(106)과, 그 하부의 제 1 금속층(102)을 제거하는 공정을 진행한다.
이때, 상기 각 층은 동시에 식각될 수도 있고, 서로 다른 방법을 이용하여 순차 식각될 수 도 있다.
도 15a와 도 15b와 도 15c와 도 15d에 도시한 바와 같이, 전술한 식각공정을 완료하면 상기 제 1 및 제 2 감광패턴(112,114)의 하부에 패턴된 순수 비정질 실리콘층(106)과 불순물 비정질 실리콘층(108)이 남게 되고, 순수 비정질 실리콘층(106)의 부에 패턴된 제 1 금속층(122)이 존재하게 된다.
이때, 상기 스위칭 영역(S)에 존재하는 부분은 게이트 전극(116)이 되고, 상기 게이트 영역(G)에 존재하는 부분은 게이트 배선(118)이 된다. 또한, 상기 화소 영역(P)에 위치한 부분은 다수의 공통 전극(122)이 되고, 상기 공통 전극(122)을 하나로 연결하는 공통 배선(도 11의 124)이 구성된다.
상기 게이트 전극(116)과 게이트 배선(118)은 서로 연결되어 구성된다.
도 16a와 도 16b와 도 16c와 도 16d에 도시한 바와 같이, 상기 남겨진 감광패턴(도 15a의 112,114)중 높이가 낮은 부분 즉, 스위칭 영역(S)의 양측 일부와, 상기 게이트 영역 및 화소 영역(G,P)에 대응하여 남겨진 감광패턴을 제거하는 애싱(ashing)공정을 진행한다.
이와 같이 하면, 상기 스위칭 영역(S)에만 아일랜드 형상의 제 3 감광패턴(128)이 남게 된다.
다음으로, 상기 제거된 감광패턴에 의해 노출된 불순물 비정질 실리콘층(108)과 그 하부의 순수 비정질 실리콘층(106)과 게이트 절연막(104)을 제거하는 공정을 진행한다.
이와 같이 하면, 도 17a와 도 17b와 도 17c와 도 17d에 도시한 바와 같이, 스위칭 영역(S)에는 제 3 감광패턴(128)의 하부에 불순물 비정질 실리콘층인 오믹 콘택층(OCL)과, 순수 비정질 실리콘층인 액티브층(AL)과 게이트 절연막(104)과 게이트 전극(116)이 존재하게 되고, 상기 화소 영역(P)에는 공통 전극(122)만이 존재하게 되고, 상기 게이트 영역(G)에는 게이트 배선(118)만이 존재하게 된다.
동시에, 상기 게이트 배선(118)과 평행하게 이격된 영역에 상기 공통 전극(122)을 하나로 연결하는 공통 배선(도 11의 124)이 존재하게 된다.
도 18a와 도 18b와 도 18c와 도 18d에 도시한 바와 같이, 상기 게이트 배선(118)의 끝단에 대응하여 프린팅(printing)방법을 사용하여 유기물질을 선택적으로 도포한 유기막 패턴(130)을 형성한다.
상기 유기막 패턴(130)을 형성하는 이유는 이후 양극 산화공정에서 상기 게이트 배선의 끝단에 산화막이 형성되지 않도록 하기 위한 것이다.
도 19a와 도 19b와 도 19c와 도 19d에 도시한 바와 같이, 상기 유기막 패턴(130)이 프린팅 되지 않은 노출된 게이트 전극(116)과 게이트 배선(118)의 표면에 산화막(132)을 형성하는 공정을 진행한다.
다음으로, 상기 유기막 패턴(130)을 제거하는 공정을 진행한다.
이와 같이 하면, 도 20a와 도 20b와 도 20c와 도 20d에 도시한 바와 같이, 상기 일 끝단이 노출된 게이트 배선(118)과, 상기 오믹 콘택층(OCL)의 주변으로 노출된 게이트 전극(116)과 공통 배선 및 공통전극(미도시, 122)의 표면은 산화막(132)이 얇게 덮힌채로 존재하게 된다.
도 21a와 도 21b와 도 21c와 도 21d에 도시한 바와 같이, 상기 산화막(132)이 형성된 기판(100)의 전면에 알루미늄(Al), 알루미늄합금(AlNd), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti) 등을 포함하는 도전성 금속그룹 중 선택된 하나를 증착하여 제 2 금속층(134)을 형성하고, 상기 제 2 금속층(134)의 상부에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나를 증착하여 제 3 금속층(136)을 형성한다.
도 22a와 도 22b와 도 22c와 도 22d는 제 2 마스크 공정을 나타낸 도면으로, 앞서 사진 식각공정에 관해서는 앞서 제 1 마스크 공정에서 대략 설명하였으므로, 이를 생략하고 결과만을 설명한다.
도시한 바와 같이, 상기 제 2 및 제 3 금속층을 제 2 마스크 공정으로 패턴하여, 상기 스위칭 영역(S)에 대응하여 이격된 소스 전극(138)과 드레인 전극(140)을 형성하고, 상기 데이터 영역(D)에 대응하여 일 끝단에 데이터 패드(144)를 포함하는 데이터 배선(142)과, 상기 게이트 배선(118)의 노출된 끝단과 접촉하는 게이트 패드(146)를 형성한다.
동시에, 상기 화소 영역(P)에는 상기 드레인 전극(140)과 연결되고, 상기 공통 전극(122)의 이격된 사이마다 상기 공통 전극(122)과 평행하게 존재하는 화소 전극(148)을 형성한다.
상기 소스 및 드레인 전극(138,140)을 형성한 후 도시한 바와 같이, 통상 두 전극 사이에 노출된 상기 오믹 콘택층(140)을 제거하는 공정을 진행한다.
다음으로, 상기 소스 및 드레인 전극(138,140)과 게이트 패드(146)와 데이터 패드 및 데이터 배선(144,142)과 화소 전극(148)이 형성된 기판(100)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하거나, 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나를 도포하여 보호막(150)을 형성한다.
전술한 공정을 통해 본 발명에 따라 2 마스크 공정으로 횡전계 방식 액정표시장치용 어레이 기판을 제작할 수 있다.
그런데, 전술한 공정에서, 상기 양극산화막 형성공정을 실시하기 이전에, 유기물질을 프린팅 하는 공정을 설명한 바 있다.
참고로, 본 발명의 설명에서는 상기 게이트 패드에 상기 유기물질을 프린팅하는 내용만을 제시하였지만, 일반적인 어레이 기판의 구조에서 상기 게이트 패드와 데이터 패드를 각각 하나로 연결하는 쇼팅바를 형성하는 경우에, 상기 쇼팅바에 대응하여도 상기 유기물질을 프린팅하여야 한다.
자세히 설명하면, 게이트 패드를 홀수번째와 짝수번째로 나누어 각각 제 1 쇼팅바와 제 2 쇼팅바로 하나로 연결하게 된다.
상기 제 1 쇼팅바 또는 제 2 쇼팅바는 앞서 제 2 마스크 공정에서 데이터 패드와 동시에 형성된다.
또한, 상기 데이터 패드를 홀수번째와 짝수번째로 나누어 각각 제 3 쇼팅바와 제 4 쇼팅바에 하나로 연결하게 되는데, 상기 제 3 쇼팅바 또는 제 4 쇼팅바는 상기 제 1 마스크 공정 중 형성된다.
이때, 제 1 마스크 공정으로 형성되는 제 1 쇼팅바 또는 제 2 쇼팅바는 상기 데이터 패드와 별도로 접촉하는 부분이 존재해야 하기 때문에, 앞서 언급한 바와 같이 양극산화가 되지 않도록 별도로 유기물질을 프린팅 해줘야 한다.
또한, 전술한 마지막 공정에서 상기 보호막(150)은 게이트 패드 사이 또는 데이터 패드 사이의 절연을 위해 형성하게 되지만, 상기 게이트 패드 및 데이터 패드는 필수적으로 노출되어야 한다.
이를 위해, 전술한 공정으로 제작된 어레이 기판과 별도 제작된 상부 컬러필터 기판을 부착한 후, 상기 게이트 패드 및 데이터 패드부에 대응하는 보호막을 마스크 공정없이 제거하는 공정을 진행하면 된다.
이에 대해, 이하 도 23을 참조하여 설명 한다.
도시한 바와 같이, 횡전계 방식 액정표시장치(300)는 앞서 제작한 어레이 기판(100)과, 별도 제작된 상부 컬러필터 기판(200)을 실런트(sealant, 미도시)를 통해 합착하여 형성한다.
이때, 상기 컬러필터 기판(200)은 합착 후, 상기 게이트 패드부 및 데이터 패드부(GPD,DPD)에 대응하는 보호막(150)을 노출하기 위해 일부를 절단하는 공정을 진행한다.
노출된 보호막(150)은 플라즈마(plasma)를 이용한 건식시각을 통해 제거되어, 그 하부의 게이트 패드 및 데이터 패드(146,144)를 노출할 수 있다.
상기 플라즈마(plasma)를 이용한 제거방법 이외에도 상기 액정패널 기판의 노출된 보호막(150) 부분을 에칭용액에 담그어 습식식각 공정을 통해 상기 보호막을 제거할 수도 있다.
따라서, 본 발명에 따른 횡전계 방식 액정표시장치는 제 2 마스크 공정을 통해 제작될 수 있다.
따라서, 본 발명은 2 마스크 공정을 통해 횡전계 방식 액정표시장치를 제작하였기 때문에, 공정 단순화를 통한 공정시간 단축 및 공정불량 감소를 통해 생산수율을 개선할 수 있는 효과가 있다.
또한, 상기 공정 단순화를 통한 공정비용 단축으로 제품의 경쟁력을 개선할 수 있는 효과가 있다.

Claims (10)

  1. 서로 이격되어 구성된 제 1 기판과 제 2 기판과;
    상기 제 1 기판 상에 일방향으로 구성된 게이트 배선과, 상기 게이트 배선과 연결되는 게이트 전극과, 상기 게이트 배선의 일 끝단을 덮으며 구성되고, 불투명한 금속층과 투명한 금속층이 적층된 게이트 패드와;
    상기 게이트 배선과 평행하게 이격되어 구성된 공통 배선과, 상기 공통 배선에서 수직하게 연장된 다수의 공통 전극과;
    상기 게이트 배선과 상부에 반도체층이 형성되는 상기 게이트전극과, 상기 공통 전극 및 상기 공통배선의 표면에 적층된 양극산화막과;
    상기 게이트 배선과 수직으로 교차하여 화소영역을 정의하고, 불투명한 금속층과 투명한 금속층이 적층된 데이터 배선과 상기 데이터배선에서 연장된 데이터 패드와;
    상기 게이트 배선과 상기 데이터 배선의 교차지점에 설치되며, 상기 게이트 전극 상에 게이트 절연막을 개재한 상기 반도체층과, 상기 반도체층의 상부에서 서로 이격되어 형성되는 소스전극 및 드레인전극을 포함하는 박막트랜지스터와;
    상기 드레인 전극과 접촉하고, 상기 제 1 기판 상의 상기 공통전극과 동일평면에 설치되며, 상기 공통 전극과 평행하게 이격되어 구성된 화소 전극과;
    상기 게이트 패드와 상기 데이터 패드를 제외한 기판의 전 영역에 구성된 보호막;
    을 포함하는 횡전계 방식 액정표시장치.
  2. 제 1 항에 있어서,
    상기 박막트랜지스터는 상기 게이트 전극과, 상기 게이트 전극의 상부에 상기 게이트 절연막을 개재하여 상기 게이트 전극보다 작은 면적으로 구성되는 섬형상의 상기 반도체층과, 상기 반도체층의 외부로 노출된 상기 게이트 전극의 표면을 덮는 상기 양극산화막과, 상기 반도체층의 상부에서 서로 이격되어 위치하며, 불투명한 금속과 투명한 금속이 적층된 상기 소스전극과 상기 드레인전극을 포함하는 횡전계 방식 액정표시장치.
  3. 제 2 항에 있어서,
    상기 소스 전극과 상기 드레인 전극은 상기 양극산화막을 통해 상기 게이트 전극과 절연된 상태로 구성된 것을 특징으로 하는 횡전계 방식 액정표시장치.
  4. 제 1 기판과 제 2 기판을 준비하는 단계와;
    상기 제 1 기판의 일면에 스위칭 영역을 포함하는 화소 영역과, 게이트 영역과, 데이터 영역을 정의하는 단계와;
    상기 다수의 영역이 정의된 기판 상에, 제 1 금속층과 게이트 절연막과 순수 비정질 실리콘층과 불순물이 포함된 비정질 실리콘층을 적층하는 단계와;
    상기 비정질 실리콘층과 순수 비정질 실리콘층과 게이트 절연막과 제 1 금속층을 마스크 공정으로 패턴하여, 상기 스위칭 영역에 대응하여 상기 제 1 금속층이 패턴된 게이트 전극과, 상기 게이트 전극의 상부에 상기 비정질 실리콘층과 순수 비정질 실리콘층이 패턴되어 상기 게이트 전극보다 작은 면적으로 형성된 반도체층과, 상기 게이트 영역에 대응하여 상기 제 1 금속층이 패턴되고 상기 게이트 전극과 연결된 게이트 배선과, 이와는 이격된 공통배선과, 상기 공통배선에서 수직하게 연장된 공통전극을 형성하는 제 1 마스크 공정 단계와;
    상기 게이트 배선의 일 끝단에 유기막을 형성하는 단계와;
    상기 유기막이 형성된 부분을 제외한 상기 게이트 배선과, 상기 공통 배선 및 공통 전극과, 상기 반도체층 양측으로 노출된 게이트 전극의 표면에 양극 산화막을 형성하는 단계와;
    상기 기판의 전면에 불투명한 금속층과 투명한 금속층을 적층하고 패턴하여, 상기 반도체층의 상부에 소스 전극과 드레인 전극과, 상기 데이터 영역에 대응하여 일 끝단에 데이터 패드를 포함하는 데이터 배선과, 상기 노출된 게이트 배선의 일끝단을 덮는 게이트 패드와, 상기 화소 영역에 대응하여 상기 공통 전극과 평행하게 이격된 화소 전극을 형성하는 제 2 마스크 공정 단계와;
    상기 불투명한 금속층과 투명한 금속층이 적층된 소스 및 드레인 전극과 데이터 배선및 데이터 패드와 게이트 패드와 화소 전극이 형성된 기판의 전면에 보호막을 형성하는 단계와;
    상기 제 2 기판과 제 1 기판을 합착한 후, 상기 게이트 패드 및 데이터 패드에 대응하는 부분의 상기 제 2 기판을 절단하여, 상기 제 1 기판의 보호막을 노출하는 단계와;
    상기 노출된 보호막을 제거하여 하부의 게이트 패드와 데이터 패드를 노출하는 단계
    를 포함하는 횡전계 방식 액정표시장치 제조방법.
  5. 제 4 항에 있어서,
    상기 반도체층은 순수 비정질 실리콘(a-Si:H)인 액티브층과, 불순물 비정질 실리콘(n+a-Si:H)인 오믹 콘택층이 적층되어 구성된 횡전계 방식 액정표시장치 제조방법.
  6. 제 4 항에 있어서,
    상기 불투명한 금속층은 알루미늄(Al), 알루미늄합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 티타늄(Ti)을 포함하는 도전성 금속그룹 중 선택된 하나로 형성된 횡전계 방식 액정표시장치 제조방법.
  7. 제 4 항에 있어서,
    상기 투명한 금속층은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나로 형성된 횡전계 방식 액정표시장치 제조방법.
  8. 제 4 항에 있어서,
    상기 보호막은 플라즈마(plasma)를 이용한 건식식각 방식 또는 습식식각 방식을 이용하여 식각된 횡전계 방식 액정표시장치 제조방법.
  9. 제 4 항에 있어서,
    상기 게이트 배선의 끝단을 덮는 유기막은, 유기물질을 프린팅 하는 방법으로 형성하는 것을 특징으로 하는 횡전계 방식 액정표시장치 제조방법.
  10. 제 4 항에 있어서,
    상기 제 1 마스크 공정단계는
    상기 스위칭 영역을 포함하는 화소 영역과, 게이트 영역과, 데이터 영역이 정의된 제 1 기판 상에 제 1 금속층과 게이트 절연막과 순수 비정질 실리콘층과 불순물 비정질 실리콘층을 적층하는 단계와;
    상기 불순물 비정질 실리콘층이 형성된 기판의 전면에 포토레지스트를 도포하여 감광층을 형성하고, 감광층의 이격된 상부에 투과부와 반투과부와 반사부로 구성된 마스크를 위치시키는 단계와;
    상기 마스크의 상부로 빛을 조사하여 하부의 감광층을 노광하고 현상하여, 상기 스위칭 영역에 대응하여 높이가 서로 다른 제 1 감광패턴과, 상기 게이트 영역 및 화소 영역에 대응하여 제 2 감광패턴을 형성하는 단계와;
    상기 제 1 및 제 2 감광패턴의 주변으로 노출된 불순물 비정질 실리콘층과 그 하부의 순수 비정질 실리콘층과 제 1 금속층을 제거하는 단계와;
    상기 제 1 및 제 2 감광패턴을 애싱하여, 상기 스위칭 영역에 위치한 제 1 감광패턴의 주변이 제거되어 앞서 패턴된 불순물 비정질 실리콘층의 주변을 노출하고, 상기 게이트 영역에 대응하는 제 2 감광패턴이 제거되어 앞서 패턴된 불순물 비정질 실리콘층이 노출되는 단계와;
    상기 노출된 불순물 비정질 실리콘층과 그 하부의 순수 비정질 실리콘층을 제거하여, 상기 스위칭 영역에 대응하여 게이트 전극과, 게이트 전극의 상부에 이보다 작은 면적의 순수 비정질 실리콘층과 불순물 비정질 실리콘층을 형성하고, 상기 게이트 영역에 대응하여 게이트 배선과, 상기 화소 영역에 대응하여 다수의 공통전극을 형성하는 단계
    를 포함하는 횡전계 방식 액정표시장치 제조방법.
KR1020040042665A 2004-06-10 2004-06-10 횡전계 방식 액정표시장치와 그 제조방법 KR100697603B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040042665A KR100697603B1 (ko) 2004-06-10 2004-06-10 횡전계 방식 액정표시장치와 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040042665A KR100697603B1 (ko) 2004-06-10 2004-06-10 횡전계 방식 액정표시장치와 그 제조방법

Publications (2)

Publication Number Publication Date
KR20050117367A KR20050117367A (ko) 2005-12-14
KR100697603B1 true KR100697603B1 (ko) 2007-03-22

Family

ID=37290785

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040042665A KR100697603B1 (ko) 2004-06-10 2004-06-10 횡전계 방식 액정표시장치와 그 제조방법

Country Status (1)

Country Link
KR (1) KR100697603B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380753B2 (en) 2019-07-09 2022-07-05 Samsung Display Co., Ltd. Display device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226594B1 (ko) 2006-05-15 2013-01-28 삼성디스플레이 주식회사 어레이 기판의 제조방법 및 이를 이용한 표시패널의제조방법
KR101338713B1 (ko) * 2006-11-30 2013-12-06 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
KR101369189B1 (ko) * 2006-12-29 2014-03-17 엘지디스플레이 주식회사 반사형 액정표시장치용 어레이 기판 및 그 제조방법
JP4156021B1 (ja) * 2008-01-29 2008-09-24 Ｆｃｍ株式会社 電極基板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990031218A (ko) * 1997-10-09 1999-05-06 구자홍 횡전계 방식 액정표시소자
KR20000060432A (ko) * 1999-03-16 2000-10-16 윤종용 박막트랜지스터 액정표시장치의 전극 형성 방법
JP2001330854A (ja) 2000-05-23 2001-11-30 Matsushita Electric Ind Co Ltd 液晶表示装置
KR20050113748A (ko) * 2004-05-31 2005-12-05 엘지.필립스 엘시디 주식회사 횡전계 방식 액정 표시 장치용 어레이 기판 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990031218A (ko) * 1997-10-09 1999-05-06 구자홍 횡전계 방식 액정표시소자
KR20000060432A (ko) * 1999-03-16 2000-10-16 윤종용 박막트랜지스터 액정표시장치의 전극 형성 방법
JP2001330854A (ja) 2000-05-23 2001-11-30 Matsushita Electric Ind Co Ltd 液晶表示装置
KR20050113748A (ko) * 2004-05-31 2005-12-05 엘지.필립스 엘시디 주식회사 횡전계 방식 액정 표시 장치용 어레이 기판 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380753B2 (en) 2019-07-09 2022-07-05 Samsung Display Co., Ltd. Display device

Also Published As

Publication number Publication date
KR20050117367A (ko) 2005-12-14

Similar Documents

Publication Publication Date Title
KR101225440B1 (ko) 액정 표시 장치 및 그 제조 방법
JP4478077B2 (ja) 液晶表示装置の製造方法及び液晶表示装置
US7733453B2 (en) Method of fabricating a liquid crystal display device using a three mask process and double layer electrodes
KR100978369B1 (ko) 횡전계 방식 액정표시장치용 어레이 기판과 그 제조방법
KR100916603B1 (ko) 액정표시장치용 어레이기판 제조방법
KR100930920B1 (ko) 씨오티 구조 액정표시장치 및 그 제조방법
KR100930363B1 (ko) 횡전계 방식 액정표시장치용 어레이 기판 제조방법
KR101197223B1 (ko) 반사투과형 액정표시장치용 어레이 기판 및 그 제조방법
KR101100674B1 (ko) 씨오티 구조 액정표시장치용 어레이 기판 제조방법
JP4395130B2 (ja) 液晶表示装置およびその製造方法
KR20070030403A (ko) 반사투과형 액정표시장치용 어레이 기판 및 그 제조방법
KR20040037343A (ko) 횡전계방식 액정표시장치용 어레이기판과 그 제조방법
KR100560405B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR20040041491A (ko) 액정표시장치용 어레이기판 제조방법
US20060139547A1 (en) Liquid crystal display device and fabricating method thereof
KR101012718B1 (ko) 액정표시장치용 어레이기판 제조방법
KR101197221B1 (ko) 에프에프에스 방식 액정표시장치용 어레이 기판과 그제조방법
KR100697603B1 (ko) 횡전계 방식 액정표시장치와 그 제조방법
KR101027943B1 (ko) 액정표시장치용 어레이 기판과 제조방법
KR101245225B1 (ko) 박막트랜지스터 기판 및 그 제조 방법
KR101127217B1 (ko) 에프에프에스 방식 액정표시장치용 어레이 기판과 그제조방법
KR101058455B1 (ko) 액정표시장치용 어레이 기판과 제조방법
KR100443538B1 (ko) 액정표시장치용 어레이기판과 그 제조방법
KR100891987B1 (ko) 액정표시장치용 어레이기판 제조방법
KR20090022078A (ko) 횡전계형 액정표시장치용 어레이 기판 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
E902 Notification of reason for refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160226

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180213

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20200219

Year of fee payment: 14