KR100695485B1 - 테스트 모드 진입 회로 - Google Patents
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Abstract
본 발명은 테스트 모드 진입 회로에 관한 것으로서, 특히, 반도체 메모리 소자의 공정 이후 웨이퍼 상태에서 칩의 패스/패일을 판정하기 위한 프로브 테스트의 진행시 응답속도를 향상시키고 전류 소모를 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 테스트 모드 클럭신호에 동기하여 입력 데이타의 레벨을 쉬프팅하여 저장하고 테스트 신호를 출력하는 쉬프트 레지스터와, 테스트 신호를 디코딩하여 테스트 모드의 진입 여부를 나타내는 테스트 모드 진입 신호를 출력하는 디코더부를 구비하고, 쉬프트 레지스터는 입력 데이타의 레벨을 1/2 클럭을 레벨 쉬프팅하여 래치하는 제 1쉬프트 레지스터, 제 1쉬프트 레지스터의 출력을 1클럭 레벨 쉬프팅하여 래치하는 제 2쉬프트 레지스터 및 제 2쉬프트 레지스터의 출력을 1클럭 레벨 쉬프팅하여 래치하는 제 3쉬프트 레지스터를 구비한다.
메모리, 테스트모드, 진입
Description
도 1은 종래의 테스트 모드 진입 회로에 관한 전체 구성도.
도 2는 도 1의 쉬프트 레지스터부에 관한 상세 구성도.
도 3은 도 2의 쉬프트 레지스터에 관한 상세 회로도.
도 4는 도 1의 디코더부에 관한 상세 회로도.
도 5는 종래의 테스트 모드 진입 회로에 관한 동작 파형도.
도 6은 본 발명에 따른 테스트 모드 진입 회로의 쉬프트 레지스터에 관한 상세 회로도.
도 7은 본 발명에 따른 테스트 모드 진입 회로의 디코더부에 관한 상세 회로도.
도 8은 본 발명에 따른 테스트 모드 진입 회로의 동작 파형도.
본 발명은 테스트 모드 진입 회로에 관한 것으로서, 특히, 반도체 메모리 소 자의 공정 이후 웨이퍼 상태에서 칩의 패스/패일을 판정하기 위한 프로브 테스트의 진행시 응답속도를 향상시킬 수 있도록 하는 기술이다.
도 1은 종래의 테스트 모드 진입 회로에 관한 전체 구성도이다.
종래의 테스트 모드 진입 회로는 복수개의 쉬프트 레지스터부(10)와, 디코더부(20)를 구비한다.
여기서, 복수개의 쉬프트 레지스터부(10) 각각은 테스트 모드 클럭신호 TMRSp에 동기하여 입력되는 데이타 MREGI를 레벨 쉬프팅하여 복수개의 테스트 신호 tsp1~tsp3를 출력한다. 테스트 모드 리셋신호 TMRSTb는 각각의 쉬프트 레지스터부(10)를 리셋시키기 위한 신호이다. 디코더부(20)는 각각의 쉬프트 레지스터부(10)로부터 인가되는 테스트 신호 tsp1~tsp3를 디코딩하여 테스트 모드 진입 신호 TMSET를 출력한다.
도 2는 도 1의 쉬프트 레지스터부(10)에 관한 상세 구성도이다.
쉬프트 레지스터부(10)는 복수개의 쉬프트 레지스터(11~13)를 구비한다.
여기서, 쉬프트 레지스터(11)는 테스트 모드 클럭신호 TMRSp에 동기하여 입력되는 데이타 MREGI를 레벨 쉬프팅하여 테스트 신호 tsp1를 출력한다. 그리고, 쉬프트 레지스터(12)는 테스트 모드 클럭신호 TMRSp에 동기하여 테스트 신호 tsp1를 레벨 쉬프팅하여 테스트 신호 tsp2를 출력한다. 또한, 쉬프트 레지스터(13)는 테스트 모드 클럭신호 TMRSp에 동기하여 테스트 신호 tsp2를 레벨 쉬프팅하여 테스트 신호 tsp3를 출력한다. 각각의 쉬프트 레지스터(11~13)는 테스트 모드 리셋신호 TMRSTb에 따라 리셋된다.
도 3은 도 2의 쉬프트 레지스터(11)에 관한 상세 회로도이다.
각각의 쉬프트 레지스터(11~13)의 상세 구성은 모두 동일하므로 종래기술의 설명에서는 쉬프트 레지스터(11)의 구성을 예로 들어 설명하고자 한다. 쉬프트 레지스터(11)는 복수개의 인버터 IV1~IV6와, 복수개의 전송게이트 T1,T2 및 복수개의 낸드게이트 ND1,ND2를 구비한다.
이러한 구성을 갖는 쉬프트 레지스터(11)의 동작 과정을 도 5의 동작 파형도를 참조하여 설명하면 다음과 같다.
먼저, 테스트 모드 클럭신호 TMRSp가 로우 레벨로 입력될 경우, 전송게이트 T1과 3상태 인버터 IV5가 턴온된다. 그리고, 전송게이트 T2와 3상태 인버터 IV3가 턴오프된다.
즉, 입력되는 데이타 MREGI는 전송게이트 T1의 턴온 동작에 따라 낸드게이트 ND1와 인버터 IV4를 거쳐 노드 (A)에 인가된다. 이때, 3상태 인버터 IV3는 턴오프된 상태가 되어 입력 데이타 MREGI는 래치되지 않는다. 또한, 인버터 IV5가 턴온되어 이전 데이타를 래치하기 때문에 낸드게이트 ND2와 인버터 IV6를 거쳐 테스트 신호 tsp로 이전 데이타가 출력된다.
반면에, 테스트 모드 클럭신호 TMRSp가 하이 레벨로 반전될 경우, 전송게이트 T1과 3상태 인버터 IV5가 턴오프된다. 그리고, 전송게이트 T2와 3상태 인버터 IV3가 턴온된다.
즉, 인버터 IV5가 턴오프되어 이전 데이타를 더이상 래치하지 않는다. 그리고, 전송게이트 T2의 턴온에 따라 새롭게 입력된 데이타가 낸드게이트 ND2와 인버 터 IV6를 거쳐 출력노드 (B)에 출력된다. 또한, 전송게이트 T1의 턴오프 동작에 따라 새로운 데이타 MREGI가 더이상 입력되지 않게 된다. 이때, 인버터 IV3가 턴온되고 입력 데이타 MREGI는 인버터 IV3에 의해 래치되어 데이타 레벨을 그대로 유지할 수 있게 된다.
만약, 테스트 모드 리셋신호 TMRSTb가 로우로 인에이블 될 경우 낸드게이트 ND의 출력을 로우로 만들어 리셋 동작을 수행하게 된다.
따라서, 도 5의 동작 타이밍도에서 보는 바와 같이 종래의 쉬프트 레지스터(11)는 노드 (A)까지 1/2 클럭을 레벨 쉬프팅하고, 노드 (B)까지 1/2 클럭을 레벨 쉬프팅하여 1클럭의 사이클로 입력 데이타를 레벨 쉬프팅하게 된다.
한편, 도 4는 도 1의 디코더부(20)에 관한 상세 회로도이다.
디코더부(20)는 복수개의 인버터 IV7,IV8, 복수개의 낸드게이트 ND3~ND6 및 복수개의 노아게이트 NOR2~NOR4를 구비한다.
이러한 구성을 갖는 디코더부(20)는 각각의 쉬프트 레지스터(10)의 출력인 테스트 신호 tsp81~tsp83,tsp91~tsp93,tsp101~tsp103를 디코딩하여 설정된 코드의 입력시 테스트 모드 진입 신호 TMSET를 하이로 출력한다.
예를 들어, 입력되는 데이타가 MREGI<8>=1,0,1, MREGI<9>=1,1,0, MREGI<10>=0,1,0일 경우, 쉬프트 레지스터(10)는 각각 테스트 신호 tsp81는 하이, tsp82는 로우, tsp83는 하이로 출력하고, 테스트 신호 tsp91는 로우, tsp92는 하이, tsp93는 하이로 출력하며, 테스트 신호 tsp101는 로우, tsp102는 하이, tsp103는 로우로 출력한다.
따라서, 디코더부(20)는 도 5의 동작 파형도에 나타난 바와 같이, 상술된 테스트 신호 tsp가 모두 하이가 될 경우 테스트 모드 진입 신호 TMSET를 하이로 출력한다. 반면에, 상술된 테스트 신호 tsp가 서로 다른 레벨로 입력될 경우 테스트 모드 진입 신호 TMSET를 로우로 출력한다.
하지만, 종래기술에 따른 레벨 쉬프터(10)는 제 3도의 회로도에 나타난 바와 같이 테스트 모드 클럭신호 TMRSp가 1개의 인버터 IV1를 거쳐 전송게이트 T2의 PMOS 단으로 인가되고 2개의 인버터 IV1,IV2를 거쳐 전송게이트 T2의 NMOS 단으로 인가되는 구조를 나타낸다. 따라서, 이러한 종래의 레벨 쉬프터(10)는 인버터 소자의 중복적인 사용으로 인해 입력신호를 지연시킬 뿐만 아니라, 전류 소모를 증가시키게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 테스트 모드 진입 회로의 쉬프트 레지스터와 디코더부의 회로 구조를 개선하여 동작 신호의 스피드를 향상시키고 전류 소모를 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 테스트 모드 진입 회로는, 테스트 모드 클럭신호에 동기하여 입력 데이타의 레벨을 쉬프팅하여 저장하고 복수개의 테스트 신호를 출력하는 쉬프트 레지스터; 및 복수개의 테스트 신호를 디코딩하여 테 스트 모드의 진입 여부를 나타내는 테스트 모드 진입 신호를 출력하는 디코더부를 구비하고, 쉬프트 레지스터는 입력 데이타의 레벨을 1/2 클럭 레벨 쉬프팅하여 래치하는 제 1쉬프트 레지스터, 제 1쉬프트 레지스터의 출력을 1클럭 레벨 쉬프팅하여 래치하는 제 2쉬프트 레지스터 및 제 2쉬프트 레지스터의 출력을 1클럭 레벨 쉬프팅하여 래치하는 제 3쉬프트 레지스터를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 6은 본 발명에 따른 테스트 모드 진입 회로의 쉬프트 레지스터(100)에 관한 상세 회로도이다.
본 발명에서의 전체 구성도는 도 1과 동일하므로 그 상세 구성도는 생략하기로 한다. 그리고, 본 발명에서는 종래기술에 비해 개선된 쉬프트 레지스터(100)와 디코더부(200)의 상세 구성에 대해 설명하고자 한다.
먼저, 본 발명에 따른 쉬프트 레지스터(100)는 제 1쉬프트 레지스터(101), 제 2쉬프트 레지스터(102) 및 제 3쉬프트 레지스터(103)를 구비한다.
여기서, 제 1쉬프트 레지스터(101)는 인버터 IV9,IV10, 전송게이트 T3 및 낸드게이트 ND7를 구비하여 테스트 신호 tsp1을 출력한다. 그리고, 제 2쉬프트 레지스터(102)는 인버터 IV11,IV12 전송게이트 T4,T5 및 낸드게이트 ND8,ND9를 구비하여 테스트 신호 tsp2를 출력한다. 또한, 제 3쉬프트 레지스터(103)는 인버터 IV13,IV14 전송게이트 T6,T7 및 낸드게이트 ND10,ND11를 구비한다.
제 1쉬프트 레지스터(101)의 전송게이트 T3는 테스트 모드 클럭신호 TMRSp와 인버터 IV9에 의해 반전된 테스트 모드 클럭신호 TMRSp의 상태에 따라 데이타 MREGI의 전송을 제어한다. 낸드게이트 ND7는 전송게이트 T3의 출력과 테스트 모드 리셋신호 TMRSTb를 낸드연산하여 테스트 신호 tsp1를 출력한다. 인버터 IV10는 노드 (A)의 출력신호를 반전하여 낸드게이트 ND7의 입력단으로 출력한다.
그리고, 제 2쉬프트 레지스터(102)의 전송게이트 T4는 테스트 모드 클럭신호 TMRSp와 인버터 IV9에 의해 반전된 테스트 모드 클럭신호 TMRSp의 상태에 따라 노드 (A)의 출력의 전송을 제어한다. 낸드게이트 ND8는 전송게이트 T4의 출력과 테스트 모드 리셋신호 TMRSTb를 낸드연산하여 인버터 IV11에 출력한다. 인버터 IV11는 낸드게이트 ND8의 출력을 반전하여 낸드게이트 ND8의 입력단으로 출력한다.
또한, 전송게이트 T5는 테스트 모드 클럭신호 TMRSp와 인버터 IV9에 의해 반전된 테스트 모드 클럭신호 TMRSp의 상태에 따라 낸드게이트 ND8의 출력의 전송을 제어한다. 낸드게이트 ND9는 전송게이트 T5의 출력과 테스트 모드 리셋신호 TMRSTb를 낸드연산하여 테스트 신호 tsp2를 출력한다. 인버터 IV12는 노드 (B)의 출력신호를 반전하여 낸드게이트 ND9의 입력단으로 출력한다.
또한, 제 3쉬프트 레지스터(103)의 전송게이트 T6는 테스트 모드 클럭신호 TMRSp와 인버터 IV9에 의해 반전된 테스트 모드 클럭신호 TMRSp의 상태에 따라 노드 (B)의 출력의 전송을 제어한다. 낸드게이트 ND10는 전송게이트 T6의 출력과 테스트 모드 리셋신호 TMRSTb를 낸드연산하여 인버터 IV13에 출력한다. 인버터 IV13는 낸드게이트 ND10의 출력을 반전하여 낸드게이트 ND10의 입력단으로 출력한다.
전송게이트 T7는 테스트 모드 클럭신호 TMRSp와 인버터 IV9에 의해 반전된 테스트 모드 클럭신호 TMRSp의 상태에 따라 낸드게이트 ND10의 출력의 전송을 제어한다. 낸드게이트 ND11는 전송게이트 T7의 출력과 테스트 모드 리셋신호 TMRSTb를 낸드연산하여 테스트 신호 tsp3를 출력한다. 인버터 IV14는 노드 (C)의 출력신호를 반전하여 낸드게이트 ND11의 입력단으로 출력한다.
이러한 구성을 갖는 쉬프트 레지스터(100)는 제 1쉬프트 레지스터(101)를 통해 입력 데이타의 클럭을 노드 (A)까지 1/2 클럭 레벨 쉬프팅하여 래치한다. 그리고, 제 2쉬프트 레지스터(102)는 입력 데이타의 클럭을 노드 (B)까지 1클럭 레벨 쉬프팅하여 래치한다. 또한, 제 3쉬프트 레지스터(103)는 입력 데이타의 클럭을 노드 (C)까지 1클럭 레벨 쉬프팅하여 래치한다.
한편, 도 7은 본 발명에 따른 테스트 모드 진입 회로의 디코더부(200)에 관한 상세 회로도이다.
디코더부(200)는 인버터 IV15와, 낸드게이트 ND12,ND13 및 노아게이트 NOR5~NOR7를 구비한다.
여기서, 낸드게이트 ND12는 테스트 신호 tsp103,tsp101,tsp91를 낸드연산한다. 노아게이트 NOR5는 인버터 IV15에 의해 반전된 테스트 신호 tsp82와 테스트 신호 tsp102,tsp93를 노아연산한다. 노아게이트 NOR6는 테스트 신호 tsp92,tsp83,tsp81를 노아연산한다. 그리고, 낸드게이트 ND13는 노아게이트 NOR5,NOR6의 출력을 낸드연산한다. 노아게이트 NOR7는 낸드게이트 ND12,ND13의 출력을 노아연산하여 테스트 모드 진입 신호 TMSET를 출력한다.
이러한 구성을 갖는 본 발명의 디코더부(200)는 쉬프트 레지스터(100)로부터 테스트 신호 tsp81가 로우, 테스트 신호 tsp82가 하이, 테스트 신호 tsp83가 로우, 테스트 신호 tsp91가 하이, 테스트 신호 tsp92가 로우, 테스트 신호 tsp93가 로우, 테스트 신호 tsp101가 하이, 테스트 신호 tsp102가 로우, 테스트 신호 tsp103가 하이로 입력될 경우, 테스트 모드 진입 신호 TMSET를 하이로 출력한다.
이상에서와 같이 본 발명의 쉬프트 레지스터(100)는 테스트 모드 클럭신호 TMRSp가 인가되는 입력단에 인버터 IV9가 1단으로 구비된다. 또한, 본 발명의 전송게이트 T3~T7의 각각의 게이트 입력단에 테스트 모드 클럭신호 TMRSp가 바로 입력되고, 전송게이트 T3~T7의 다른 한쪽의 게이트 입력단에 인버터 IV9에 의해 반전된 테스트 모드 클럭신호 TMRSp가 입력된다.
또한, 각각의 낸드게이트 ND7~ND11의 출력단에 래치를 위한 인버터 IV10~IV13을 구비하고, 그 이외의 별도의 인버터단을 구비하지 않는다. 따라서, 본 발명의 쉬프트 레지스터(100)는 노드 (A)까지 1/2 클럭을 레벨 쉬프팅하고, 노드 (B),(C)를 통해 각각 1클럭을 레벨 쉬프팅하여 출력한다.
그 결과, 도 8의 동작 파형도 (D)에 나타난 바와 같이, 종래에는 테스트 신호 tsp가 1클럭씩 레벨 쉬프팅되어 3클럭 이후에 테스트 모드 진입 신호 TMSET가 출력되는 것에 비해, 본 발명은 테스트 신호 tsp가 반전된 레벨로 1/2 클럭 더 빠르게 레벨 쉬프팅되어, 최종적으로 2.5클럭 이후에 테스트 모드 진입 신호 TMSET가 출력되는 것을 알 수 있다.
이에 따라, 종래기술의 테스트 모드 진입 회로는 439.45㎂의 전류를 소모하는데 반하여, 본 발명의 테스트 모드 진입 회로는 237.09㎂의 전류를 소모하는 바, 본원발명은 반도체 메모리 소자의 공정 이후 웨이퍼 상태에서 칩의 패스/패일 판정하기 위한 프로브 테스트의 진행시 소모되는 전류가 종래기술에 비해 감소하게 됨을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명은 반도체 메모리 소자의 공정 이후 웨이퍼 상태에서 칩의 패스/패일을 판정하기 위한 프로브 테스트의 진행시 응답속도를 향상시킴과 동시에 전류 소모를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (9)
- 테스트 모드 클럭신호에 동기하여 입력 데이타의 레벨을 쉬프팅하여 저장하고 복수개의 테스트 신호를 출력하는 쉬프트 레지스터; 및상기 복수개의 테스트 신호를 디코딩하여 테스트 모드의 진입 여부를 나타내는 테스트 모드 진입 신호를 출력하는 디코더부를 구비하고,상기 쉬프트 레지스터는 상기 입력 데이타의 레벨을 1/2 클럭 레벨 쉬프팅하여 래치하는 제 1쉬프트 레지스터, 상기 제 1쉬프트 레지스터의 출력을 1클럭 레벨 쉬프팅하여 래치하는 제 2쉬프트 레지스터 및 상기 제 2쉬프트 레지스터의 출력을 1클럭 레벨 쉬프팅하여 래치하는 제 3쉬프트 레지스터를 구비함을 특징으로 하는 테스트 모드 진입 회로.
- 제 1항에 있어서, 상기 제 1쉬프트 레지스터는상기 테스트 모드 클럭신호에 동기하여 상기 입력 데이타의 전송을 제어하는 제 1전송수단; 및상기 제 1전송수단의 출력신호 레벨을 1/2클럭 레벨 쉬프팅하는 제 1래치수단을 구비함을 특징으로 하는 테스트 모드 진입 회로.
- 제 2항에 있어서, 상기 제 2쉬프트 레지스터는상기 테스트 모드 클럭신호에 동기하여 상기 제 1쉬프트 레지스터의 출력의 전송을 제어하는 제 2전송수단;상기 제 2전송수단의 출력신호 레벨을 1/2클럭 레벨 쉬프팅하는 제 2래치수단;상기 테스트 모드 클럭신호에 동기하여 상기 제 2래치수단의 출력의 전송을 제어하는 제 3전송수단; 및상기 제 3전송수단의 출력신호 레벨을 1/2클럭 레벨 쉬프팅하는 제 3래치수단을 구비함을 특징으로 하는 테스트 모드 진입 회로.
- 제 3항에 있어서, 상기 제 3쉬프트 레지스터는상기 테스트 모드 클럭신호에 동기하여 상기 제 2쉬프트 레지스터의 출력의 전송을 제어하는 제 4전송수단;상기 제 4전송수단의 출력신호 레벨을 1/2클럭 레벨 쉬프팅하는 제 4래치수단;상기 테스트 모드 클럭신호에 동기하여 상기 제 4래치수단의 출력의 전송을 제어하는 제 5전송수단; 및상기 제 5전송수단의 출력신호 레벨을 1/2클럭 레벨 쉬프팅하는 제 5래치수단을 구비함을 특징으로 하는 테스트 모드 진입 회로.
- 제 1항에 있어서, 상기 제 1쉬프트 레지스터는상기 테스트 모드 클럭신호를 반전하는 제 1인버터;상기 테스트 모드 클럭신호와 상기 제 1인버터에 의해 반전된 상기 테스트 모드 클럭신호에 따라 상기 입력 데이타의 전송을 제어하는 제 1전송게이트;상기 제 1전송게이트의 출력과 테스트 모드 리셋신호를 낸드연산하는 제 1낸드게이트; 및상기 제 1낸드게이트의 출력을 반전하여 상기 제 1낸드게이트의 입력단으로 출력하는 제 2인버터를 구비함을 특징으로 하는 테스트 모드 진입 회로.
- 제 5항에 있어서, 상기 제 2쉬프트 레지스터는상기 테스트 모드 클럭신호와 상기 제 1인버터에 의해 반전된 상기 테스트 모드 클럭신호에 따라 상기 제 1쉬프트 레지스터의 출력의 전송을 제어하는 제 2전송게이트;상기 제 2전송게이트의 출력과 테스트 모드 리셋신호를 낸드연산하는 제 2낸드게이트;상기 제 2낸드게이트의 출력을 반전하여 상기 제 2낸드게이트의 입력단으로 출력하는 제 3인버터;상기 테스트 모드 클럭신호와 상기 제 1인버터에 의해 반전된 상기 테스트 모드 클럭신호에 따라 상기 제 2낸드게이트의 출력의 전송을 제어하는 제 3전송게이트;상기 제 3전송게이트의 출력과 테스트 모드 리셋신호를 낸드연산하는 제 3낸드게이트; 및상기 제 3낸드게이트의 출력을 반전하여 상기 제 3낸드게이트의 입력단으로 출력하는 제 4인버터를 구비함을 특징으로 하는 테스트 모드 진입 회로.
- 제 6항에 있어서, 상기 제 3쉬프트 레지스터는상기 테스트 모드 클럭신호와 상기 제 1인버터에 의해 반전된 상기 테스트 모드 클럭신호에 따라 상기 제 2쉬프트 레지스터의 출력의 전송을 제어하는 제 4전송게이트;상기 제 4전송게이트의 출력과 테스트 모드 리셋신호를 낸드연산하는 제 4낸드게이트;상기 제 4낸드게이트의 출력을 반전하여 상기 제 4낸드게이트의 입력단으로 출력하는 제 5인버터;상기 테스트 모드 클럭신호와 상기 제 1인버터에 의해 반전된 상기 테스트 모드 클럭신호에 따라 상기 제 4낸드게이트의 출력의 전송을 제어하는 제 5전송게이트;상기 제 5전송게이트의 출력과 테스트 모드 리셋신호를 낸드연산하는 제 5낸드게이트; 및상기 제 5낸드게이트의 출력을 반전하여 상기 제 5낸드게이트의 입력단으로 출력하는 제 6인버터를 구비함을 특징으로 하는 테스트 모드 진입 회로.
- 제 1항에 있어서, 상기 디코더부는제 1그룹의 테스트 신호를 낸드연산하는 제 6낸드게이트;제 2그룹의 테스트 신호를 노아연산하는 제 1노아게이트;제 3그룹의 테스트 신호를 노아연산하는 제 2노아게이트;상기 제 1노아게이트와 상기 제 2노아게이트의 출력을 낸드연산하는 제 7낸드게이트; 및상기 제 7낸드게이트의 출력을 노아연산하여 상기 테스트 모드 진입신호를 출력하는 제 3노아게이트를 구비함을 특징으로 하는 테스트 모드 진입 회로.
- 제 8항에 있어서, 상기 제 2그룹의 테스트 신호 중 하나를 반전하여 상기 제 1노아게이트에 출력하는 제 7인버터를 더 구비함을 특징으로 하는 테스트 모드 진입 회로.
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