KR100457163B1 - 온도 디텍터 회로 - Google Patents

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Abstract

본 발명은 공정변화를 보상한 딜레이 타입 온도 디텍터 회로에 관한 것으로서, 입력신호를 수신하여 제 1 딜레이신호를 출력하는 복수개의 딜레이수단을 구비하는 제 1 딜레이부와, 입력신호를 수신하여 제 2 딜레이신호를 출력하는 제 2 딜레이부와, 입력신호 및 상기 제 1 딜레이신호를 수신하여 활성화신호를 출력하는 활성화부와, 제 1 딜레이신호, 제 2 딜레이신호 및 활성화신호를 수신하여 감지신호를 출력하는 디텍터와, 감지신호를 수신하여 디코딩신호를 출력하는 엔코더와, 디텍터를 선택하는 선택신호를 출력하는 디코더와, 선택신호에 의해 선택된 감지신호만을 전송하는 패스게이트를 구비하고, 리프레시 주기를 특정온도 기준으로 자동으로 조절하도록 함으로써 셀의 안정성을 높이는 것을 특징으로 한다.

Description

온도 디텍터 회로{Temperature detecter circuit}
본 발명은 특정 온도를 감지 할 수 있는 온도 디텍터에 관한 것으로, 공정 변화에 따른 딜레이 신호의 온도 특성 변동을 최소화하고, 딜레이신호(delay1, delay2)의 교차점이 변동하는 문제점을 해결하기 위해 딜레이신호(delay2)를 여러 개 만들어 디턱터를 선택할 수 있도록 하여 어떤 공정조건에서도 원하는 기준온도를 디텍션할 수 있는 온도 디텍터에 관한 것이다.
디램 및 슈도(Pseudo) SRAM과 같이 캐패시터 형태의 셀 구조를 가지는 디바이스는 리프레쉬(refresh)를 필요로 한다. 이때, 리프레쉬 주기는 온도에 따라 다르게 적용되므로, 온도를 감지 할 수 있는 온도 디텍터가 필요하다.
도 1은 종래의 온도 디텍터의 내부 상세 회로도이다.
종래의 온도 디텍터는 딜레이부(1, 2)와 감지부(3)를 구비하고, 온도에 따라 딜레이 특성이 서로 다른 두 개의 딜레이부(1, 2)를 이용하여 각각의 딜레이신호(delay1, delay2)에 의해 감지신호(det)를 출력한다.
딜레이부(1)는 복수개의 인버터(I8 내지 I13)와 각 인버터(I8 내지 I12)의 출력에 의해 각각 제어되는 트랜지스터(N1 내지 N3, P1, P2)를 구비하고, 입력신호(in)를 수신하여 딜레이신호(delay1)를 출력한다.
딜레이부(2)는 복수개의 인버터(I1 내지 I7) 체인을 구비하여, 입력신호(in)를 딜레이시켜 딜레이신호(dealy2)를 출력한다.
감지부(3)는 낸드게이트(ND1, ND2)를 구비하는 래치부(30), 전송게이트(TG1) 및 인버터(I14 내지 I16)로 구성되고, 딜레이신호(delay1, delay2)를 수신하여 감지신호(det)를 출력한다. 이때, 전송게이트(TG1, TG2)는 활성화신호(act, actb)에 의해 각각 제어되어 래치부(30)의 출력을 인버터(I14, I15)로 출력한다.
도 2는 도 1의 딜레이신호를 온도에 따라 도시한 그래프이다.
도 2에 도시한 바와 같이, 딜레이신호(delay1)는 온도(T)에 상관없이 일정한 값을 가지고, 딜레이신호(delay2)는 온도(T)와 정비례 관계를 가진다. 즉, 딜레이신호(delay2)는 온도에 따라 선형적으로 증가하는 특성을 나타낸다.
따라서, 딜레이부(1, 2)의 인버터(I1 내지 I13)와 트랜지스터(P1, P2, N1, N2, N3)의 사이즈를 조율하여 딜레이부(1, 2)로부터 출력되는 두 딜레이신호(delay1, delay2)가 교차하는 지점(A)이 감지하고자하는 온도이다.
도 3은 종래에 공정 시에 주변환경에 따른 딜레이 신호값의 변화를 나타내는 도면이다.
도 3에 도시한 바와같이, 종래의 온도 디텍터회로는 공정 시에 발생하는 트랜지스터의 특성 변화에 따라 딜레이신호(delay1, delay2)값이 변하게 되어 딜레이신호(delay1)와 딜레이신호(delay2)의 교차점이 없다. 즉, 디텍션 해야하는 기준온도가 변하게 됨을 알 수 있다.
즉, 딜레이신호(delay1)는 거의 절대값만 바뀌나, 딜레이신호(delay2)는 온도 특성 자체가 변하게 되어 기준온도도 변동하게 되는 문제점이 있다.
이와같이, 종래의 온도 디텍터회로의 딜레이신호(delay1, delay2)는 공정시 발생하는 트랜지스터 특성변화 등의 미소한 환경변화에 의해 디텍션되는 기준온도가 심하게 변하게 되어 원하는 온도 디텍터의 특성을 얻을 수 없는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 공정 변화에 따른 딜레이 신호의 온도 특성 변동을 최소화하고, 딜레이신호(delay1, delay2)의 교차점이 변동하는 문제점을 해결하여 어떤 공정조건에서도 원하는 기준온도를 디텍션할 수 있도록 하는 데 있다.
본 발명의 다른 목적은 다중 딜레이 회로를 구비하여 회로의 변경없이 원하는 어떤 온도도 감지 할 수 있도록 하는 데 있다.
도 1은 종래의 온도 디텍터의 회로도.
도 2는 종래의 온도 디텍터의 정상적인 딜레이신호 상태를 나타낸 그래프.
도 3은 도 1의 공정변화에 따른 딜레이 신호값의 변화를 나타내는 도면.
도 4는 본 발명의 실시예에 따른 온도 디텍터 회로도.
도 5는 도 4의 딜레이부(40)의 세부 회로도.
도 6은 도 4의 딜레이부(41)의 세부 회로도.
도 7은 도 4의 활성화부(42)의 세부 회로도.
도 8은 도 4의 디텍터(43)의 세부 회로도.
상기 과제를 달성하기 위한 본 발명은 입력신호를 수신하여 제 1 딜레이신호를 출력하는 복수개의 딜레이수단을 구비하는 제 1 딜레이부와, 입력신호를 수신하여 제 2 딜레이신호를 출력하는 제 2 딜레이부와, 입력신호 및 상기 제 1 딜레이신호를 수신하여 활성화신호를 출력하는 활성화부와, 제 1 딜레이신호, 제 2 딜레이신호 및 활성화신호를 수신하여 감지신호를 출력하는 디텍터와, 감지신호를 수신하여 디코딩신호를 출력하는 엔코더와, 디텍터를 선택하는 선택신호를 출력하는 디코더와, 선택신호에 의해 선택된 감지신호만을 전송하는 패스게이트를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 4는 본 발명의 실시예에 따른 온도 디텍터의 회로도이다.
온도 디텍터 회로는 딜레이부(40, 41), 활성화부(42), 디텍터(43), 엔코더(44), 디코더(45) 및 패스게이트(46)를 구비한다.
딜레이부(40)는 입력신호(in)를 수신하여 딜레이신호(delay1)와 딜레이 테스트 신호(delay1_test0, delay1_test1)를 출력한다. 딜레이부(41)는 입력신호(in)를수신하여 딜레이신호(delay2_0 내지 delay2_n)를 출력한다. 이때, 딜레이 테스트 신호(delay1_test0, delay1_test1)는 각 딜레이를 테스트하는 신호로서, 외부패드를 통해 딜레이를 테스트하도록 한다. 즉, 딜레이 테스트신호(delay1_test0, delay1_test1)를 이용하여 고온, 상온, 저온에서 각각의 스피드를 체크하여 온도 의존성이 가장 적은 스플리트(split) 딜레이 회로를 선택하도록 한다.
활성화부(42)는 온도를 감지하는 타이밍을 결정하기 위해, 입력신호(in)와 딜레이신호(delay1)를 수신하여 활성화신호(act, actb)를 디코더(42)로 출력한다. 즉, 활성화부(42)는 딜레이신호(delay1)가 수신되면 디텍션을 수행하여 딜레이신호(delay1)에 비하여 딜레이신호(delay2)가 빨리 들어오는 지 늦게 들어오는 지를 판단한다.
디텍더(43)는 딜레이부(40, 41)로부터 각각 딜레이신호(delay1, delay2_0, delay2_1‥)와 액티브신호(act, actb)를 수신하여 감지신호(det0 내지 detn)를 출력한다.
엔코더(44)는 디텍터(43)로부터 감지신호(det0 내지 detn)를 수신하여 엔코딩(encoding)을 하여 디텍터가 되고 있는 지 여부를 체크하고 디텍터를 선택할 수 있는 디코딩신호(dec0, dec1, ‥‥ decn)를 출력한다. 엔코더(44)를 사용하는 것은 여러 디코더 중 하나를 선택할 때 적은 신호의 수로 판별할 수 있게 하기 위한 것이다.
디코더(45)는 4개의 퓨즈(미도시)로 구성되고, 엔코더(44)에서 출력된 데이터를 다시 디코딩하여 하나의 디텍터를 선택하기 위한 선택신호(sel, selb)를 출력한다. 여기서, 선택신호(sel, selb)는 패스게이트(46)의 인에이블신호이고, 선택신호(sel, selb)에 의해 선택된 감지신호만이 패스게이트(46)를 통해 출력신호(det)로 출력되어 기준온도에서 트랜지션(transition)된다.
패스게이트(46)는 디코더(45)로부터 출력된 선택신호(sel, selb)를 수신하여 디코더(42, 44)로부터 감지신호(det0 내지 detn)를 선택하여 선택된 감지신호(det)만을 출력한다. 여기서, 입력신호(in)는 온도 디텍션을 시작하는 신호이고, 감지신호(det)는 기준온도에서 전송되어 감지를 하는 신호이다.
도 5는 도 4의 딜레이부(40)의 세부 회로도이다.
여기서, 딜레이부(40)는 출력(delay1_test0, delay1, delay1_test1)이 3개인 경우의 딜레이회로 구성을 나타내며, 제 1 딜레이부(51), 제 2 딜레이부(52), 제 3 딜레이부(53)를 구성하며, 각 딜레이부(51, 52, 53)를 통해 딜레이신호(delay1)와 딜레이 테스트신호(delay1_test0, delay1_test1)를 출력한다.
제 1 딜레이부(51)는 인버터(I14 내지 I19)와 피모스 트랜지스터(P3, P4)와 엔모스 트랜지스터(N4 내지 N6)를 구비하며, 각 트랜지스터(P3, P4, N4 내지 N6)는 피드백 구조를 가지고 각 인버터(I14 내지 I18)의 출력에 의해 제어된다. 제 1 딜레이부(51)는 입력신호(in)를 수신하여 딜레이 테스트신호(delay1_test0)를 출력한다.
제 2 딜레이부(52)는 인버터(I20 내지 I25)와 피모스 트랜지스터(P5, P6)와 엔모스 트랜지스터(N7 내지 N9)를 구비하며, 각 트랜지스터(P5, P6, N7 내지 N9)는 피드백 구조를 가지고 각 인버터(I20 내지 I25)의 출력에 의해 제어된다. 제 2 딜레이부(52)는 입력신호(in)를 수신하여 딜레이딜레이신호(delay1)를 출력한다.
제 3 딜레이부(53)는 인버터(I26 내지 I31)와 피모스 트랜지스터(P7, P8)와 엔모스 트랜지스터(N10 내지 N12)를 구비하며, 각 트랜지스터(P7, P8, N10 내지 N12)는 피드백 구조를 가지고 각 인버터(I26 내지 I31)의 출력에 의해 제어된다. 제 3 딜레이부(53)는 입력신호(in)를 수신하여 딜레이 테스트신호(delay1_test1)를 출력한다.
이때, 제 1 딜레이부(51), 제 2 딜레이부(52), 제 3 딜레이부(53)의 각 트랜지스터는 그 사이즈가 각각 다르며, 그에 따라 딜레이시간이 다르게 된다. 즉, 트랜지스터의 사이즈에 따라 딜레이크기가 결정되고 온도 특성도 변하게 된다.
따라서, 3개의 딜레이부(51 내지 53)를 두어 트랜지스터의 특성이 변하는 등의 공정변화 시 딜레이신호(delay2)의 온도 특성이 상술한 도 3에서와 급변하게 되더라도, 트랜지스터의 사이즈를 조율하여 딜레이신호(dealy2)의 온도특성을 보상할 수 있다.
여기서, 딜레이부(40)는 복수개의 딜레이신호를 출력하기 위해 복수개의 딜레이부를 구비하는 것이 바람직하며, 딜레이부를 많이 두어 트랜지스터 사이즈를 다양하게 쪼갤수록 더욱 정밀한 딜레이신호(delay2) 보상이 가능하다.
도 6은 도 4의 딜레이부(41)의 세부 회로도이다.
딜레이부(41)는 복수개의 인버터(I32 내지 I40) 체인으로 구성되며 입력신호(in)를 수신하여 딜레이신호(delay2_0 내지 delay2_4)를 출력한다.
여기서, 각 인버터(I36 내지 I40)의 출력단마다 딜레이신호(delay1)의 변화에 대응할 수 있도록 딜레이신호(delay2_0 내지 delay2_4)를 출력한다.
여기서는 5개의 딜레이신호(delay2_0 내지 delay2_4)를 출력하는 예를 보였으나, 딜레이신호의 개수를 늘일수록 더욱 정밀한 온도 감지 동작이 가능하다.
도 7은 도 4의 활성화부(42)의 세부 회로도이다.
활성화부(42)는 낸드게이트(ND3, ND4), 인버터(I41 내지 I44) 및 딜레이부(80)로 구성되며, 입력신호(in)와 딜레이신호(delay1)를 수신하여 활성화신호(act)를 출력한다. 여기서, 딜레이부(80)는 패스게이트(46)를 열어주는 타이밍을 결정한다.
낸드게이트(ND3)는 입력신호(in)와 딜레이신호(delay1)를 이용하여 논리연산을 수행하고, 낸드게이트(ND4)는 낸드게이트(ND3)의 결과와 딜레이부(80)를 통해 딜레이된 출력을 논리연산하여 활성화신호(act)를 출력한다.
이와같이 본 발명의 온도 디텍터는 공정 변화에도 도 2와 같은 딜레이신호(delay1, delay2) 특성을 유지할 수 있다.
도 8은 도 4의 디텍터(43)의 세부 회로도이다.
디텍터(43)는 딜레이신호의 개수에 따라 복수개의 디텍터(70 내지 74)를 내부에 구비하여, 디텍터의 개수에 따른 감지신호(det0 내지 det4)를 출력한다. 여기서, 5개의 디텍터(70 내지 74)를 구비한 것으로 도시하고 있으나, 딜레이신호(delay2)의 개수에 따라 디텍터(70 내지 74)의 개수가 결정된다.
각각의 디텍터(70 내지 74)는 각각 활성화부(42)로부터 출력된 활성화신호(act, actb)를 수신하고, 딜레이신호(delay1)와 딜레이신호(dealy2_0)를수신하여 감지신호(det0 내지 det4)를 출력한다.
이때, 디텍터(70 내지 74)는 낸드 플립플롭(flip-flop)(미도시)을 구비하고, 딜레이신호(delay2)가 딜레이신호(delay1)보다 먼저 들어온 경우에는 딜레이신호(delay2)가 들어오는 시점에서 플립플롭의 출력은 로우레벨이 된다. 그 후, 딜레이신호(delay1)가 들어오면 플립플롭의 출력은 로우레벨로 유지된다.
반면, 딜레이신호(delay2)가 딜레이신호(delay1)보다 늦게 들어오면 딜레이신호(delay1)가 들어오는 시점에 출력은 하이레벨로 천이되고 이 상태가 디텍션된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 온도 디텍터 회로는, 리프레시 주기를 특정온도 기준으로 자동으로 조절하도록 함으로써 셀의 안정성을 높이고, 불필요한 리프레쉬로 인한 커런트 소모를 줄일 수 있는 효과가 있다.
또한, 다중 딜레이회로를 이용하여 회로의 변경없이 원하는 어떤 온도도 감지할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 입력신호를 수신하여 제 1 딜레이신호를 출력하는 복수개의 딜레이수단을 구비하는 제 1 딜레이부;
    상기 입력신호를 수신하여 제 2 딜레이신호를 출력하는 제 2 딜레이부;
    상기 입력신호 및 상기 제 1 딜레이신호를 수신하여 활성화신호를 출력하는 활성화부;
    상기 제 1 딜레이신호, 제 2 딜레이신호 및 활성화신호를 수신하여 감지신호를 출력하는 디텍터;
    상기 감지신호를 수신하여 디코딩신호를 출력하는 엔코더;
    상기 디텍터를 선택하는 선택신호를 출력하는 디코더;
    상기 선택신호에 의해 선택된 감지신호만을 전송하는 패스게이트를 포함하는 온도 디텍터 회로.
  2. 제 1 항에 있어서, 상기 제 1 딜레이부의 각각의 딜레이수단은
    직렬 연결된 복수개의 반전수단; 및
    상기 반전수단의 입출력 단자에 연결되는 복수개의 트랜지스터를 포함하는 것을 특징으로 하는 온도 디텍터 회로.
  3. 제 1 항에 있어서, 상기 제 2 딜레이부는
    복수개의 반전수단을 구비하여, 상기 각각의 반전수단의 출력단에서 각기 다른 딜레이시간을 갖는 상기 제 2 딜레이신호가 출력되는 것을 특징으로 하는 온도 디텍터 회로.
  4. 제 1 항에 있어서, 상기 활성화부는
    상기 입력신호 및 제 1 딜레이신호(delay1)를 수신하여 논리조합을 수행하는 제 1 논리연산수단;
    상기 제 1 논리연산수단의 출력을 딜레이시키는 딜레이부; 및
    상기 제 1 논리연산수단의 출력과 상기 딜레이부의 출력을 논리조합하여 상기 활성화신호를 출력하는 제 2 논리연산수단을 구비하는 것을 특징으로 하는 온도 디텍터 회로.
  5. 제 1 항에 있어서, 상기 디텍터는
    상기 제 1 딜레이신호를 수신하고, 상기 제 2 입력신호의 수에 따라 개수가 결정되며, 상기 활성화신호를 수신하여 감지신호를 출력하는 것을 특징으로 하는 온도 디텍터 회로.
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